JPH0512173A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0512173A JPH0512173A JP3193497A JP19349791A JPH0512173A JP H0512173 A JPH0512173 A JP H0512173A JP 3193497 A JP3193497 A JP 3193497A JP 19349791 A JP19349791 A JP 19349791A JP H0512173 A JPH0512173 A JP H0512173A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- processor
- cpus
- load
- load information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 複数のＣＰＵの特定のＣＰＵに負荷が集中す
ることを防止することができる情報処理装置を提供す
る。 【構成】 ＣＰＵ１ａ〜１ｃは、通常の演算を行い、Ｉ
／Ｏプロセッサ（ＣＰＵ）１ｄは、Ｉ／Ｏ装置を制御す
る。ＣＰＵ１ａ〜１ｃのスケジューリングを管理するＯ
Ｓにより、各ＣＰＵ１ａ〜１ｃの負荷情報をＩ／Ｏプロ
セッサ１ｄに通知し、Ｉ／Ｏプロセッサ１ｄがこの負荷
情報により相手のＣＰＵを動的に決定する。
ることを防止することができる情報処理装置を提供す
る。 【構成】 ＣＰＵ１ａ〜１ｃは、通常の演算を行い、Ｉ
／Ｏプロセッサ（ＣＰＵ）１ｄは、Ｉ／Ｏ装置を制御す
る。ＣＰＵ１ａ〜１ｃのスケジューリングを管理するＯ
Ｓにより、各ＣＰＵ１ａ〜１ｃの負荷情報をＩ／Ｏプロ
セッサ１ｄに通知し、Ｉ／Ｏプロセッサ１ｄがこの負荷
情報により相手のＣＰＵを動的に決定する。
Description
【０００１】
【産業上の利用分野】本発明は、通常の演算用の複数の
ＣＰＵ（中央処理装置）と、入出力（Ｉ／Ｏ）装置を制
御する少なくとも１つのＩ／Ｏプロセッサとを有する情
報処理装置に関する。
ＣＰＵ（中央処理装置）と、入出力（Ｉ／Ｏ）装置を制
御する少なくとも１つのＩ／Ｏプロセッサとを有する情
報処理装置に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置は、複数の
ＣＰＵの所定の１つがＩ／Ｏ装置を直接制御したり、Ｃ
ＰＵであるＩ／Ｏプロセッサとの間で制御のやり取りを
行ってＩ／ＯプロセッサがＩ／Ｏ装置を制御するように
構成されている。
ＣＰＵの所定の１つがＩ／Ｏ装置を直接制御したり、Ｃ
ＰＵであるＩ／Ｏプロセッサとの間で制御のやり取りを
行ってＩ／ＯプロセッサがＩ／Ｏ装置を制御するように
構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の情報処理装置では、複数のＣＰＵの所定の１つがＩ
／Ｏ装置を直接制御したり、Ｉ／Ｏプロセッサとの間で
制御のやり取りを行うので、特定のＣＰＵに負荷が集中
するという問題点がある。
来の情報処理装置では、複数のＣＰＵの所定の１つがＩ
／Ｏ装置を直接制御したり、Ｉ／Ｏプロセッサとの間で
制御のやり取りを行うので、特定のＣＰＵに負荷が集中
するという問題点がある。
【０００４】本発明は上記従来の問題点に鑑み、複数の
ＣＰＵの特定のＣＰＵに負荷が集中することを防止する
ことができる情報処理装置を提供することを目的とす
る。
ＣＰＵの特定のＣＰＵに負荷が集中することを防止する
ことができる情報処理装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、通常の演算用の複数のＣＰＵと、Ｉ／Ｏ装
置を制御する少なくとも１つのＩ／Ｏプロセッサとを有
する情報処理装置において、前記複数のＣＰＵのスケジ
ューリングを管理して各ＣＰＵの負荷情報を前記Ｉ／Ｏ
プロセッサに通知する通知手段を有し、前記Ｉ／Ｏプロ
セッサは、前記通知手段により通知された各ＣＰＵの負
荷情報により、当該Ｉ／Ｏプロセッサと制御のやり取り
を行うＣＰＵを選択することを特徴とする。
するために、通常の演算用の複数のＣＰＵと、Ｉ／Ｏ装
置を制御する少なくとも１つのＩ／Ｏプロセッサとを有
する情報処理装置において、前記複数のＣＰＵのスケジ
ューリングを管理して各ＣＰＵの負荷情報を前記Ｉ／Ｏ
プロセッサに通知する通知手段を有し、前記Ｉ／Ｏプロ
セッサは、前記通知手段により通知された各ＣＰＵの負
荷情報により、当該Ｉ／Ｏプロセッサと制御のやり取り
を行うＣＰＵを選択することを特徴とする。
【０００６】
【作用】本発明は上記構成により、通常の演算用の複数
のＣＰＵの各ＣＰＵの負荷情報により、制御のやり取り
を行うＣＰＵが選択され、したがって、複数のＣＰＵの
特定のＣＰＵに負荷が集中することを防止することがで
きる。
のＣＰＵの各ＣＰＵの負荷情報により、制御のやり取り
を行うＣＰＵが選択され、したがって、複数のＣＰＵの
特定のＣＰＵに負荷が集中することを防止することがで
きる。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明に係る情報処理装置の一実施例を
示すブロック図、図２は、図１のＣＰＵとＩ／Ｏプロセ
ッサの間の制御のやり取りを説明するためのフローチャ
ートである。
する。図１は、本発明に係る情報処理装置の一実施例を
示すブロック図、図２は、図１のＣＰＵとＩ／Ｏプロセ
ッサの間の制御のやり取りを説明するためのフローチャ
ートである。
【０００８】図１において、この情報処理装置は、通常
の演算用の複数のＣＰＵ１ａ、１ｂ、１ｃ〜と、図示省
略のＩ／Ｏ装置を制御するＩ／Ｏプロセッサ（ＣＰＵ）
１ｄを有するマルチプロセッサ構成であり、また、ＣＰ
Ｕ１ａ〜１ｃ、Ｉ／Ｏプロセッサ１ｄ用の各ローカルメ
モリ２ａ〜２ｄと、各ＣＰＵ１ａ〜１ｃ、Ｉ／Ｏプロセ
ッサ１ｄ間のデータを交換するための共有メモリ３を有
する。
の演算用の複数のＣＰＵ１ａ、１ｂ、１ｃ〜と、図示省
略のＩ／Ｏ装置を制御するＩ／Ｏプロセッサ（ＣＰＵ）
１ｄを有するマルチプロセッサ構成であり、また、ＣＰ
Ｕ１ａ〜１ｃ、Ｉ／Ｏプロセッサ１ｄ用の各ローカルメ
モリ２ａ〜２ｄと、各ＣＰＵ１ａ〜１ｃ、Ｉ／Ｏプロセ
ッサ１ｄ間のデータを交換するための共有メモリ３を有
する。
【０００９】尚、オペレーティングシステム（ＯＳ）用
のメモリと、ユーザプログラム用のメモリは、ローカル
メモリ２ａ〜２ｄと共有メモリ３のどちらを用いてもよ
いが、ＯＳ内のＩ／Ｏ制御用プログラム（デバイスドラ
イバ）は、任意のＣＰＵで動作可能に構成される。ま
た、Ｉ／Ｏプロセッサ１ｄ用のローカルメモリ２ｄは、
Ｉ／Ｏプロセッサ１ｄの制御ソフトウエアのテキスト
や、データ領域やＩ／Ｏデータのキャッシュバッファと
して用いられる。ローカルメモリ２ａ〜２ｃは場合によ
り省略してもよい。
のメモリと、ユーザプログラム用のメモリは、ローカル
メモリ２ａ〜２ｄと共有メモリ３のどちらを用いてもよ
いが、ＯＳ内のＩ／Ｏ制御用プログラム（デバイスドラ
イバ）は、任意のＣＰＵで動作可能に構成される。ま
た、Ｉ／Ｏプロセッサ１ｄ用のローカルメモリ２ｄは、
Ｉ／Ｏプロセッサ１ｄの制御ソフトウエアのテキスト
や、データ領域やＩ／Ｏデータのキャッシュバッファと
して用いられる。ローカルメモリ２ａ〜２ｃは場合によ
り省略してもよい。
【００１０】次に、図２を参照してＣＰＵ１ａ〜１ｃと
Ｉ／Ｏプロセッサ１ｄの間の制御のやり取りを説明す
る。尚、図２のステップＳ１１〜１４が通常演算用のＣ
ＰＵ１ａ〜１ｃのＯＳ内の動作を示し、ステップＳ２１
〜Ｓ２４がＩ／Ｏプロセッサ１ｄの動作を示す。
Ｉ／Ｏプロセッサ１ｄの間の制御のやり取りを説明す
る。尚、図２のステップＳ１１〜１４が通常演算用のＣ
ＰＵ１ａ〜１ｃのＯＳ内の動作を示し、ステップＳ２１
〜Ｓ２４がＩ／Ｏプロセッサ１ｄの動作を示す。
【００１１】先ず、通常演算用のＣＰＵ１ａ〜１ｃがＩ
／Ｏ処理を行う場合、ＣＰＵ１ａ〜１ｃの任意の１つで
動作するデバイスドライバにより、Ｉ／Ｏ要求をＩ／Ｏ
プロセッサ１ｄに発行する（ステップＳ１１）。尚、こ
のＩ／Ｏ要求は、ＣＰＵ間割り込みのようにＣＰＵ間で
非同期の通信手段により発行される。そして、このＩ／
Ｏ要求を発行すると、Ｉ／Ｏプロセッサ１ｄからのＩ／
Ｏ装置の終了通知を受け取るまで、テストドライバによ
る処理が一時終了し、ＯＳは、通常のスケジューリング
処理に移行する。
／Ｏ処理を行う場合、ＣＰＵ１ａ〜１ｃの任意の１つで
動作するデバイスドライバにより、Ｉ／Ｏ要求をＩ／Ｏ
プロセッサ１ｄに発行する（ステップＳ１１）。尚、こ
のＩ／Ｏ要求は、ＣＰＵ間割り込みのようにＣＰＵ間で
非同期の通信手段により発行される。そして、このＩ／
Ｏ要求を発行すると、Ｉ／Ｏプロセッサ１ｄからのＩ／
Ｏ装置の終了通知を受け取るまで、テストドライバによ
る処理が一時終了し、ＯＳは、通常のスケジューリング
処理に移行する。
【００１２】ステップＳ１２において、ＯＳは、各ＣＰ
Ｕ１ａ〜１ｃのスケジューリング処理を行い、実行可能
なプロセスを各ＣＰＵ１ａ〜１ｃを割り当てる。次い
で、このスケジューリング処理による各ＣＰＵ１ａ〜１
ｃの負荷情報をＩ／Ｏプロセッサ１ｄに通知し（ステッ
プＳ１３）、ステップＳ１２に戻ってＩ／Ｏプロセッサ
１ｄからのＩ／Ｏ装置の終了通知を受け取るまでこの処
理を繰り返す。尚、このループにおいて、別のＩ／Ｏ要
求が発生してもよい。
Ｕ１ａ〜１ｃのスケジューリング処理を行い、実行可能
なプロセスを各ＣＰＵ１ａ〜１ｃを割り当てる。次い
で、このスケジューリング処理による各ＣＰＵ１ａ〜１
ｃの負荷情報をＩ／Ｏプロセッサ１ｄに通知し（ステッ
プＳ１３）、ステップＳ１２に戻ってＩ／Ｏプロセッサ
１ｄからのＩ／Ｏ装置の終了通知を受け取るまでこの処
理を繰り返す。尚、このループにおいて、別のＩ／Ｏ要
求が発生してもよい。
【００１３】他方、Ｉ／Ｏプロセッサ１ｄは、上記Ｉ／
Ｏ要求を受け取ると処理を開始し（ステップＳ２１）、
実際のＩ／Ｏ処理を行う（ステップＳ２２）。次いで、
ステップＳ１３において通知された各ＣＰＵ１ａ〜１ｃ
の負荷情報により、Ｉ／Ｏ処理の終了の通知先のＣＰＵ
を選択し（ステップＳ２３）、このＣＰＵにＩ／Ｏ処理
の終了を通知する（ステップＳ２４）。尚、この場合に
も同様に、ＣＰＵ間割り込みのようにＣＰＵ間で非同期
の通信手段によりＩ／Ｏ要求の終了を通知する。
Ｏ要求を受け取ると処理を開始し（ステップＳ２１）、
実際のＩ／Ｏ処理を行う（ステップＳ２２）。次いで、
ステップＳ１３において通知された各ＣＰＵ１ａ〜１ｃ
の負荷情報により、Ｉ／Ｏ処理の終了の通知先のＣＰＵ
を選択し（ステップＳ２３）、このＣＰＵにＩ／Ｏ処理
の終了を通知する（ステップＳ２４）。尚、この場合に
も同様に、ＣＰＵ間割り込みのようにＣＰＵ間で非同期
の通信手段によりＩ／Ｏ要求の終了を通知する。
【００１４】Ｉ／Ｏ要求の終了を受け取ったＣＰＵ１ａ
〜１ｃの１つでは、制御がＯＳ内のデバイスドライバに
移行し、このデバイスドライバによりＩ／Ｏ制御の終了
処理を行う（ステップＳ１４）。
〜１ｃの１つでは、制御がＯＳ内のデバイスドライバに
移行し、このデバイスドライバによりＩ／Ｏ制御の終了
処理を行う（ステップＳ１４）。
【００１５】したがって、上記実施例によれば、ＣＰＵ
１ａ〜１ｃのスケジューリングを管理するＯＳにより、
各ＣＰＵ１ａ〜１ｃの負荷情報をＩ／Ｏプロセッサ１ｄ
に通知し、Ｉ／Ｏプロセッサ１ｄがこの負荷情報により
相手のＣＰＵを動的に決定するので、複数のＣＰＵ１ａ
〜１ｃの特定のＣＰＵに負荷が集中することを防止する
ことができる。
１ａ〜１ｃのスケジューリングを管理するＯＳにより、
各ＣＰＵ１ａ〜１ｃの負荷情報をＩ／Ｏプロセッサ１ｄ
に通知し、Ｉ／Ｏプロセッサ１ｄがこの負荷情報により
相手のＣＰＵを動的に決定するので、複数のＣＰＵ１ａ
〜１ｃの特定のＣＰＵに負荷が集中することを防止する
ことができる。
【００１６】尚、ステップＳ１３において各ＣＰＵ１ａ
〜１ｃの負荷情報を通知する場合、ＣＰＵ間割り込みの
ように、ＣＰＵ間で非同期の通信手段により通知しても
よいが、代わりに共有メモリ３を用いてもよい。後者の
場合、ステップＳ１３において各ＣＰＵ１ａ〜１ｃの負
荷を数値で表現してこの数値を格納するための領域を予
め共有メモリ３に設定し、ＯＳにより共有メモリ３のこ
の領域に書き込む。そして、Ｉ／Ｏプロセッサ１ｄは、
ステップＳ２３においてこの数値を共有メモリ３から読
み出して負荷が最も軽いＣＰＵを選択し、もし複数のＣ
ＰＵを選択した場合にはランダムやラウンドロビン等の
任意の方法によりＣＰＵ１ａ〜１ｃの１つを選択する。
〜１ｃの負荷情報を通知する場合、ＣＰＵ間割り込みの
ように、ＣＰＵ間で非同期の通信手段により通知しても
よいが、代わりに共有メモリ３を用いてもよい。後者の
場合、ステップＳ１３において各ＣＰＵ１ａ〜１ｃの負
荷を数値で表現してこの数値を格納するための領域を予
め共有メモリ３に設定し、ＯＳにより共有メモリ３のこ
の領域に書き込む。そして、Ｉ／Ｏプロセッサ１ｄは、
ステップＳ２３においてこの数値を共有メモリ３から読
み出して負荷が最も軽いＣＰＵを選択し、もし複数のＣ
ＰＵを選択した場合にはランダムやラウンドロビン等の
任意の方法によりＣＰＵ１ａ〜１ｃの１つを選択する。
【００１７】尚、この数値は、各ＣＰＵ１ａ〜１ｃに割
り当てられる予定のプロセス（実行可能状態数）の数
や、プロセスを実行中か又はアイドリング中かを示す２
値的な値を用いることができる。この場合、前者の値
は、プロセス数が多いほど負荷が大きいことを示し、後
者の値は、プロセスを実行中が負荷有り、アイドリング
中が負荷なしを示す。
り当てられる予定のプロセス（実行可能状態数）の数
や、プロセスを実行中か又はアイドリング中かを示す２
値的な値を用いることができる。この場合、前者の値
は、プロセス数が多いほど負荷が大きいことを示し、後
者の値は、プロセスを実行中が負荷有り、アイドリング
中が負荷なしを示す。
【００１８】上記実施例に依れば、各手段をソフトウェ
アで構成できるので、特別なハードウェアを必要としな
いで上述した処理を実行することができる。
アで構成できるので、特別なハードウェアを必要としな
いで上述した処理を実行することができる。
【００１９】
【発明の効果】以上説明したように、本発明は、通常の
演算用の複数のＣＰＵと、Ｉ／Ｏ装置を制御する少なく
とも１つのＩ／Ｏプロセッサとを有する情報処理装置に
おいて、前記複数のＣＰＵのスケジューリングを管理し
て各ＣＰＵの負荷情報を前記Ｉ／Ｏプロセッサに通知す
る通知手段を有し、前記Ｉ／Ｏプロセッサは、前記通知
手段により通知された各ＣＰＵの負荷情報により、当該
Ｉ／Ｏプロセッサと制御のやり取りを行うＣＰＵを選択
するので、複数のＣＰＵの特定のＣＰＵに負荷が集中す
ることを防止することができる。
演算用の複数のＣＰＵと、Ｉ／Ｏ装置を制御する少なく
とも１つのＩ／Ｏプロセッサとを有する情報処理装置に
おいて、前記複数のＣＰＵのスケジューリングを管理し
て各ＣＰＵの負荷情報を前記Ｉ／Ｏプロセッサに通知す
る通知手段を有し、前記Ｉ／Ｏプロセッサは、前記通知
手段により通知された各ＣＰＵの負荷情報により、当該
Ｉ／Ｏプロセッサと制御のやり取りを行うＣＰＵを選択
するので、複数のＣＰＵの特定のＣＰＵに負荷が集中す
ることを防止することができる。
【図１】本発明に係る情報処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１のＣＰＵとＩ／Ｏプロセッサの間の制御の
やり取りを説明するためのフローチャートである。
やり取りを説明するためのフローチャートである。
１ａ〜１ｃ ＣＰＵ（中央処理装置） １ｄ Ｉ／Ｏプロセッサ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１０月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】 先ず、通常演算用のＣＰＵ１ａ〜１ｃが
Ｉ／Ｏ処理を行う場合、ＣＰＵ１ａ〜１ｃの任意の１つ
で動作するデバイスドライバにより、Ｉ／Ｏ要求をＩ／
Ｏプロセッサ１ｄに発行する（ステップＳ１１）。尚、
このＩ／Ｏ要求は、ＣＰＵ間割り込みのようにＣＰＵ間
で非同期の通信手段により発行される。そして、このＩ
／Ｏ要求を発行すると、Ｉ／Ｏプロセッサ１ｄからのＩ
／Ｏ装置の終了通知を受け取るまで、デバイスドライバ
による処理が一時終了し、ＯＳは、通常のスケジューリ
ング処理に移行する。
Ｉ／Ｏ処理を行う場合、ＣＰＵ１ａ〜１ｃの任意の１つ
で動作するデバイスドライバにより、Ｉ／Ｏ要求をＩ／
Ｏプロセッサ１ｄに発行する（ステップＳ１１）。尚、
このＩ／Ｏ要求は、ＣＰＵ間割り込みのようにＣＰＵ間
で非同期の通信手段により発行される。そして、このＩ
／Ｏ要求を発行すると、Ｉ／Ｏプロセッサ１ｄからのＩ
／Ｏ装置の終了通知を受け取るまで、デバイスドライバ
による処理が一時終了し、ＯＳは、通常のスケジューリ
ング処理に移行する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】 他方、Ｉ／Ｏプロセッサ１ｄは、上記Ｉ
／Ｏ要求を受け取ると処理を開始し（ステップＳ２
１）、実際のＩ／Ｏ処理を行う（ステップＳ２２）。次
いで、ステップＳ１３において通知された各ＣＰＵ１ａ
〜１ｃの負荷情報により、Ｉ／Ｏ処理の終了の通知先の
ＣＰＵを選択し（ステップＳ２３）、このＣＰＵにＩ／
Ｏ処理の終了を通知する（ステップＳ２４）。尚、この
場合にも同様に、ＣＰＵ間割り込みのようにＣＰＵ間で
非同期の通信手段によりＩ／Ｏ処理の終了を通知する。
／Ｏ要求を受け取ると処理を開始し（ステップＳ２
１）、実際のＩ／Ｏ処理を行う（ステップＳ２２）。次
いで、ステップＳ１３において通知された各ＣＰＵ１ａ
〜１ｃの負荷情報により、Ｉ／Ｏ処理の終了の通知先の
ＣＰＵを選択し（ステップＳ２３）、このＣＰＵにＩ／
Ｏ処理の終了を通知する（ステップＳ２４）。尚、この
場合にも同様に、ＣＰＵ間割り込みのようにＣＰＵ間で
非同期の通信手段によりＩ／Ｏ処理の終了を通知する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】 Ｉ／Ｏ処理の終了を受け取ったＣＰＵ１
ａ〜１ｃの１つでは、制御がＯＳ内のデバイスドライバ
に移行し、このデバイスドライバによりＩ／Ｏ制御の終
了処理を行う（ステップＳ１４）。
ａ〜１ｃの１つでは、制御がＯＳ内のデバイスドライバ
に移行し、このデバイスドライバによりＩ／Ｏ制御の終
了処理を行う（ステップＳ１４）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】 尚、この数値は、各ＣＰＵ１ａ〜１ｃに
割り当てられる予定のプロセス（実行可能状態）の数
や、プロセスを実行中か又はアイドリング中かを示す２
値的な値を用いることができる。この場合、前者の値
は、プロセス数が多いほど負荷が大きいことを示し、後
者の値は、プロセスを実行中が負荷有り、アイドリング
中が負荷なしを示す。
割り当てられる予定のプロセス（実行可能状態）の数
や、プロセスを実行中か又はアイドリング中かを示す２
値的な値を用いることができる。この場合、前者の値
は、プロセス数が多いほど負荷が大きいことを示し、後
者の値は、プロセスを実行中が負荷有り、アイドリング
中が負荷なしを示す。
Claims (1)
- 【特許請求の範囲】 【請求項１】 通常の演算用の複数のＣＰＵと、Ｉ／Ｏ
装置を制御する少なくとも１つのＩ／Ｏプロセッサとを
有する情報処理装置において、 前記複数のＣＰＵのスケジューリングを管理して各ＣＰ
Ｕの負荷情報を前記Ｉ／Ｏプロセッサに通知する通知手
段を有し、 前記Ｉ／Ｏプロセッサは、前記通知手段により通知され
た各ＣＰＵの負荷情報により、当該Ｉ／Ｏプロセッサと
制御のやり取りを行うＣＰＵを選択することを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193497A JPH0512173A (ja) | 1991-07-08 | 1991-07-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193497A JPH0512173A (ja) | 1991-07-08 | 1991-07-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512173A true JPH0512173A (ja) | 1993-01-22 |
Family
ID=16309032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193497A Pending JPH0512173A (ja) | 1991-07-08 | 1991-07-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512173A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153079A (ja) * | 1994-11-28 | 1996-06-11 | Kofu Nippon Denki Kk | 複合中央処理装置システム |
| WO2007049543A1 (ja) * | 2005-10-27 | 2007-05-03 | Sonac Incorporated | 演算装置 |
| JP2010086456A (ja) * | 2008-10-02 | 2010-04-15 | Renesas Technology Corp | データ処理システム及び半導体集積回路 |
| JP2013246584A (ja) * | 2012-05-24 | 2013-12-09 | Mitsubishi Electric Corp | 制御装置、データ出力制御ユニット、データ入力制御ユニット、および制御ユニット |
-
1991
- 1991-07-08 JP JP3193497A patent/JPH0512173A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153079A (ja) * | 1994-11-28 | 1996-06-11 | Kofu Nippon Denki Kk | 複合中央処理装置システム |
| WO2007049543A1 (ja) * | 2005-10-27 | 2007-05-03 | Sonac Incorporated | 演算装置 |
| JP2010086456A (ja) * | 2008-10-02 | 2010-04-15 | Renesas Technology Corp | データ処理システム及び半導体集積回路 |
| JP2013246584A (ja) * | 2012-05-24 | 2013-12-09 | Mitsubishi Electric Corp | 制御装置、データ出力制御ユニット、データ入力制御ユニット、および制御ユニット |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3008896B2 (ja) | 共有バス型マルチプロセッサシステムの割り込み負荷分散システム | |
| US6006247A (en) | Method and system for scheduling threads and handling exceptions within a multiprocessor data processing system | |
| US7853743B2 (en) | Processor and interrupt controlling method | |
| KR100463987B1 (ko) | 공통처리알고리즘을이용한다수의큐핸들링방법및장치 | |
| JP2000330806A (ja) | 計算機システム | |
| KR20040068600A (ko) | 운영 시스템 기능 실행 방법 및 시스템, 전자 기기 | |
| WO2009150815A1 (ja) | マルチプロセッサシステム | |
| JPS5999553A (ja) | 割込制御方式 | |
| JPH0512173A (ja) | 情報処理装置 | |
| EP0049521A2 (en) | Information processing system | |
| JP2004362425A (ja) | 資源競合制御システム及び制御方法並びにプログラム | |
| JP3576437B2 (ja) | マルチプロセッサタスク制御方法及びタスク制御装置 | |
| JPH05108380A (ja) | データ処理システム | |
| JP4631442B2 (ja) | プロセッサ | |
| US20230042247A1 (en) | Shared unit instruction execution | |
| KR100294314B1 (ko) | 데이터처리시스템및방법과그런시스템과의통신시스템 | |
| JPH0721045A (ja) | 情報処理システム | |
| JPH09146883A (ja) | トランザクション処理タスク数制御方式 | |
| JP2752894B2 (ja) | ファイル転送装置 | |
| JP2001282555A (ja) | コンピュータシステムのプロセス管理方式 | |
| JPH01258135A (ja) | トランザクション実行制御方式 | |
| JP2006065658A (ja) | 並列計算機システムおよびジョブ投入方法 | |
| KR20080016419A (ko) | 멀티프로세서 시스템, 시스템 보드 및 캐시 대체 요구 처리방법 | |
| JPH0573507A (ja) | 電子計算機間メツセージ交信時の救済装置 | |
| JPH056333A (ja) | マルチプロセサシステム |