JPH05120897A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 パリティビットを記憶するメモリ素子にデー
タ幅が最大の場合のビット数を割り当て、該当するパリ
ティビットだけを書き換えるようにして、メモリ素子を
有効に利用する。 【構成】 データビット用メモリ素子群１にすべてのア
ドレス信号Ａを入力し、パリティデータビット用メモリ
素子２にパリティメモリ用アドレスＣを入力し、すべて
のアドレス信号Ａからパリティメモリ用アドレス信号Ｃ
を除くアドレスＤとデータ幅制御信号Ｎとを組み合わ
せ、８本のパリティビットのうちデータ幅とアドレスに
対して適当な箇所の適当な本数のパリティビットを選択
することにより、メモリ素子を有効に利用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パリティビットを付加
してエラー検出機能を有するメモリ装置に関する。

【０００２】

【従来の技術】従来、この種のパリティエラー検出機能
を有するメモリ装置は、例えば、図３に示すように構成
されていた。すなわち、データビットを記憶するメモリ
素子１のアドレス信号Ａは、パリティビットを記憶する
メモリ素子２のアドレス信号Ａと同一信号である。これ
らメモリ素子１，２への書込み動作を行なう場合、パリ
ティ信号発生器３はデータ信号Ｂを入力し、パリティ信
号Ｆを出力する。

【０００３】このパリティ信号Ｆはメモリ素子２の複数
ビットのデータビットのうちいずれか１ビットの信号Ｈ
としてパリティビットのデータがメモリ素子２に入力さ
れ、このメモリ素子２のメモリライト信号ＪをＯＮをす
ることにより、データ信号Ｂはメモリ素子１へ、パリテ
ィ信号Ｆはメモリ素子２へ書き込まれる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
たメモリ装置において、パリティビットを記憶するメモ
リ素子２は、データビットを記憶するメモリ素子１とデ
ータビット構成が同一の素子を使用しようとした場合、
１つのアドレスに対して必要なパリティビット数が１ビ
ットであっても、１アドレス当たり、データビットメモ
リ素子と同数のビットが割り当てられることになり、パ
リティビット格納に使用する以外のビットが無駄になる
という問題があった。

【０００５】また、１アドレス当たり必要とするパリテ
ィビットの数のメモリビットを備えたメモリ素子を使用
しようとした場合、メモリシステムの構成上メモリアク
セス時間および消費電流などがデータビットを記憶する
メモリ素子と同等の性能を備えたメモリ素子を必要とす
るが、このようなメモリ素子は場合によって入手不可能
のことがある。

【０００６】本発明は、上記の問題点にかんがみてなさ
れたもので、メモリ素子の記憶容量を有効に利用できる
ようにしたメモリ装置の提供を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
本発明のメモリ装置は、１アドレス当たり複数ビットか
らなるデータビットを記憶する第１のメモリ素子群と、
前記データビットの複数アドレス分のパリティビットを
記憶し前記第１のメモリ素子群のアドレス信号から行指
定信号を取り出しこの行指定信号をアドレスとする第２
のメモリ素子と、これらのメモリ素子群の書込み信号か
らラッチ制御信号，書込み制御信号を発生するタイミン
グ発生回路と、前記第１のメモリ素子群への書込みデー
タからパリティ情報を形成するパリティ信号発生回路
と、前記第１のメモリ素子群のデータ幅の大きさによっ
て列指定信号を生成し前記パリティ情報を前記第２のメ
モリ素子のデータビットに分配する分配手段と、前記第
２のメモリ素子から前記行指定信号により前記パリティ
情報を読み出す読出し手段と、この読み出された複数ビ
ットのパリティ情報のうち前記列信号によって指定され
なかった情報を出力するゲート手段と、このゲート手段
の出力と前記分配手段の出力とを前記ラッチ制御信号に
よりラッチするラッチ手段と、このラッチ手段の出力を
前記書込み制御信号により前記第２のメモリ素子へ書き
込む書込み手段と、前記第２のメモリ素子より読み出さ
れた複数ビットのパリティ情報のうち前記列指定信号に
よっていずれかを選択する選択手段と、この選択手段に
より選択されたパリティ信号および前記パリティ信号発
生回路からのパリティ信号とを比較してパリティエラー
を検出するエラー検出手段とを備えた構成としてある。

【０００８】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本実施例に係るメモリ装置を示すブ
ロック図、図２はこの実施例においてメモリへの書込み
を行なう場合のタイミング発生回路１１のタイムチャー
トの一例を示す図である。

【０００９】図において１は、１アドレス当たり複数ビ
ットからなるデータを記憶する第１のメモリ素子群、２
は前記データビットから生成される複数ビットからなる
パリティビットを記憶し第１のメモリ素子群１のアドレ
ス信号から行指定信号を取り出しこの行指定信号をアド
レスとする第２のメモリ素子である。

【００１０】１１はメモリ素子群１，２の書込み制御信
号からラッチ制御信号、書込み制御信号を発生するタイ
ミング発生回路、３は第１のメモリ素子群１への書込み
データからパリティ情報を形成するパリティ信号発生回
路、６は第１のメモリ素子群１のデータ幅の大きさによ
って列指定番号を生成し上記パリティ情報を第２のメモ
リ素子２のデータビットに分配する分配回路である。

【００１１】７は、第２のメモリ素子２から上記行指定
信号により読み出された複数ビットのパリティ情報のう
ち上記列信号によって指定されなかった情報を出力する
ゲート回路、８はこのゲート回路７の出力と分配回路６
の出力とをラッチ制御信号によりラッチするラッチ回路
である。

【００１２】また、このメモリ装置は、第２のメモリ素
子２より読み出された複数ビットのパリティ情報のうち
上記列指定信号によって選択されたパリティ信号および
上記パリティ信号発生回路からのパリティ信号を比較し
てパリティエラーを検出するエラー検出回路４を備えて
いる。

【００１３】次に、実施例に係るメモリ装置をその作用
とともにさらに詳しく説明する。１つのアドレスに対し
て８ビットの記憶容量を持つデータビット記憶用メモリ
素子群１においては、データ信号Ｂの情報の書込み、ま
たは読み出しが行なわれる。このメモリ素子群１にはメ
モリ装置内の全てのアドレス信号Ａが入力されている。

【００１４】一方、アドレス信号Ａは、データ幅制御信
号Ｎと組み合わせてパリティ書込みビットを選択する２
本のアドレス信号Ｄと、この２本のアドレス信号を除く
アドレス信号Ｃとに分けられ、このアドレス信号Ｃは１
つのアドレスに対して８ビットの記憶容量を持つパリテ
ィビット記憶用メモリ素子群２へ入力される。２本のア
ドレス信号Ｄはデータ幅制御信号Ｎとともにデータサイ
ズデコーダ５へ入力される。データサイズデコーダ５は
８本のパリティビットのうちデータ幅とアドレスに対し
て適当な箇所の適当な本数のパリティビットを選択する
制御信号Ｅを出力する。

【００１５】メモリへの書込みを行なう場合、パリティ
信号発生器３は書込みデータ信号Ｂを入力してパリティ
信号Ｆを出力する。このパリティ信号Ｆは該当アドレス
書込みビット分配回路６へ入力され、選択制御信号Ｅに
より該当したパリティビットＧのみがラッチ回路８へ送
られる。一方パリティビットを記憶するメモリ素子２か
らは、アドレス信号Ｃで選択されたパリティデータ群Ｈ
が読み出され、このパリティデータ群Ｈは、該当するパ
リティビットをゲートするゲート回路７へ入力され、選
択制御信号Ｅにより該当パリティビットの数ビットがゲ
ートされ、残りの数ビットがラッチ回路８へ送られる。

【００１６】タイミング発生回路１１は、データビット
書込み制御信号Ｊを入力して、図２に示すように、順次
シフトしたラッチ制御信号Ｋ、出力許可制御信号Ｌ、パ
リティデータ書込み制御信号Ｍをそれぞれ出力する。

【００１７】このラッチ回路８は、パリティビットＧの
情報をタイミングｔ₂ でラッチ制御信号Ｋによりラッチ
され、このラッチされた情報をタイミングｔ₃ で出力許
可制御信号Ｌによりパリティビット記憶用メモリ素子２
へ書込みデータＨとして送られる。書込み制御信号Ｍは
タイミングｔ₄ でＯＮとなり、タイミングｔ₇ でＯＦＦ
となり、このタイミングｔ₇ で、書込みデータＨがパリ
ティデータ記憶用メモリ素子２へ書き込まれる。

【００１８】以上説明したように、書込みを行なう場
合、パリティビットＧのうち該当パリティビットを除く
数ビットのパリティ情報は、パリティデータの書込みを
行なう前に一度読み出されてラッチされ、再び同じ情報
内容を該当パリティビットと一緒に書き込まれることに
より、書き込む前と書き込んだ後での情報内容が変化す
ることを防いでいる。

【００１９】メモリからの読み出しを行なう場合、パリ
ティ信号発生器３はデータビットを記憶するメモリ素子
群１から読み出される読出し信号Ｂを入力し、パリティ
信号Ｆを出力する。このパリティ信号Ｆはパリティエラ
ー検出回路４へ入力される。一方、パリティビットを記
憶するメモリ素子２からは、アドレス信号Ｃで選択され
たパリティ群Ｈが読み出され、パリティエラー検出回路
４へ入力される。

【００２０】パリティエラー検出回路４は、データから
生成されたパリティ信号Ｆと読出しパリティ信号とを比
較し検出信号Ｒを生成する。この検出信号Ｒは該当パリ
ティビットゲート回路１２へ入力される。該当パリティ
ビットゲート回路１２は、選択制御信号Ｅにより該当す
るパリティの検出信号をゲートし、パリティ検出ＯＲ回
路１３へ該当パリティ検出信号Ｓを出力し、パリティ検
出ＯＲ回路はパリティ検出信号Ｓに１箇所以上のエラー
検出が有ればパリティエラー検出信号Ｐを出力する。

【００２１】すなわち、実施例に係るメモリ装置は、パ
リティビットを記憶するメモリ素子にデータ幅が最大の
場合のビット数を割り当て、該当するパリティビットだ
けを書き換えるようにして、メモリ素子を有効に利用す
るものであり、データビット用メモリ素子群１にすべて
のアドレス信号Ａを入力し、パリティデータビット用メ
モリ素子２にパリティメモリ用アドレスＣを入力し、す
べてのアドレス信号Ａからパリティメモリ用アドレス信
号Ｃを除くアドレスＤとデータ幅制御信号Ｎとを組み合
わせ、８本のパリティビットのうちデータ幅とアドレス
に対して適当な箇所の適当な本数のパリティビットを選
択することにより、メモリ素子を有効に利用するもので
ある。

【００２２】

【発明の効果】以上説明したように、本発明のメモリ装
置によれば、パリティビットを記憶するメモリ素子が１
アドレス当たり複数ビットのデータ量があった場合で
も、データビットを記憶するメモリ素子のデータ幅が最
大の場合のビット数をパリティビットを記憶するメモリ
素子の１アドレスに割り当て、該当するパリティビット
だけを書き換えるようにしたことにより、メモリ素子の
記憶容量を有効に利用できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るメモリ装置を示すブロ
ック図である。

【図２】メモリ書込み時のタイムチャートである。

【図３】従来のメモリ装置の一例を示すブロック図であ
る。

【符号の説明】

１ データビット記憶用メモリ素子群 ２ パリティビット記憶用メモリ素子群 ３ パリティ信号発生器 ４ パリティエラー検出回路 ５ データサイズデコーダ ６ 分配回路 ７ ゲート回路 ８ ラッチ回路 １１ タイミング発生回路 １２ パリティビットゲート回路 １３ パリティ検出ＯＲ回路 Ａ データビット書込みおよび読出し用アドレス信号 Ｂ データ信号 Ｃ パリティビット書込みおよび読出し用アドレス信号 Ｄ データサイズデコード用アドレス信号 Ｅ パリティビット分配制御信号 Ｆ パリティ信号 Ｇ パリティビット Ｈ パリティデータ群 Ｊ データビット書込み制御信号 Ｋ ラッチ制御信号 Ｌ 出力許可制御信号 Ｍ パリティデータ書込み制御信号 Ｎ データ幅制御信号 Ｐ パリティエラー検出信号 Ｒ パリティ比較検出信号 Ｓ パリティ検出信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １アドレス当たり複数ビットからなるデ
   ータビットを記憶する第１のメモリ素子群と、前記デー
   タビットの複数アドレス分のパリティビットを記憶し前
   記第１のメモリ素子群のアドレス信号から行指定信号を
   取り出しこの行指定信号をアドレスとする第２のメモリ
   素子と、これらのメモリ素子群の書込み信号からラッチ
   制御信号，書込み制御信号を発生するタイミング発生回
   路と、前記第１のメモリ素子群への書込みデータからパ
   リティ情報を形成するパリティ信号発生回路と、前記第
   １のメモリ素子群のデータ幅の大きさによって列指定信
   号を生成し前記パリティ情報を前記第２のメモリ素子の
   データビットに分配する分配手段と、前記第２のメモリ
   素子から前記行指定信号により前記パリティ情報を読み
   出す読出し手段と、この読み出された複数ビットのパリ
   ティ情報のうち前記列信号によって指定されなかった情
   報を出力するゲート手段と、このゲート手段の出力と前
   記分配手段の出力とを前記ラッチ制御信号によりラッチ
   するラッチ手段と、このラッチ手段の出力を前記書込み
   制御信号により前記第２のメモリ素子へ書き込む書込み
   手段と、前記第２のメモリ素子より読み出された複数ビ
   ットのパリティ情報のうち前記列指定信号によっていず
   れかを選択する選択手段と、この選択手段により選択さ
   れたパリティ信号および前記パリティ信号発生回路から
   のパリティ信号とを比較してパリティエラーを検出する
   エラー検出手段とを備えたことを特徴とするメモリ装
   置。