JPH0512070A - 命令トレース格納装置 - Google Patents

Abstract

(57)【要約】 【目的】 トレースメモリのメモリ容量の浪費をせず、
且つ、メモリ容量の増加を防止して当該トレースメモリ
の有効利用を図ることにより、装置の信頼性を向上する
ことにある。 【構成】 トレース情報を出力する複数のプロセッサ１
ａ〜１ｄと、この複数のプロセッサから出力されるトレ
ース情報を記憶するトレースメモリ７ａ〜７ｄと、前記
複数のプロセッサから出力されるトレース情報のトレー
スの実行の有無を判断する判断手段３と、この判断手段
によりトレース情報のトレースの実行が有のとき前記ト
レースメモリの次アドレスを生成するアドレス生成手段
９ａ〜９ｄと、このアドレス生成手段により生成された
トレースメモリの次アドレスに前記トレースの実行の有
を示すトレース情報を記憶する記憶手段５ａ〜５ｄと、
前記判断手段によりトレース情報の実行が無のとき当該
トレース情報の前記トレースメモリへの記憶を中断する
手段５ａ〜５ｄとを備えたことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トレース情報を出力す
る複数のプロセッサと、この複数のプロセッサにより解
読された前記命令のトレース情報を記憶するトレースメ
モリとを具備する命令トレース格納装置において、特
に、トレースメモリの浪費を防止するとともに、当該ト
レースメモリの使用効率の向上を図る命令トレース格納
装置に関する。

【０００２】

【従来の技術】従来の計算機のトレース回路は、アドレ
ス、バス上のデータ、レジスタに記憶されているデータ
および命令の実行に伴ない変化するデータを時系列に記
憶装置に書き込む。

【０００３】上記計算機の処理を高速に実行するシステ
ムには複数のプロセッサを同時に使用して並列処理を実
行するマルチプロセッサシステムがある。上記マルチプ
ロセッサシステムは、並列処理を実行する場合に命令列
によっては処理を実行しないプロセッサが存在し、当該
処理を実行しないプロセッサではＮＯＰ命令により他の
プロセッサの処理に影響を与えない命令が実行される。
上記マルチプロセッサシステムのプロセッサはトレース
回路およびトレースメモリを備えて、図２に示す命令列
１３ａ〜１３ｄを各プロセッサ１ａ〜１ｄにより実行さ
れてトレースメモリに図４に示すトレース情報１７ａ〜
１７ｄが記憶される。上記マルチプロセッサシステムの
各プロセッサに備えられているトレース回路は、全ての
命令のトレースを格納するため、処理を実行しない命令
であるＮＯＰ命令もトレースすることにより、当該ＮＯ
Ｐ命令を格納するメモリ容量の増加を抑えるのが容易で
はなかった。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
命令トレース格納装置は、並列処理を実行する各プロセ
ッサにトレースメモリを備えているため、メモリ容量の
増加を招来し、また、処理を実行しないプロセッサの命
令であるＮＯＰ命令のトレースもトレースメモリに記憶
するため、メモリの浪費を招来するおそれがあった。

【０００５】本発明は、このような従来の課題を解決す
るためになされたもので、その目的は、トレースメモリ
のメモリ容量の浪費をせず、且つ、メモリ容量の増加を
防止して当該トレースメモリの有効利用を図ることによ
り、装置の信頼性を向上する命令トレース格納装置を提
供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、トレース情報を出力する複数のプロセッ
サと、この複数のプロセッサから出力されるトレース情
報を記憶するトレースメモリと、前記複数のプロセッサ
から出力されるトレース情報のトレースの実行の有無を
判断する判断手段と、この判断手段によりトレース情報
のトレースの実行が有のとき前記トレースメモリの次ア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段により生成されたトレースメモリの次アドレスに
前記トレースの実行の有を示すトレース情報を記憶する
記憶手段と、前記判断手段によりトレース情報の実行が
無のとき当該トレース情報の前記トレースメモリへの記
憶を中断する手段と、を備えたことを要旨とする。

【０００７】

【作用】上述の如く構成すれば、複数のプロセッサから
トレース情報が出力されると当該トレース情報のトレー
スの実行の有無を判断する。上記トレース情報のトレー
スの実行が有のときトレースメモリの次アドレスを生成
して、当該次アドレスにトレース情報を記憶する。一
方、上記トレース情報のトレースの実行が無のとき当該
トレース情報のトレースメモリへの記憶を中断するの
で、トレースメモリのメモリ容量の浪費を防止する。

【０００８】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【０００９】図１は本発明の命令トレース格納装置に係
る一実施例の制御を示すブロック図である。

【００１０】同図において。プロセッサ１ａ〜１ｄは、
並列に動作可能であり、トレース情報を出力するととも
に、トレース情報分配部３に各プロセッサが実行する命
令をトレースする必要の有無の情報を出力する。

【００１１】トレース情報分配部３は、プロセッサ１ａ
〜１ｄから入力されるトレースする必要の有無を示す情
報より後述するセレクタ５ａ〜５ｄを制御する制御信号
を出力する。また、トレース情報分配部３は、アドレス
生成部９ａ〜９ｄにプロセッサ１ａ〜１ｄから入力され
るトレースの有のときアドレスをカウントアップする旨
の信号を出力し、トレースの無のときアドレスのカウン
トアップしない旨の信号を出力する。

【００１２】セレクタ５ａ〜５ｄは、トレース情報分配
部３から入力される制御信号、例えば、プロセッサ１ａ
〜１ｄのトレースする必要が有る場合にプロセッサ１ａ
〜１ｄから入力されるトレース情報を後述するトレース
記憶部７ａ〜７ｄに出力する。一方、トレース情報分配
部３から入力される制御信号がトレースする必要が無い
場合、セレクタ５ａ〜５ｄはプロセッサ１ａ〜１ｄより
入力されるトレース情報のトレース記憶部７ａ〜７ｄへ
の出力を禁止する。なお、トレースする必要の有る場合
の制御信号を、例えば「０１」とし、トレースする必要
の無い場合の制御信号を、例えば「００」とする。

【００１３】トレース記憶部７ａ〜７ｄは、プロセッサ
１ａ〜１ｄから入力されるトレース情報を所定アドレス
に記憶するものである。

【００１４】アドレス生成部９ａ〜９ｄは、各トレース
記憶部７ａ〜７ｄのアドレスカウンタ１１ａ〜１１ｄの
値およびトレース情報分配部３から入力される信号によ
りアドレスを生成する。すなわち、トレース記憶部７ａ
〜７ｄにトレース情報を記憶する場合、アドレス生成部
９ａ〜９ｄは、当該トレース記憶部７ａの次アドレスを
生成する。一方、トレース記憶部７ａ〜７ｄにトレース
情報を記憶しない場合に、アドレス生成部９ａ〜９ｄ
は、当該トレース記憶部７ａ〜７ｄの次アドレスを生成
しない。

【００１５】次に、トレース記憶部７ａ〜７ｄに記憶さ
れるトレース情報を図２および図３を用いて説明する。

【００１６】まず、図２において、プロセッサ１ａの実
行する命令列１３ａは、３番目および５番目にプロセッ
サ１ａが処理を実行しない命令であるＮＯＰ（No−Oper
ation ）命令を記憶している。プロセッサ１ｂの実行す
る命令列１３ｂは、２番目，３番目，６番目および７番
目にＮＯＰ命令を記憶し、プロセッサ１ｃの命令列１３
ｃは５番目および６番目にＮＯＰ命令を記憶している。
更に、プロセッサ１ｄの命令列１３ｄは３番目，４番
目，６番目および７番目にＮＯＰ命令を記憶している。

【００１７】以上の命令列１３ａ〜１３ｄに記憶されて
いる命令をプロセッサ１ａ〜１ｄが実行するとトレース
情報分配部３およびセレクタ５ａ〜５ｄは、トレースを
実行する命令１１〜命令４５のときトレース記憶部７ａ
〜７ｄの次アドレスに出力し、トレースを実行しないＮ
ＯＰ命令のときトレース記憶部７ａ〜７ｄに出力しな
い。

【００１８】従って、トレース記憶部７ａ〜７ｄには図
３に示すトレース情報が記憶される。すなわち、命令列
１３ａ〜１３ｄのうち命令１１〜命令４５がプロセッサ
１ａ〜１ｄからトレース記憶部７ａ〜７ｄに順次記憶さ
れ、トレース記憶部７ａにはトレース情報１５ａの命令
１１，１２，１４および命令４５が記憶され、トレース
記憶部７ｂにはトレース情報１５ｂの命令２１，３２，
２４，１６が記憶される。トレース記憶部７ｃにはトレ
ース情報１５ｃの命令３１，４２，３４，１７が記憶さ
れ、トレース記憶部７ｄにはトレース情報１５ｄの命令
４１，３３，２５，３７が記憶される。

【００１９】このように、プロセッサ１ａ〜１ｄが処理
を実行しないＮＯＰ命令はトレース記憶部７ａ〜７ｄに
記憶されない。

【００２０】次に本実施例の作用を説明する。

【００２１】ます、装置に電源投入後、プロセッサ１ａ
〜１ｄは、セレクタ５ａ〜５ｄにトレース情報を出力す
るとともに、トレース情報分配部３にトレースする必要
の有無を示す情報を出力する。上記トレース情報分配部
３は、プロセッサ１ａ〜１ｄから入力される情報がトレ
ースする必要の有る場合、セレクタ５ａ〜５ｄに制御信
号「０１」を出力する。一方、プロセッサ１ａ〜１ｄか
ら入力される情報がトレースする必要の無い、ＮＯＰ命
令の場合にトレース情報分配部３は、セレクタ５ａ〜５
ｄに制御信号「００」を出力する。

【００２２】上記セレクタ５ａ〜５ｄは、入力される制
御信号が「０１」のときプロセッサ１ａ〜１ｄより入力
されるトレース情報をトレース記憶部７ａ〜７ｄに出力
する。一方、入力される制御信号が「００」のときセレ
クタ５ａ〜５ｄは、プロセッサ１ａ〜１ｄより入力され
るトレース情報をトレース記憶部７ａ〜７ｄに出力しな
い。

【００２３】アドレス生成部９ａ〜９ｂは、各トレース
記憶部７ａ〜７ｄのアドレスカウンタ１１ａ〜１１ｄの
アドレスおよびトレース情報分配部３から入力される信
号、例えば、トレースする必要が有る場合には当該トレ
ース記憶部７ａ〜７ｄのアドレスをカウントアップす
る。アドレス生成部９ａ〜９ｄによりカウントアップさ
れたトレース記憶部７ａ〜７ｄのアドレスにセレクタ５
ａ〜５ｄからのトレース情報が記憶される。一方、トレ
ース情報分配部３から入力される信号が、例えば、トレ
ースする必要が無い場合、アドレス生成部９ａ〜９ｄは
トレース記憶部７ａ〜７ｄの次アドレスを生成しない。

【００２４】これにより、プロセッサ１ａ〜１ｄが動作
しないＮＯＰ命令の場合にはトレース記憶部７ａ〜７ｄ
に記憶されないので、当該トレース記憶部７ａ〜７ｄの
メモリ容量の浪費およびメモリ容量の増加を防止して、
メモリの有効利用が図れる。

【００２５】

【発明の効果】以上説明したように、本発明では、トレ
ースの要又は不要を判断して当該トレースの不要の場合
にはトレースメモリに記憶しないので、トレースメモリ
のメモリ容量の浪費をせず、且つ、メモリ容量の増加を
防止して当該トレースメモリの有効利用を図ることによ
り、装置の信頼性の向上を実現できる。

【図面の簡単な説明】

【図１】本発明の命令トレース格納装置に係る一実施例
の制御を示すブロック図である。

【図２】プロセッサにより実行される命令列を示す図で
ある。

【図３】トレースメモリに記憶されるトレース情報を示
す図である。

【図４】従来のトレースメモリに記憶されるトレース情
報を示す図である。

【符号の説明】

１ａ〜１ｄ プロセッサ ３ トレース情報分配部 ５ａ〜５ｄ セレクタ ７ａ〜７ｄ トレース記憶部 ９ａ〜９ｄ アドレス生成部 １１ａ〜１１ｄ アドレスカウンタ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 トレース情報を出力する複数のプロセッ
   サと、 この複数のプロセッサから出力されるトレース情報を記
   憶するトレースメモリと、 前記複数のプロセッサから出力されるトレース情報のト
   レースの実行の有無を判断する判断手段と、 この判断手段によりトレース情報のトレースの実行が有
   のとき前記トレースメモリの次アドレスを生成するアド
   レス生成手段と、 このアドレス生成手段により生成されたトレースメモリ
   の次アドレスに前記トレースの実行の有を示すトレース
   情報を記憶する記憶手段と、 前記判断手段によりトレース情報の実行が無のとき当該
   トレース情報の前記トレースメモリへの記憶を中断する
   手段と、 を備えたことを特徴とする命令トレース格納装置。