JPH05119883A - コンピユータ装置 - Google Patents
コンピユータ装置Info
- Publication number
- JPH05119883A JPH05119883A JP3284970A JP28497091A JPH05119883A JP H05119883 A JPH05119883 A JP H05119883A JP 3284970 A JP3284970 A JP 3284970A JP 28497091 A JP28497091 A JP 28497091A JP H05119883 A JPH05119883 A JP H05119883A
- Authority
- JP
- Japan
- Prior art keywords
- board
- connector
- state
- relay
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Hardware Redundancy (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 複数の基板がシステムバスをもつマザーボー
ドに装着されたコンピュータ装置において、基板に障害
が発生した場合に装置を停止することなくその基板を交
換することを目的とする。 【構成】 ひとつの基板に障害が発生した場合に、それ
以外の基板からバッファ制御ピン７を経由する信号を使
って障害をおこした基板の信号線をシステムバスから切
離し、基板からのリレー制御ピン５を経由する信号を使
って障害を起した基板の電源を切ることを特徴とする。
ドに装着されたコンピュータ装置において、基板に障害
が発生した場合に装置を停止することなくその基板を交
換することを目的とする。 【構成】 ひとつの基板に障害が発生した場合に、それ
以外の基板からバッファ制御ピン７を経由する信号を使
って障害をおこした基板の信号線をシステムバスから切
離し、基板からのリレー制御ピン５を経由する信号を使
って障害を起した基板の電源を切ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数の基板がマザーボ
ードにより相互に接続されて構成される無停止型コンピ
ュータに利用する。特に、マザーボードと基板との間を
接続するコネクタに関する。
ードにより相互に接続されて構成される無停止型コンピ
ュータに利用する。特に、マザーボードと基板との間を
接続するコネクタに関する。
【０００２】
【従来の技術】従来のコネクタは、図４に示すようにマ
ザーボードに接続された基板の間をつなぐ単なる導体で
あった。
ザーボードに接続された基板の間をつなぐ単なる導体で
あった。
【０００３】
【発明が解決しようとする課題】このような従来のコネ
クタでは、例として図３のような全て二重化されている
コンピュータ装置で、第一の入出力基板３４が故障した
場合に装置自体は全て二重化されているので動作を続け
ることができるが、基板がマザーボードのシステムバス
３１に直接に接続されているので、故障した第一の入出
力基板３４を交換するためには全ての基板がマザーボー
ド３０に接続されているシステムバス３１をディセーブ
ルにするかまたはいったん電源を落とさなければならな
かった。
クタでは、例として図３のような全て二重化されている
コンピュータ装置で、第一の入出力基板３４が故障した
場合に装置自体は全て二重化されているので動作を続け
ることができるが、基板がマザーボードのシステムバス
３１に直接に接続されているので、故障した第一の入出
力基板３４を交換するためには全ての基板がマザーボー
ド３０に接続されているシステムバス３１をディセーブ
ルにするかまたはいったん電源を落とさなければならな
かった。
【０００４】本発明は、このような欠点を除去するもの
で、装置の停止を伴わずに障害箇所を交換できるコンピ
ュータ装置を提供することを目的とする。
で、装置の停止を伴わずに障害箇所を交換できるコンピ
ュータ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、システムバス
をもつマザーボードと、このマザーボードに着脱自在の
コネクタを介して装着され、このシステムバスに電気的
に接続される複数の基板とを備えたコンピュータ装置に
おいて、上記コネクタは、上記マザーボードと上記基板
とを結合する信号線を開閉する３ステート双方向性バッ
ファおよび上記マザーボードと上記基板とを結合する電
源線を開閉する接点をもつリレーを内蔵し、上記マザー
ボードは、上記複数の基板に対応するコネクタ上の双方
向性バッファの３ステート状態およびリレーの開閉状態
を制御する信号が経由する制御線を備え、上記コネクタ
は、ひとつのコネクタに対応する基板のそれぞれから与
えられるそのコネクタ上の双方向性バッファの３ステー
ト状態およびリレーの開閉状態を制御する信号が経由す
る経路を備えたことを特徴とする。
をもつマザーボードと、このマザーボードに着脱自在の
コネクタを介して装着され、このシステムバスに電気的
に接続される複数の基板とを備えたコンピュータ装置に
おいて、上記コネクタは、上記マザーボードと上記基板
とを結合する信号線を開閉する３ステート双方向性バッ
ファおよび上記マザーボードと上記基板とを結合する電
源線を開閉する接点をもつリレーを内蔵し、上記マザー
ボードは、上記複数の基板に対応するコネクタ上の双方
向性バッファの３ステート状態およびリレーの開閉状態
を制御する信号が経由する制御線を備え、上記コネクタ
は、ひとつのコネクタに対応する基板のそれぞれから与
えられるそのコネクタ上の双方向性バッファの３ステー
ト状態およびリレーの開閉状態を制御する信号が経由す
る経路を備えたことを特徴とする。
【０００６】
【作用】基板に障害が発生した場合に、障害基板以外の
基板から障害基板上の３ステート双方向性バッファを制
御して障害基板の信号線をマザーボード上のシステムバ
スから切離し、またリレー接点を制御して障害基板の電
源を切る。この状態で障害基板をマザーボードから外
し、また挿入を逆の手順で行うことにより装置を停止す
ることなく障害をおこした基板を交換することができ
る。
基板から障害基板上の３ステート双方向性バッファを制
御して障害基板の信号線をマザーボード上のシステムバ
スから切離し、またリレー接点を制御して障害基板の電
源を切る。この状態で障害基板をマザーボードから外
し、また挿入を逆の手順で行うことにより装置を停止す
ることなく障害をおこした基板を交換することができ
る。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明実施例の全体構成図であ
る。図２はこの実施例のコネクタの構成図である。コネ
クタにリレー２と３ステートの双方向性バッファ９とを
内蔵し、電源ピン３はリレー２を通して電源コンタクト
４に接続され、コネクタに接続される基板に電源を供給
する。リレー制御ピン５はリレー２に接続されている。
ただし、リレー２はリレー制御ピン５が「１」で接点が
開くタイプである。また、バッファ制御ピン７および１
２とバッファ制御コンタクト８および１３とは３ステー
トの双方向性バッファ９に接続され、信号ピン１０は３
ステートの双方向性バッファ９を通して信号コンタクト
１１に接続される。グラウンドピン１４とグラウンドコ
ンタクト１５とは装置のグラウンドである。すなわち、
この実施例は、図１および図２に示すように、システム
バス１３１をもつマザーボード１３０と、このマザーボ
ード１３０に着脱自在のコネクタ１４０ないし１４５を
介して装着され、このシステムバス１３１に電気的に接
続される複数の基板である第一のＣＰＵ基板１１０、第
一のメモリ基板１１１、第一の入出力基板１１２、第二
のＣＰＵ基板１２０、第二のメモリ基板１２１および第
二の入出力基板１２２とを備え、さらに、本発明の特徴
とする手段として、コネクタ１４０ないし１４５は、マ
ザーボード１３０と上記基板とを結合する信号線を開閉
する３ステート双方向性バッファ９およびマザーボード
１３０と上記基板とを結合する電源線を開閉する接点を
もつリレー２を内蔵し、マザーボード１３０は、上記基
板のそれぞれに対応するコネクタ上の双方向性バッファ
９の３ステート状態およびリレー２の開閉状態を制御す
る信号が経由する制御線を備え、コネクタ１４０ないし
１４５は、ひとつのコネクタに対応する基板のそれぞれ
から与えられるそのコネクタ上の双方向性バッファの３
ステート状態およびリレーの開閉状態を制御する信号が
経由する経路を備える。
して説明する。図１は本発明実施例の全体構成図であ
る。図２はこの実施例のコネクタの構成図である。コネ
クタにリレー２と３ステートの双方向性バッファ９とを
内蔵し、電源ピン３はリレー２を通して電源コンタクト
４に接続され、コネクタに接続される基板に電源を供給
する。リレー制御ピン５はリレー２に接続されている。
ただし、リレー２はリレー制御ピン５が「１」で接点が
開くタイプである。また、バッファ制御ピン７および１
２とバッファ制御コンタクト８および１３とは３ステー
トの双方向性バッファ９に接続され、信号ピン１０は３
ステートの双方向性バッファ９を通して信号コンタクト
１１に接続される。グラウンドピン１４とグラウンドコ
ンタクト１５とは装置のグラウンドである。すなわち、
この実施例は、図１および図２に示すように、システム
バス１３１をもつマザーボード１３０と、このマザーボ
ード１３０に着脱自在のコネクタ１４０ないし１４５を
介して装着され、このシステムバス１３１に電気的に接
続される複数の基板である第一のＣＰＵ基板１１０、第
一のメモリ基板１１１、第一の入出力基板１１２、第二
のＣＰＵ基板１２０、第二のメモリ基板１２１および第
二の入出力基板１２２とを備え、さらに、本発明の特徴
とする手段として、コネクタ１４０ないし１４５は、マ
ザーボード１３０と上記基板とを結合する信号線を開閉
する３ステート双方向性バッファ９およびマザーボード
１３０と上記基板とを結合する電源線を開閉する接点を
もつリレー２を内蔵し、マザーボード１３０は、上記基
板のそれぞれに対応するコネクタ上の双方向性バッファ
９の３ステート状態およびリレー２の開閉状態を制御す
る信号が経由する制御線を備え、コネクタ１４０ないし
１４５は、ひとつのコネクタに対応する基板のそれぞれ
から与えられるそのコネクタ上の双方向性バッファの３
ステート状態およびリレーの開閉状態を制御する信号が
経由する経路を備える。
【０００８】次に図２のコネクタの動作を説明する。電
源オンでリレー２の接点は閉じており、マザーボード１
３０から供給された電源は電源ピン３からリレー２の接
点を通して電源コンタクト４に供給され、このコネクタ
に接続される基板に対して供給される。このコネクタに
接続されている基板が動作中にエラーを起こして交換せ
ざるを得なくなったときに、マザーボード１３０を介し
て接続している別の基板がバッファ制御ピン７および１
２を「１」にすることにより信号コンタクト１１は信号
ピン１０から切り離される。この後にマザーボード１３
０を介して接続している別の基板がリレー制御ピン５を
「１」にすると、リレー２の接点が開いてこのコネクタ
に接続されている基板の電源が切断される。以上の動作
によりこのコネクタに接続されている基板はマザーボー
ド１３０から切り離されるので、マザーボードを介して
接続している別の基板の電源を入れたままでこのコネク
タに接続されている基板をコネクタから抜いてもマザー
ボード１３０を介して接続している別の基板の動作に影
響を与えることはない。また、基板をコネクタに挿入す
る場合も、この状態からコネクタに基板を挿入し、リレ
ー制御ピン５を「０」にし、その後にバッファ制御ピン
７および１２を「０」にすれば、マザーボード１３０を
介して接続している別の基板の電源を入れたままで基板
をコネクタに挿入することができる。なお、バッファ制
御コンタクト８および１３はこのコネクタに接続された
基板がマザーボード１３０への入出力を行うためのもの
である。
源オンでリレー２の接点は閉じており、マザーボード１
３０から供給された電源は電源ピン３からリレー２の接
点を通して電源コンタクト４に供給され、このコネクタ
に接続される基板に対して供給される。このコネクタに
接続されている基板が動作中にエラーを起こして交換せ
ざるを得なくなったときに、マザーボード１３０を介し
て接続している別の基板がバッファ制御ピン７および１
２を「１」にすることにより信号コンタクト１１は信号
ピン１０から切り離される。この後にマザーボード１３
０を介して接続している別の基板がリレー制御ピン５を
「１」にすると、リレー２の接点が開いてこのコネクタ
に接続されている基板の電源が切断される。以上の動作
によりこのコネクタに接続されている基板はマザーボー
ド１３０から切り離されるので、マザーボードを介して
接続している別の基板の電源を入れたままでこのコネク
タに接続されている基板をコネクタから抜いてもマザー
ボード１３０を介して接続している別の基板の動作に影
響を与えることはない。また、基板をコネクタに挿入す
る場合も、この状態からコネクタに基板を挿入し、リレ
ー制御ピン５を「０」にし、その後にバッファ制御ピン
７および１２を「０」にすれば、マザーボード１３０を
介して接続している別の基板の電源を入れたままで基板
をコネクタに挿入することができる。なお、バッファ制
御コンタクト８および１３はこのコネクタに接続された
基板がマザーボード１３０への入出力を行うためのもの
である。
【０００９】次にこのコネクタの動作を図１の全て二重
化されたコンピュータ装置１００を使って説明する。図
１中の１４０、１４１、１４２、１４３、１４４および
１４５が前項で説明した図２に示される本発明のコンピ
ュータ装置のコネクタである。例として、第一の入出力
基板１１２が故障したことを第一のＣＰＵ基板１１０が
検出した場合に、第一のＣＰＵ基板１１０は制御線１３
２を使って第一の入出力基板１１２のコネクタ１４２の
バッファを全てハイインピーダンスにして第一の入出力
基板１１２の電源の切断を指示する。これにより第一の
入出力基板１１２は完全にシステムバス１３１から切り
離されるが、装置の動作は第二の入出力基板１２２を使
用して続行される。この後に保守員の手により第一の入
出力基板１１２が交換され、何らかの手段により交換の
終了を第一のＣＰＵ基板１１０に報告すると、第一のＣ
ＰＵ基板１１０は制御線１３２を使って第一の入出力基
板１１２のコネクタ１４２に第一の入出力基板１１２の
電源の投入を指示し、第一の入出力基板１１２のコネク
タ１４２のバッファをハイインピーダンスを解除してシ
ステムバス１３１への接続を行う。
化されたコンピュータ装置１００を使って説明する。図
１中の１４０、１４１、１４２、１４３、１４４および
１４５が前項で説明した図２に示される本発明のコンピ
ュータ装置のコネクタである。例として、第一の入出力
基板１１２が故障したことを第一のＣＰＵ基板１１０が
検出した場合に、第一のＣＰＵ基板１１０は制御線１３
２を使って第一の入出力基板１１２のコネクタ１４２の
バッファを全てハイインピーダンスにして第一の入出力
基板１１２の電源の切断を指示する。これにより第一の
入出力基板１１２は完全にシステムバス１３１から切り
離されるが、装置の動作は第二の入出力基板１２２を使
用して続行される。この後に保守員の手により第一の入
出力基板１１２が交換され、何らかの手段により交換の
終了を第一のＣＰＵ基板１１０に報告すると、第一のＣ
ＰＵ基板１１０は制御線１３２を使って第一の入出力基
板１１２のコネクタ１４２に第一の入出力基板１１２の
電源の投入を指示し、第一の入出力基板１１２のコネク
タ１４２のバッファをハイインピーダンスを解除してシ
ステムバス１３１への接続を行う。
【００１０】
【発明の効果】本発明は、以上説明したように、障害基
板を装置の運転に影響を与えることなく交換することが
できる効果がある。
板を装置の運転に影響を与えることなく交換することが
できる効果がある。
【図１】本発明実施例の構成を示す接続図。
【図２】本発明実施例に用いられるコネクタの構成を示
す接続図。
す接続図。
【図３】従来例の構成を示す接続図。
【図４】従来例に用いられるコネクタの構成を示す接続
図。
図。
２ リレー ３ 電源ピン ４ 電源コンタクト ５ リレー制御ピン ７、１２ バッファ制御ピン ８、１３ バッファ制御コンタクト ９ ３ステートの双方向性バッファ １０ 信号ピン １１ 信号コンタクト １４ ダラウンドピン １５ グラウンドコンタクト ２１ マザーボードとの接続ピン ２２ 基板との接続コンタクト ３０ マザーボード ３１ システムバス ３２ 第一のＣＰＵ ３３ 第一のメモリ ３４ 第一の入出力基板 ３５ 第二のＣＰＵ ３６ 第二のメモリ ３７ 第二の入出力基板 ３８ コネクタ ４０ コンピュータ装置 １００ コンピュータ装置 １１０ 第一のＣＰＵ基板 １１１ 第一のメモリ基板 １１２ 第一の入出力基板 １２０ 第二のＣＰＵ基板 １２１ 第二のメモリ基板 １２２ 第二の入出力基板 １３０ マザーボード １３１ システムバス １３２ 制御線 １４０、１４１、１４２、１４３、１４４、１４５
コネクタ
コネクタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 13/38 ３１０ Ｈ 8725−5Ｂ
Claims (1)
- 【請求項１】 システムバスをもつマザーボードと、こ
のマザーボードに着脱自在のコネクタを介して装着さ
れ、このシステムバスに電気的に接続される複数の基板
とを備えたコンピュータ装置において、 上記コネクタは、上記マザーボードと上記基板とを結合
する信号線を開閉する３ステート双方向性バッファおよ
び上記マザーボードと上記基板とを結合する電源線を開
閉する接点をもつリレーを内蔵し、 上記マザーボードは、上記複数の基板に対応するコネク
タ上の双方向性バッファの３ステート状態およびリレー
の開閉状態を制御する信号が経由する制御線を備え、 上記コネクタは、ひとつのコネクタに対応する基板のそ
れぞれから与えられるそのコネクタ上の双方向性バッフ
ァの３ステート状態およびリレーの開閉状態を制御する
信号が経由する経路を備えたことを特徴とするコンピュ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284970A JPH05119883A (ja) | 1991-10-30 | 1991-10-30 | コンピユータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284970A JPH05119883A (ja) | 1991-10-30 | 1991-10-30 | コンピユータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05119883A true JPH05119883A (ja) | 1993-05-18 |
Family
ID=17685443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3284970A Pending JPH05119883A (ja) | 1991-10-30 | 1991-10-30 | コンピユータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05119883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012233705A (ja) * | 2011-04-28 | 2012-11-29 | Hitachi-Ge Nuclear Energy Ltd | 原子力プラントの監視制御システム |
-
1991
- 1991-10-30 JP JP3284970A patent/JPH05119883A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012233705A (ja) * | 2011-04-28 | 2012-11-29 | Hitachi-Ge Nuclear Energy Ltd | 原子力プラントの監視制御システム |
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