JPH0511791B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、たとえばコンピユータシステムで用
いられるフロツピーデイスク駆動装置とかハード
デイスク駆動装置における磁気ヘツド出力信号を
増幅するためのリードアンプなどの被測定装置に
ついて、入力信号に対する出力応答特性を評価す
るための出力応答測定装置に関する。

〔発明の技術的背景とその問題点〕

この種のリードアンプを測定するため、従来は
第５図に示すようにデイスク駆動装置５１に被測
定対象となるリードアンプ５２を実装して動作さ
せ、その入力信号（ヘツド出力信号）と出力信号
とを波形モニタ装置（たとえば二現象オシロスコ
ープ）５３により観測していた。なお、ヘツド出
力信号の一波形例を波形モニタ装置５３中に表示
している。

このような測定方法は、被測定装置（リードア
ンプ５２）の試験入力信号として実際の使用状況
におけると同じの理想的な波形を得られる利点は
あるが、測定系全体としてデイスク駆動装置５１
とか波形モニタ装置５３などを必要とするので大
規模になり、その設置スペースを広く必要とす
る。また、波形モニタ装置５３の波形をオペレー
タが観測して測定を行なうので、測定誤差が生じ
易く、しかもオペレータの個人差による測定誤差
も生じ易く、自動測定が不可能であつた。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、
試験入力波形とほぼ同様の理想的な波形を有する
擬似的な試験入力信号を発生でき、試験入力信号
に対する被測定装置の出力応答を精度よく、かつ
自動的に短時間に測定でき、しかも測定系全体が
小規模で設置スペースが小さくて済む出力応答測
定装置を提供するものである。

〔発明の概要〕

即ち、本発明の出力応答測定装置は、マスター
クロツクに基いて試験入力波形の１周期をＮ区分
した各区分毎に対応してレベルが定められたアナ
ログ近似波形を発生し、これをローパスフイルタ
に入力して擬似的な試験入力信号を発生し、この
試験入力信号が与えられる被測定装置からの出力
応答信号に対して前記試験入力信号に同期してサ
ンプリングを行なつてホールドし、このホールド
値をデジタルデータに変換して記憶し、この記憶
データに基いて出力応答特性を計算するようにし
てなることを特徴とするものである。

したがつて、出力応答特性の自動測定が可能に
なり、オペレータによる波形観測誤差とか個人差
が生じる余地はなく、測定精度の向上、測定時間
の短縮が可能になる。また、測定系全体を小規模
に構成でき、設置スペースが小さくて済む。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細
に説明する。

第１図において、１１は試験入力波形とほぼ同
様の理想的な波形を有する擬似的な試験入力信号
をデジタル回路を用いて発生する擬似信号発生回
路、１２は測定系全体の動作タイミングを制御す
るためのマスタークロツクを発生するクロツクパ
ルス発生回路である。１３は被測定装置（たとえ
ばフロツピーデイスク駆動装置用のリードアンプ
１４）を含む測定回路であり、その入力端は同軸
ケーブル１５を介して前記擬似信号発生回路１１
の出力端に接続されると共にインピーダンス整合
用抵抗１６を介して接地されている。上記測定回
路１３において、上記入力端の入力信号を前記リ
ードアンプ１４を介してインピーダンス変換出力
回路１６に入力するか、あるいは上記入力信号を
直接に上記インピーダンス変換出力回路１６に入
力するかの選択を行なうための切換スイツチ１
７，１８が設けられている。上記インピーダンス
変換出力回路１６の出力端は測定回路１３の出力
端となつており、この出力端は同軸ケーブル１９
（その特性インピーダンスとインピーダンス変換
出力回路１６の出力インピーダンスとは等しい）
を介して波形記憶装置２０の入力端に接続されて
いる。この波形記憶装置２０は、前記測定回路１
３からの信号（応答波形）をたとえばサンプリン
グ法により測定点を順次ずらして測定し、測定デ
ータを処理してデジタル的に記憶しておき、出力
応答特性を計算により求めて出力（表示、記録
等）するものである。この場合、波形記憶装置２
０は、応答波形を前記擬似的な試験入力信号に同
期して測定処理（サンプリング、記憶等）するも
のであり、そのために必要なクロツクパルスが前
記クロツクパルス発生回路１２から遅延回路１０
を経て供給されるようになつている。この遅延回
路１０は、通常の測定に先立つて、前記測定回路
１３における切換スイツチ１７，１８によりイン
ピーダンス変換出力回路１６を直接に選択させた
状態で擬似信号発生回路１１の出力信号が波形記
憶装置２０に入力するまでの遅れ時間を調整する
ために、この遅れ時間に見合うだけの遅延時間を
持つように調整されるものである。これにより、
通常の測定時の時間基準を明確にし、波形記憶装
置２０での測定動作を擬似的な試験入力信号に同
期させ、記憶を正確に行なわせることが可能にな
つている。

前記擬似信号発生回路１１は、たとえば第２図
に示すように構成されている。即ち、２１はＮ個
（たとえば16個）のデジタルコード発生回路であ
つて、１周期がＮ個の区間からなる試験入力信号
波形の各区間レベルに対応するデジタルコード
D1〜DN（それぞれｎビツト）を発生するための
ものである。２２は上記デジタルコードD1〜DN
が入力するＮチヤネル用のデジタル信号マルチプ
レクサであり、クロツクパルス発生回路（第１図
１２）からのクロツクパルスによりタイミング制
御されてマルチプレクサ制御回路２３から供給さ
れるＮチヤネル分の切換信号により前記入力D1
〜DNの順に切換選択して導出する動作を繰り返
し行なうものである。２４は上記マルチプレクサ
２２の出力信号（ｎビツトのデジタルコード）を
アナログ変換してアナログ近似波形を得るための
デジタル・アナログ（Ｄ／Ａ）変換器である。２
５は上記Ｄ／Ａ変換器２４の変換出力が入力し、
それ（アナログ近似波形）に含まれている高調波
成分を除去して試験入力波形（理想波形）に近い
擬似的な試験入力信号を得るためのローパスフイ
ルタである。２６は上記ローパスフイルタ２５の
出力信号を前記同軸ケーブル（第１図１５）に供
給するためのインピーダンス変換回路であり、そ
の出力インピーダンスZ₀は上記同軸ケーブルの特
性インピーダンスZ₀に等しくされている。

なお、前記Ｎ個のデジタルコード発生回路２１
は、それぞれ機械的スイツチを用いてコードを発
生させてもよいが、これに限らず、電子的手段
（たとえばランダムアクセスメモリ、リードオン
リメモリ）を用いて構成してもよい。

一方、前記波形記憶装置２０は、たとえば第３
図に示すように構成されている。即ち、３１は同
軸ケーブル（第１図１９）とのインピーダンス整
合をとるための抵抗、３２は上記同軸ケーブル１
９から送られてくる出力応答信号が入力し、これ
をリアルタイム制御回路３３からのサンプリング
パルスによりサンプリングしてホールドするため
のサンプルホールド回路、３４は上記サンプルホ
ールド回路３２の各ホールド値を前記リアルタイ
ム制御回路３３から与えられるタイミングパルス
毎に順次Ａ／Ｄ変換してｍビツトのデジタルデー
タを得るためのＡ／Ｄ変換器、３５は上記Ａ／Ｄ
変換器３４からのデジタルデータが書き込みデー
タとして順次入力し、前記リアルタイム制御回路
３３から書き込み指令信号Ｗが与えられ、前記リ
アルタイム制御回路３３からのＭビツトのアドレ
スデータがアドレスセレクタ３６を経て入力し、
このアドレスデータにより順次指定されるアドレ
ス毎に前記デジタルデータ入力を記憶するデータ
メモリである。３７は前記アドレスセレクタ３６
を経て上記データメモリ３５にアドレスデータを
与え、上記データメモリ３５に読み出し指令信号
Ｒを与えてその記憶データを読み出してデータ処
理し、出力応答特性を計算したり、読み出しデー
タとか計算結果データを画像表示装置（図示せ
ず）とかデータ記憶装置（図示せず）に出力する
ように制御するデータ処理制御装置であり、通常
は中央処理装置（CPU）が用いられる。前記リ
アルタイム制御回路３３は、遅延回路（第１図１
０）からのクロツクパルスを受けて前記サンプル
ホールド回路３２、Ａ／Ｄ変換器３４、データメ
モリ３５の各動作を高速で行なわせるのに必要な
各種のタイミング信号、アドレスデータを高速に
発生するためにハードウエア的に構成されてい
る。

次に、上記出力応答測定装置の動作を第４図を
参照して説明する。

クロツクパルス発生回路１２は、たとえば80M
Hzのマスタークロツクを発生して擬似信号発生回
路１１に供給すると共に遅延回路１０を経て波形
記憶装置２０に供給する。擬似信号発生回路１１
は、マスタークロツクに基づいてリードアンプ１
４の試験入力として必要な波形を有する擬似的な
試験入力信号を発生させて同軸ケーブル１５を介
して測定回路１３に送る。この場合、試験入力信
号（ローパスフイルタ２５の出力）は5MHzであ
り、その１周期におけるＮ個（本例では16個）の
区間の各レベルをＮ個のデジタルコード発生回路
２１により設定するものであり、Ｄ／Ａ変換器２
４の出力（アナログ近似波形）は第４図中に示す
ようなものであり、ローパスフイルタ２５のカツ
トオフ周波数は約10MHzである。通常の測定時に
は、測定回路１３において試験入力信号がリード
アンプ１４に入力し、その出力応答信号がインピ
ーダンス変換出力回路１６および同軸ケーブル１
９を経て波形記憶装置２０に出力するようになつ
ている。波形記憶装置２０では、出力応答信号の
１周期（１／５×10⁶＝0.2μs）における前記16区間 の各区分毎（0.2μs÷16≒12.5ns）に同期してサ
ンプリングを行なつてホールドし、各ホールド値
毎のデジタルデータをそれぞれ１ワードデータと
してデータメモリ３５に順次記憶する。そして、
この記憶データがデータ処理制御装置３７により
処理され、試験入力信号に対するリードアンプ１
４の出力応答特性が計算により求められ、結果が
出力されるようになる。なお、波形記憶装置２０
で必要とされる上記したような高速の動作は、ハ
ードウエア的に構成されたリアルタイム制御回路
３３による制御によつて可能となつている。

〔発明の効果〕

上述したように本発明の出力応答測定装置によ
れば、試験入力波形とほぼ同様の理想的な波形を
有する擬似的な試験入力信号を発生でき、試験入
力信号に対する被測定装置の出力応答を試験入力
信号に同期して自動的に測定し得るようにしたの
で、オペレータによる波形観測誤差とか個人差が
生じる余地はなく、測定精度の向上、測定時間の
短縮が可能となる。また、上記試験入力信号の発
生手段および出力応答の測定手段をデジタル回路
とかデジタル処理系を用いて小規模（従来例にお
ける波形モニタ装置等に比べて）に実現できるの
で、設置スペースも小さくて済む。

【図面の簡単な説明】

第１図は本発明の出力応答測定装置の一実施例
を示す構成説明図、第２図は第１図中の擬似信号
発生回路を取り出して一具体例を示す構成説明
図、第３図は第１図中の波形記憶装置を取り出し
て一具体例を示す構成説明図、第４図は第１図の
装置の動作例を示すタイミング図、第５図は従来
の出力応答測定装置を示す構成説明図である。 １０……遅延回路、１１……擬似信号発生回
路、１２……クロツクパルス発生回路、１４……
被測定装置、２０……波形記憶装置、２１……Ｎ
個のデジタルコード発生回路、２２……デジタル
信号マルチプレクサ、２４……Ｄ／Ａ変換器、２
５……ローパルスフイルタ、３２……サンプルホ
ールド回路、３３……リアルタイム制御回路、３
４……Ａ／Ｄ変換器、３５……データメモリ、３
７……データ処理制御装置。

Claims (1)

1. 【特許請求の範囲】 １ マスタークロツクを発生するクロツクパルス
   発生回路と、上記マスタークロツクに基いて試験
   入力波形の１周期をＮ区分した各区分毎に対応し
   てレベルが定められたアナログ近似波形を発生
   し、これをローパスフイルタに入力して擬似的な
   試験入力信号を発生する擬似信号発生回路と、上
   記試験入力信号が与えられた被測定装置からの出
   力応答信号が入力し、前記試験入力信号に同期し
   て上記出力応答信号のサンプリングを行なつてホ
   ールドし、このホールド値をデジタルデータに変
   換して記憶し、この記憶データに基いて出力応答
   特性を計算する波形記憶装置とを具備することを
   特徴をする出力応答測定装置。 ２ 前記擬似信号発生回路は、Ｎ個のデジタルコ
   ード発生回路の各出力コードをデジタル信号マル
   チプレクサにより順に切換選択して導出し、これ
   をデジタル・アナログ変換して前記アナログ近似
   波形を得るようにしてなることを特徴とする前記
   特許請求の範囲第１項記載の出力応答測定装置。 ３ 前記クロツクパルス発生回路のマスタークロ
   ツク出力は、測定系の遅れ時間に見合う遅延時間
   を有する遅延回路を経て前記波形記憶装置に与え
   られ、このマスタークロツクに基いて試験入力信
   号に同期して出力応答信号を測定するようにして
   なることを特徴とする前記特許請求の範囲第１項
   記載の出力応答測定装置。