JPS6275352A - 出力応答測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は，たとえばコンピュータシステムで用いられる
フロッピーディスク駆動装置とかハードディスク駆動装
置における礁気ヘッド出力信号を増幅するためのリード
アンプなどの被測定装置κついて．入力信号に対する出
力応答特性を評価するための出力応答測定装置に関する
。

〔発明の技術的背景とその問題点〕

この種のリードアンプを測定するため、従来は第５図に
示すようにディスク駆動装置５１に被測足対抜となるリ
ードアンプ５２を実装して動作させ、その入力信号（ヘ
ッド出力信号）と出力信号とを波形モニタ装置（たとえ
ば二現象オシロスコープ）５３により観測していた。な
お、ヘッド出力信号の一波形例を波形モニタ装置５３中
に表示している。

このような測定方法は、被測定装置（リードアンプ５２
）の試験入力信号として実際の使用状況におけると同じ
の理想的な波形を得られる利点はあるが、測定系全体と
してディスク駆動装置５１とか波形モニタ装置５３など
を必要とするので大規模になシ、その設置スペースを広
く必要とする。また、波形モニタ装置５３０波形をオペ
レータが観測して測定を行なうので。

測定誤差が生じ易り、シかもオペレータの個人差による
測定誤差も生じ易く、自動測定が不可能であった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、試論入力
波形とほぼ同様の理想的な波形を有する擬似的な試験入
力信号を発生でき、試験入力信号に対する被測定装置の
出方応答を精度よく、かつ自動的に短時間に測定でき、
しかも測定系全体が小規模で設置スペースが小さくて済
む出力応答測定装置を提供するものである。

〔発明の概要〕

即ち１本発明の出力応答測定装置は、マスタークロック
に基いて試験入力波形の１周期をＮ区分した各区分毎に
対応してレベルが定められたアナログ近似波形を発生し
、これをローパスフィルタに入力して擬似的な試験入力
信号を発生し、この試験入力信号が与えられる被測定装
置からの出力応答信号に対して前記試験入力信号に同期
してサンプリングを行なってホールドし、このホールド
値をデジタルデータに変換して記憶し、この記憶データ
に基いて出方応答特性を計算するようにしてなることを
特徴とするものである。

したがって、出力応答特性の自動測定が可能に７にハオ
ペレータによる波形観測誤差とか個人差が生じる余地は
なく、測定精度の向上、測定時間の短線が可能になる。

また、測定系全体を小規模に構成でき、設置スペースが
小さくて済む。

〔発明の実施例〕

以下２図面を参照して不発明の一実施例を詳細に脱明す
る。

第１図において、１１は試験入力波形とほぼ同様の理想
的な成形を有する擬似的な試験入力信号をデジタル回路
を用いて発生する擬似信号発生回路、１２は６１１］定
系全体の動作タイミングを制御するためのマスタークロ
ックを発生するクロックパルス発生回路である。１３は
被測定装置（たとえはフロッピーディスク駆動装置用の
リードアンプ１４）を含む測定回路であシ。

その入力端は同軸ケーブル１５を介して前記擬似信号発
生回路１１の出力端に接続されると共にインピーダンス
整合用抵抗１６を介して接地されている。上記測定回路
１３において、上記入力端の入力信号を前記リードアン
プ１４を介してインピーダンス変換出力回路２６に入力
するか、あるいは上記入力信号を直接に上記インピーダ
ンス変換出力回路１６に入力するかの選択を行なうため
の切換スイッチ１７．１８が設けられている。上記イン
ピーダンス変換出力回路１６の出力端は測定回路１３Ｃ
）出力端となっておシ、この出力端は同軸ケーブル１９
（その特性インピーダンスとインピーダンス変換出力回
路１６の出力インピーダンスとは等しい）を介して波形
記憶装置２０の入力端に接続されている。この波形記憶
装置２０は、前記測定回路１３からの信号（応答波形）
をたとえばサンプリング法によ）測定点を順次ずらして
測定し。

測定データを処理してデジタル的に記憶しておき、出力
応答特性を計算により求めて出力（表示、記録等）する
ものである。この場合、波形記憶装置２０は、応答波形
を前記擬似的な試験入力信号に同期して測定処理（サン
プリング１記憶等）するものであシ、そのために必要な
りロックパルスが前記クロククパルス発生回路１２から
遅延回路１０を経て供給されるようになっている。この
遅延回路１０は１通常の測定に先立って、前記測定回路
１３における切換スイッチ１７．１８によ）インピーダ
ンス変換出力回路１６を直接に選択させた状態で擬似信
号発生回路１１の出力信号が波形記憶装置２０に入力す
るまでの遅れ時間を調整するために、この遅れ時間に見
合うだけの遅延時間を持つように調整されるものである
。これにより、通常の測定時の時間基準を明確にし、波
形記憶装置２０での測定動作を擬似的な試験入力信号に
同期させ、記憶を正確に行なわせることが可能になって
いる。

前記擬似信号発生回路１１は、たとえば第２図に示すよ
うに構成されている。即ち％２１はＮ個（たとえば１６
個）のデジタルコード発生回路であって、１周期がＮ個
の区間からなる試験入力信号波形の各区間レベルに対応
するデジタルコードＤ１〜ＤＮ（それぞれｎビット）全
発生するためのものである。２２は上記デジタルコード
Ｄ１〜ＤＮが入力するＮチャネル用のデジタル信号マル
チプレクサであシ、クロックパルス発生回路（第１図１
２）からのクロックパルスによりタイミング制御されて
マルチプレクサ制御回路２３から供給されるＮチャネル
分の切換信号により前記入力Ｄ１〜ＤＮの順に切換選択
して導出する動作を繰少返し行なうものである。２４は
上記マルチプレクサ２２の出力信号（ｎビットのデジタ
ルフード）をアナログ変換してアナログ近似波形を得る
ためのデジタル・アナログ（Ｄ／Ａ）変換器である。２
５は上記Ｄ／Ａ変換器２４の変換出力が入力し、それ（
アナログ近似波形）Ｋ含まれている高調波成分を除去し
て試験入力波形（理想波形）に近い擬似的な試験入力信
号を得るためのローパスフィルタである。２６６は上記
ローパスフィルタ２５の出力信号を前記同軸ケーブル（
第１図１５）に供給するためのインピーダンス変換回路
であ）ｋその出力インピーダンスＺ０は上記同軸ケーブ
ルの特性インピーダンスＺ０に等しくされている。

なお、前記Ｎ個のデジタルコード発生回路２１は、それ
ぞれ機械的スイッチを用いてコードを発生させてもよい
が、これに限らず、電子的手段（たとえばランダムアク
セスメモリ、リードオンリメモリ）を用いて構成しても
よい。

一方、前記波形記憶装置２ｏは、たとえば第３図に示す
ように構成されている。即ち、３ノは同軸ケーブル（第
１図１９）とのインピーダンス整合をとるための抵抗、
３２は上記同軸ケーブル１９から送られてくる出力応答
信号が入力し、これをリアルタイム制御回路３３からの
サンプリングパルスにょシサンプリングしてボールドす
るためのサンプルホールド回路、３４は上記サンプルホ
ールド回路３２の各ホールド値を前記リアルタイム制御
回路３３がら与えられるタイミングパルス毎に順次ん句
変換してｍビットのデジタルデータを得るためのＡ／Ｄ
変換器、３５は上記Ａ／Ｄ変換器３４からのデジタルデ
ータが書き込みデータとして順次入力し、前記リアルタ
イム制御回路３３から書き込み指令信号Ｗが与えられ、
前記リアルタイム制御回路３３からのＭビットのアドレ
スデータがアドレスセレクタ３６を経て入力し、このア
ドレスデータにより順次指定されるアドレス毎に前記デ
ジタルデータ入力を記憶するデータメモリである。Ｉ　
３７は前記アドレスセレクタ３６を経て上記データメモ
リ３５にアドレスデータを与え。

上記データメモリ３５に読み出し指令信号Ｒを与えてそ
の記憶データを読み出してデータ処理し、出力応答特性
を計算したシ、読み出しデータとか計算結果データを画
像表示装置（図示せず）とかデータ記録装＃（図示せず
）に出力するように制御するデータ処理制御装置であシ
、通常は中央処理装置（ＣＰＵ）が用いられる。前記リ
アルタイム制御回路３３は、遅延回路（第１図１０）か
らのクロックパルスを受けて前記サンプルホールド回路
３２．　Ａ／Ｄ変換器３４、データメモリ３５の各動作
を高速で行なわせるのに必要な各種のタイミング信号、
アドレスデータを高速に発生するためにハードウェア的
に構成されている。

次に、上記出力応答測定装置の動作を第４図を参照して
説明する。

クロックパルス発生回路１２は、たとえば８０　＆ＩＨ
ｚ　　のマスタークロックを発生して擬似信号発生回路
１ノに供給すると共に遅延回路１゜を経て波形記憶装置
２０に供給する。擬似信号発生回路１ノは、マスターク
ロックに基づいてリードアンプ１４の試験入力として必
要な波形を有する擬似的な試験入力信号を発生させて同
軸ケーブル１５を介して測定回路１３に送る。

この場合、試験入力信号（ローパスフィルタ２５の出力
）は５　ＭＨｚであシ、その１周期におけるＮ個（本例
では１６個）の区間の各レベルをＮ個のデジタルコード
発生回路２１により設定するものであシ、　Ｄ／Ａ変換
器２４の出力（アナログ近似波形）は第４図中に示すよ
うなものであシ、ローパスフィルタ２５のカットオフ周
波数は約１０　ＭＨｚ　である。通常の測定時には。

測定回路１３においては試験入力信号がリードアンプ１
４に入力し、その出力応答信号がインピーダンス変洟出
力回路１６および同軸ケーブル１９を経て波形記憶装置
２ｏに出力するようになっている。波形記憶装置２０で
は、出力応各信号の１周期（ａ　＝　０．２μ８）にお
けｘ１０ る前記１６区間の各区分毎（０，２μＢ÷１６中１２゜
５ｎｓ）に同期してサンプリングを行なってホールドし
、各ホールド値毎のデジタルデータをそれぞれ１ワード
データとしてデータメモリ３５に順次記憶する。そして
、この記憶データがデータ処理制御装置３７により処理
され、試験入力信号に対するリードアンプ１４の出力応
答特性が計算により求められ、結果が出力されるように
なる。なお、波形記憶装置２ｏで必要とされる上記した
ような高速の動作は、ハードウェア的にｇ成されたリア
ルタイム制御回路３３による！１１１制御によって可能
となっている。

〔発明の効果〕

上述したように本発明の出力応答測定装置によれば、試
験入力波形とほぼ同様の理想的な波形を有する擬似的な
試験入力信号を発生でき。

試験入力信号に対する被測定装置の出力応答を試験入力
信号に同期して自動的に測定し得るようにしたので、オ
ペレータによる波形観測誤差とか個人差が生じる余地は
なく、測定精度の向上、測定時間の短縮が可能となる。

また、上記試験式ノコ信号の発生手段および出力応答の
測定手段をデジタル凹路とかデジタル処理系を用いて小
規模（従来例における波形モニタ装置等に比べて）に実
現できるので、設ｕ１スペースも小さくて済む。

【図面の簡単な説明】

第１図は本発明の出力応答測定装置の一実施例を示す構
成説明図、第２図は第１図中の擬似信号発生回路を取シ
出して一具体例を示す構成説明図、第３図は第１図中■
波形記憶装置を取シ出して一具体例を示す構成説明図、
第４図は第１図の装置の動作例を示すタイミング図、第
５図は従来の出力応答測定装置を示す構成説明図である
。 １０・・・遅延回路、１１・・・擬似信号発生回路、１
２・・・クロックパルス発生回路、１４・・・被測定装
置、２０・・・波形記憶装置、２１・・・Ｎ個のデジタ
ルコード発生回路、２２・・・デジタル信号マルチブレ
フサ、２４・・・Ｄ／Ａ変換器、２５・・・ローパスフ
ィルタ、３２・・・サンプルホールド回路。 ３３・・・リアルタイム制御回路、３４・・・Ａ／Ｄ変
換器、３５・・・データメモリ、３７・・・データ処理
制御装置。 出願人代理人　弁理士　　鈴　江　武　彦第５図 手続ネ市正言 昭和　　年６０４１°２了日

Claims (3)

【特許請求の範囲】
1. （１）マスタークロックを発生するクロックパルス発生
   回路と、上記マスタークロックに基いて試験入力波形の
   １周期をＮ区分した各区分毎に対応してレベルが定めら
   れたアナログ近似波形を発生し、これをローパスフィル
   タに入力して擬似的な試険入力信号を発生する擬似信号
   発生回路と、上記試験入力信号が与えられた被測定装置
   からの出力応答信号が入力し、前記試験入力信号に同期
   して上記出力応答信号のサンプリングを行なってホール
   ドし、このホールド値をデジタルデータに変換して記憶
   し、この記憶データに基いて出力応答特性を計算する波
   形記憶装置とを具備することを特徴とする出力応答測定
   装置。
2. （２）前記擬似信号発生回路は、Ｎ個のデジタルコード
   発生回路の各出力コードをデジタル信号マルチプレクサ
   により順に切換選択して導出し、これをデジタル・アナ
   ログ変換して前記アナログ近似波形を得るようにしてな
   ることを特徴とする前記特許請求の範囲第１項記載の出
   力応答測定装置。
3. （３）前記クロックパルス発生回路のマスタークロック
   出力は、測定系の遅れ時間に見合う遅延時間を有する遅
   延回路を経て前記波形記憶装置に与えられ、このマスタ
   ークロックに基いて試験入力信号に同期して出力応答信
   号を測定するようにしてなることを特徴とする前記特許
   請求の範囲第１項記載の出力応答測定装置。