JPH05114625A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH05114625A
JPH05114625A JP14870991A JP14870991A JPH05114625A JP H05114625 A JPH05114625 A JP H05114625A JP 14870991 A JP14870991 A JP 14870991A JP 14870991 A JP14870991 A JP 14870991A JP H05114625 A JPH05114625 A JP H05114625A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor chip
insulating film
wiring layer
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP14870991A
Other languages
English (en)
Inventor
Matsuo Takaoka
松雄 高岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP14870991A priority Critical patent/JPH05114625A/ja
Publication of JPH05114625A publication Critical patent/JPH05114625A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は厚さを低減した半導体集積回路装置
に関し、例えば、ＩＣカードに組み込むのに適した超薄
型の半導体装置を提供することを目的とする。 【構成】 集積回路が形成された半導体チップにおい
て、集積回路の所要部分に接続された配線層９、１０、
１１が、半導体チップの上面に形成された絶縁膜８の上
に延在し、その入出力端子がこの半導体チップの側面に
存在するように構成した。また、上記の半導体装置の製
造方法においては、集積回路が形成された半導体チップ
上に絶縁膜を形成し、この絶縁膜の所要部分に開口を形
成し、この開口を通して一端が集積回路に接続され他端
が絶縁膜上に延在して半導体チップの側面に達する配線
層を形成し、半導体チップの側面に存在する配線層の入
出力端子に配線手段を形成するように構成した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、厚
さを低減した半導体集積回路装置に関するものである。
近年、半導体集積回路によって構成されたワンチップマ
イコンを組み込んだクレジットカード、プリペイドカー
ド等のいわゆる、ＩＣカード、あるいは、高集積化され
た電子計算機、制御機器等に使用される半導体集積回路
装置においては、カードを薄くし、機器の集積度を向上
するために、その厚さを薄くすることが要求されてい
る。
【０００２】
【従来の技術】図４は、従来の半導体集積回路チップの
説明図である。この図において、２１はｐ- Ｓｉ基板、
２２はｎ+ コレクタ埋め込み層、２３はｎ- コレクタ領
域、２４はｎ+ コレクタコンタクト領域、２５はｐ+ ア
イソレーション領域、２６はｐベース領域、２７はｎ+
エミッタ領域、２８は第１の絶縁膜、２９はエミッタ配
線層、３０はベース配線層、３１はコレクタ配線層、３
２は第２の絶縁膜、３３はボンディングワイヤである。
【０００３】従来の半導体集積回路チップにおいては、
ｐ- Ｓｉ基板２１に、ｎ+ コレクタ埋め込み層２２、ｎ
- コレクタ領域２３、ｐ+ アイソレーション領域２５、
ｐベース領域２６、ｎ+ エミッタ領域２７、ｎ+ コレク
タコンタクト領域２４を形成し、その上面にＳｉＯ2 等
の第１の絶縁膜２８を形成し、この第１のＳｉＯ2 膜２
８のｎ+ エミッタ領域２７、ｐベース領域２６、ｎ+ コ
レクタコンタクト領域２４の上に相当する位置に開口を
形成し、その上面全体にＡｌ、Ａｕ等の導体層を形成し
パターニングして、エミッタ配線層２９、ベース配線層
３０、コレクタ配線層３１を形成し、その上に、カバー
層として第２の絶縁膜３２を形成し、この第２の絶縁膜
３２の配線層２９の上に開口を形成し、この開口を通し
て配線層２９とパッケージの外部リードの間を配線手段
であるボンディングワイヤ３３によって接続していた。
【０００４】図５は、従来の半導体集積回路装置の説明
図である。この図における符号は、３４が外部リード、
３５が外部リード支持体、３６が合成樹脂モールドであ
る他は図４において同符号を付して説明したものと同様
である。
【０００５】この半導体集積回路装置においては、外部
リード３４を備えた外部リード支持体３５の上に図４に
示した半導体集積回路チップを載置し、配線層と外部リ
ード３４の間をボンディングワイヤ３３によって接続
し、全体を合成樹脂モールド３６によって保護してい
る。従来のこのような構造の半導体集積回路装置におい
ては、前記の要求に応えてその厚さを低減する方法とし
て、半導体集積回路チップの厚さを薄くすることによっ
て対処していた。
【０００６】
【発明が解決しようとする課題】しかしながら、集積回
路チップの厚さを薄くすることには、製造段階において
集積回路チップに損傷を与えないで安全に取扱う上で自
ずから限界があり、また、半導体集積回路装置の厚さに
は、半導体集積回路チップの厚さとこの集積回路に配線
を形成するために必要な空間が含まれるため、全体の厚
さを充分に薄くすることができなかった。本発明は、例
えばＩＣカードに組み込むのに適した超薄型の半導体装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置にお
いては、集積回路が形成された半導体チップの該集積回
路に接続された配線層が、該半導体チップの上面に形成
された絶縁膜の上に延在しその入出力端子が該半導体チ
ップの側面に存在する構成を採用した。
【０００８】また、本発明の半導体装置の製造方法で
は、集積回路が形成された半導体チップ上に絶縁膜を形
成する工程と、該絶縁膜の所要部分に開口を形成する工
程と、該絶縁膜の開口を通して一端が該集積回路に接続
され他端が該絶縁膜上に延在して該半導体チップの側面
に達する配線層を形成する工程と、該半導体チップの側
面に存在する該配線層の入出力端子に配線手段を接続す
る工程を採用した。
【０００９】
【作用】上記のように、半導体集積回路チップの側面に
入出力端子を形成することにより、集積回路と外部リー
ドの間を接続する配線手段が半導体集積回路チップの厚
さ方向に突出することがなくなり、従来技術におけるこ
の配線の突出分だけ半導体装置を薄くすることができ
る。
【００１０】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例の半導体集積回路チ
ップの説明図である。この図において、１はｐ- Ｓｉ基
板、２はｎ+ コレクタ埋め込み層、３はｎ- コレクタ領
域、４はｎ+ コレクタコンタクト領域、５はｐ+ アイソ
レーション領域、６はｐベース領域、７はｎ+ エミッタ
領域、８は第１の絶縁膜、９はエミッタ配線層、１０は
ベース配線層、１１はコレクタ配線層、１２は第２の絶
縁膜、１３はボンディングワイヤである。
【００１１】本実施例の半導体集積回路チップは、例え
ば下記のような工程によって製造される。 １．ｐ- Ｓｉ基板１に、ｎ型不純物を選択的にイオン注
入して複数のｎ+ コレクタ埋め込み層２を形成する。 ２．各々のｎ+ コレクタ埋め込み層２の上にｎ- コレク
タ領域３となるエピタキシャル層を形成する。 ３．複数の素子を形成する領域の周囲にｐ型不純物を選
択的に注入してｐ+ アイソレーション領域５を形成す
る。 ４．ｎ+ コレクタ埋め込み層２に達する深さまで小面積
の領域にｎ型不純物を注入してｎ+ コレクタコンタクト
領域４を形成する。 ５．ｎ- コレクタ領域３の上にｐベース領域６を形成す
る。 ６．ｐベース領域６の上にｎ+ エミッタ領域７を形成す
る。 ７．上面にＳｉＯ2 等の第１の絶縁膜８を形成する。 ８．第１の絶縁膜８のｎ+ エミッタ領域７、ｐベース領
域６、ｎ+ コレクタコンタクト４の上に相当する位置に
開口を形成し、その上面全体ににＡｌ、Ａｕ等の層を形
成しパターニングして、エミッタ配線層９、ベース配線
層１０、コレクタ配線層１１を形成する。 ９．配線層１１と第１の絶縁膜８の上に、カバー層とし
てＰＳＧ、ＳｉＯ2等の第２の絶縁膜１２を形成する。 １０．以上の工程によって形成された集積回路を各チッ
プに分割する。 １１．分割された半導体集積回路チップの側面を研磨
し、エミッタ配線層９の入出力端子部を平滑にする。 図示されていないが、ベース配線層１０、コレクタ配線
層１１、ｐ−Ｓｉ基板等の配線層についても同様であ
る。 １２．平滑に研磨した側面に露出している入出力端子と
パッケージの外部リードの間を例えばボンディングワイ
ヤ１３によって接続する。
【００１２】従来技術においては、第１の絶縁膜の開口
中に形成された入出力端子から配線手段を上方に取り出
すため、カバー膜を選択的に除去して開口を形成する工
程が必要であるが、本実施例においては、入出力端子を
半導体集積回路チップの側面から取り出すためこの工程
が不要である。
【００１３】図２は、実施例の半導体集積回路装置の説
明図である。この図における符号は、１４が外部リー
ド、１５が外部リード支持体、１６が合成樹脂モールド
である他は図１において同符号を付して説明したものと
同様である。
【００１４】この半導体集積回路装置においては、外部
リード１４を備えた外部リード支持体１５の上に図１に
示した半導体集積回路チップを載置し、この半導体集積
回路チップの側面に露出した入出力端子と外部リード１
４の間をボンディングワイヤ１３によって接続し、全体
を合成樹脂モールド１６によって保護している。
【００１５】このように構成すると、ボンディングワイ
ヤ１３が集積回路チップ上に突出しないから、その分だ
け半導体集積回路装置の高さを低減することができる。
図５に示されたような従来技術による半導体集積回路装
置においては、例えば、半導体集積回路チップの厚さが
０．５ｍｍ、ボンディングワイヤの突出部の高さが１．
５ｍｍ、ボンディングワイヤの突出部の最高点と合成樹
脂モールドの表面の間が１ｍｍ、外部リード支持体の厚
さが１ｍｍであるとすると、外部リードを除く半導体集
積回路装置の高さが４ｍｍであったが、本実施例による
と、集積回路チップの厚さが従来技術によるものと同じ
く０．５ｍｍであり、集積回路チップの上面と合成樹脂
モールドの表面の間が１ｍｍ、外部リード支持体の厚さ
が１ｍｍであるとすると、外部リードを除く半導体集積
回路装置の高さは２．５ｍｍとなり、その高さが著しく
低減される。
【００１６】なお、半導体集積回路チップの側面に露出
する配線層の厚さが薄くて、ボンディングワイヤを低抵
抗で安定に接続することが困難な場合は、この部分を主
面に対して傾斜する面で研磨し、面積が広い配線層の傾
斜面上にボンディングワイヤを接続することができる。
また、本実施例においては、入出力端子と外部リード１
４の間を接続する配線手段としてボンディングワイヤが
使用されているが、その他、従来から使用されている導
体層等を用いることもできる。
【００１７】（第２実施例）図３は、第２実施例の半導
体集積回路装置の説明図である。この図において、１は
ｐ- Ｓｉ基板、１５が外部リード支持体、１６は合成樹
脂モールド、１７はバンプ、１８は外部リードである。
【００１８】本実施例においては、半導体集積回路チッ
プの側面に露出する配線層に入出力端子としてバンプ１
７を用い、外部リード支持体１５によって支持される外
部リードの内端をこのバンプ１７に接続し、合成樹脂モ
ールド１６によって保護するように構成されている。本
実施例によると、ボンディング工程が必要でないため工
程の節減になり、接続部の機械的強度が高くなる利点を
有する。
【００１９】
【発明の効果】以上説明したように、本発明によると、
半導体集積回路チップとパッケージの外部リードの間を
接続する配線手段が半導体集積回路チップの厚さ方向に
突出することがなくなり、この分だけ半導体集積回路装
置を薄くすることができ、これを実装したＩＣカード等
の薄型化、あるいは、機器の高集積化に貢献するところ
が大きい。
【図面の簡単な説明】
【図１】第１実施例の半導体集積回路チップの説明図で
ある。
【図２】第１実施例の半導体集積回路装置の説明図であ
る。
【図３】第２実施例の半導体集積回路装置の説明図であ
る。
【図４】従来の半導体集積回路チップの説明図である。
【図５】従来の半導体集積回路装置の説明図である。
【符号の説明】
１ ｐ- Ｓｉ基板 ２ ｎ+ コレクタ埋め込み層 ３ ｎ- コレクタ領域 ４ ｎ+ コレクタコンタクト領域 ５ ｐ+ アイソレーション領域 ６ ｐベース領域 ７ ｎ+ エミッタ領域 ８ 第１の絶縁膜 ９ エミッタ配線層 １０ ベース配線層 １１ コレクタ配線層 １２ 第２の絶縁膜 １３ ボンディングワイヤ １４ 外部リード １５ 外部リード支持体 １６ 合成樹脂モールド

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 集積回路が形成された半導体チップの該
    集積回路に接続された配線層が、該半導体チップの上面
    に形成された絶縁膜の上に延在しその入出力端子が該半
    導体チップの側面に存在することを特徴とする半導体装
    置。
  2. 【請求項２】 集積回路が形成された半導体チップの該
    集積回路に接続された配線層の入出力端子が、該半導体
    チップの側面に形成されたバンプであることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 集積回路が形成された半導体チップの該
    集積回路に接続された配線層の該半導体チップの側面に
    存在する部分が、該半導体チップの主面に対して傾斜し
    ていることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 集積回路が形成された半導体チップ上に
    絶縁膜を形成する工程と、該絶縁膜の所要部分に開口を
    形成する工程と、該絶縁膜の開口を通して一端が該集積
    回路に接続され他端が該絶縁膜上に延在して該半導体チ
    ップの側面に達する配線層を形成する工程と、該半導体
    チップの側面に存在する該配線層の入出力端子に配線手
    段を接続する工程を含むことを特徴とする半導体装置の
    製造方法。
JP14870991A 1991-06-20 1991-06-20 半導体装置およびその製造方法 Withdrawn JPH05114625A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14870991A JPH05114625A (ja) 1991-06-20 1991-06-20 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14870991A JPH05114625A (ja) 1991-06-20 1991-06-20 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH05114625A true JPH05114625A (ja) 1993-05-07

Family

ID=15458847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14870991A Withdrawn JPH05114625A (ja) 1991-06-20 1991-06-20 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH05114625A (ja)

Similar Documents

Publication Publication Date Title
US6518655B2 (en) Multi-chip package-type semiconductor device
US6882056B2 (en) Multi-chip package type semiconductor device
US6204562B1 (en) Wafer-level chip scale package
US7115441B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US7419855B1 (en) Apparatus and method for miniature semiconductor packages
US7446307B2 (en) Sensor semiconductor device and fabrication method of the sensor semiconductor device
US6686223B2 (en) Method for fabricating multi-chip package semiconductor device
JP2002118199A (ja) 半導体装置
US5753537A (en) Method of manufacturing a semiconductor device for surface mounting
US8680686B2 (en) Method and system for thin multi chip stack package with film on wire and copper wire
US6852570B2 (en) Method of manufacturing a stacked semiconductor device
JPH05114625A (ja) 半導体装置およびその製造方法
JP2004140169A (ja) パッケージ型半導体装置
JPH03142869A (ja) 複合型半導体装置
US11715644B2 (en) Method for packaging integrated circuit chip
JPH05326618A (ja) 半導体装置
KR20040013736A (ko) 반도체 패키지 제조방법
KR100305677B1 (ko) 바이폴라 트랜지스터가 내장된 반도체 칩
JP2754969B2 (ja) バンプ形成領域を有する半導体装置
KR200148753Y1 (ko) 반도체 패키지
JPH0645514A (ja) 混成集積回路
JPS6177354A (ja) 半導体装置
JPH0513624A (ja) 半導体装置
JPH03252142A (ja) 半導体装置
KR19990004377A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19980903