KR100305677B1 - 바이폴라 트랜지스터가 내장된 반도체 칩 - Google Patents
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Abstract
본 발명은 크랙 발생과 실리콘 기판의 표면 손상을 최소화할 수 있도록 한 바이폴라 트랜지스터가 내장된 반도체 칩에 관한 것이다.
본 발명에서 제안된 반도체 칩은, 실리콘 기판 내부에 서로 소정 간격 이격되도록 연속 교번하여 래터럴 방향으로 형성된 콜렉터 및 에미터 영역과, 상기 에미터 영역의 표면이 소정 부분 노출되도록 상기 기판 상에 형성되며, 버퍼 산화막과 질화막 및 UDO가 순차 적층된 구조를 갖는 절연막과, 상기 에미터 영역의 표면 노출부를 포함한 상기 절연막 상의 소정 부분에 걸쳐 형성된 제 1 패드와, 상기 제 1 패드의 표면이 소정 부분 노출되도록 상기 결과물 상에 형성된 보호막 및 상기 제 1 패드의 표면 노출부를 포함한 상기 보호막 상의 소정 부분에 걸쳐 형성된 제 2 패드로 구성된다.
본 발명을 사용하면, 패드가 단층 구조가 아닌 이층 적층막 구조를 가지게 되므로 볼 본딩시 패드에 미케니컬 스트레스가 가해지더라도 하지막에 전달되는 스트레스와 기판 표면에 전달되는 스트레스를 종래보다 완화시킬 수 있게 되고, 그 결과 하지막의 크랙 발생과 실리콘 기판의 표면 손상을 막을 수 있게 된다.
Description
본 발명은 바이폴라 트랜지스터가 내장된 반도체 칩(IC)에 관한 것으로, 보다 상세하게는 칩 최상단층에 형성되는 패드와 그 하지막 구조의 최적화를 통해 크랙(crack) 발생을 최소화하며, 실리콘 기판 표면의 손상을 막을 수 있도록 한 바이폴라 트랜지스터가 내장된 반도체 칩에 관한 것이다.
바이폴라 트랜지스터가 내장된 반도체 칩 제조시에는 통상, 칩 사이즈를 줄일 목적으로 칩의 최상단층에 패드를 형성하고 있다. 상기 패드를 형성하는 방법은크게 세가지로 구분되는데, 그 하나는 베이스 저항 위쪽에 패드가 놓이도록 형성하는 것이고, 다른 하나는 멀티 에미터를 갖는 NPN 트랜지스터의 폴리-에미터 위에 패드가 놓이도록 형성하는 것이며, 또 다른 하나는 래터럴 PNP 트랜지스터의 병렬 에미터 위에 패드가 놓이도록 형성하는 것이다.
도 1에는 이중, 본 발명과 직접적으로 관련된 래터럴 PNP 트랜지스터의 병렬 에미터(68) 위에 패드(72)가 형성된 경우의 반도체 칩 구조를 보인 단면도가 제시되어 있다. 도 1의 단면도에 의하면 종래의 반도체 칩은 다음과 같은 구조를 가지도록 소자가 구성되어 있음을 알 수 있다.
즉, 실리콘 기판(60) 내부에는 콜렉터 영역(64)과 에미터 영역(68)이 연속 교번하여 서로 소정 간격 이격된 상태로 래터럴 방향으로 형성되어 있고, 상기 기판(60) 상에는 상기 에미터 영역(68)의 표면이 소정 부분 노출되도록 버퍼 산화막(62)과 질화막(66) 및 UDO(70)가 순차 적층된 구조의 절연막이 형성되어 있으며, 상기 에미터 영역(68)의 표면 노출부를 포함한 상기 절연막 상의 소정 부분에 걸쳐서는 금속막 재질의 패드(72)가 형성되어 있고, 상기 결과물 상에는 패드 창(W)으로 사용되어질 부분의 패드(72) 표면이 노출되도록 보호막(74)이 형성되어 있어, 패드(72)가 에미터 영역(68)과 직접 접촉되도록 배치된 구조를 가지게 된다.
이와 같이 래터럴 PNP 트랜지스터의 병렬 에미터(68) 위에 패드(72)가 놓이도록 칩 설계를 이룰 경우, 소자 구동시 패드(72)에 가해지는 전압이 다른 경우(예컨대, 멀티 에미터를 갖는 NPN 트랜지스터의 폴리-에미터 위에 패드가 놓이도록 설계한 경우)에 비해 훨씬 작으므로 기생 모스 성분으로 인한 불량 발생을 고려하지않아도 된다는 잇점이 있다.
그러나 이 경우는 패드(72) 밑에 놓여진 하지막 즉, 절연막과 UDO(42)의 두께가 얇을 경우, 패키징을 위한 볼 본딩시 금속막 재질의 패드(72)에 가해지는 미케니컬 스트레스로 인해 하지막인 절연막에 크랙이 발생될 뿐 아니라 이로 인해 실리콘 기판(60) 표면이 손상되어져 누설전류가 야기되는 등의 문제가 발생된다.
이에 본 발명의 목적은 래터럴 PNP 트랜지스터의 병렬 에미터 위에 금속막 재질의 패드 형성시, 상기 패드를 이층 적층막 구조로 가져가 주므로써, 볼 본딩시 크랙이 발생되는 것과 실리콘 기판 표면이 손상되는 것을 최소화할 수 있도록 하여 소자 단품의 품질 향상을 기할 수 있도록 한 바이폴라 트랜지스터가 내장된 반도체 칩을 제공함에 있다.
도 1은 종래의 바이폴라 트랜지스터가 내장된 반도체 칩 구조를 보인 단면도,
도 2는 본 발명에 의한 바이폴라 트랜지스터가 내장된 반도체 칩 구조를 보인 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 실리콘 기판 내부에 서로 소정 간격 이격되도록 연속 교번하여 래터럴 방향으로 형성된 콜렉터 및 에미터 영역과, 상기 에미터 영역의 표면이 소정 부분 노출되도록 상기 기판 상에 형성되며, 버퍼 산화막과 질화막 및 UDO가 순차 적층된 구조를 갖는 절연막과, 상기 에미터 영역의 표면 노출부를 포함한 상기 절연막 상의 소정 부분에 걸쳐 형성된 제 1 패드와, 상기 제 1 패드의 표면이 소정 부분 노출되도록 상기 결과물 상에 형성된 보호막 및상기 제 1 패드의 표면 노출부를 포함한 상기 보호막 상의 소정 부분에 걸쳐 형성된 제 2 패드로 이루어진 바이폴라 트랜지스터가 내장된 반도체 칩이 제공된다.
상기 구조를 가지도록 반도체 칩을 설계할 경우, 패드가 단층 구조가 아닌 이층 적층막 구조를 지녀, 기존보다 패드의 두께를 두껍게 가져간 효과를 얻을 수 있게 되므로, 볼 본딩시 패드에 미케니컬 스트레스가 가해지더라도 하지막에 전달되는 스트레스와 기판 표면에 전달되는 스트레스를 종래보다 완화시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 래터럴 PNP 트랜지스터의 병렬 에미터 위에 패드가 형성되어 있는 본 발명에서 제안된 바이폴라 트랜지스터가 내장된 반도체 칩 구조를 보인 단면도이다. 도 2에 의하면, 본 발명에서 제시된 반도체 칩은 다음과 같은 구조를 가지도록 소자가 구성되어 있음을 알 수 있다.
즉, 실리콘 기판(160) 내부에는 콜렉터 영역(164)과 에미터 영역(168)이 연속 교번하여 서로 소정 간격 이격된 상태로 래터럴 방향으로 형성되어 있고, 상기 기판(160) 상에는 상기 에미터 영역(168)의 표면이 소정 부분 노출되도록 버퍼 산화막(162)과 질화막(166) 및 UDO(170)가 순차 적층된 구조의 절연막이 형성되어 있으며, 상기 에미터 영역(168)의 표면 노출부를 포함한 상기 절연막 상의 소정 부분에 걸쳐서는 금속막 재질의 제 1 패드(172)가 형성되어 있고, 상기 결과물 상에는 패드 창(W)으로 사용되어질 부분의 제 1 패드(172) 표면이 노출되도록 보호막(174)이 형성되어 있으며, 상기 제 1 패드(172)의 표면 노출부를 포함한 보호막(174) 상의 소정 부분에 걸쳐서는 금속막 재질의 제 2 패드(176)가 형성되어 있어, 이층 적층막 구조의 패드(172),(176)가 에미터 영역(168)과 직접 접촉되도록 배치된 구조를 가지게 된다.
따라서, 상기 구조의 반도체 칩은 다음의 제 3 단계 공정을 거쳐 제조된다. 여기서는 이해를 돕기 위하여 바이폴라 트랜지스터의 전체적인 공정 진행은 고려하지 않고 도 2에 제시된 단면도에 근거한 제조 공정에 대해서만 살펴본다.
제 1 단계로서, 실리콘 기판(160) 상에 버퍼 산화막(134)을 형성하고, 콜렉터 영역이 형성될 부분과 에미터 영역이 형성될 부분의 기판(160) 내로만 선택적으로 불순물(P형 불순물)을 이온주입한 다음, 확산 공정을 실시하여 기판(160) 내에 콜렉터 영역(164)과 에미터 영역(168)을 동시에 형성한다. 이어, 상기 결과물 상에 질화막(168)을 형성하고, 에미터 영역으로 사용되어질 부분의 기판(160) 표면이 소정 부분 노출되도록 질화막(166)과 버퍼 산화막(162)을 선택식각한다.
제 2 단계로서, 기판(160)의 표면 노출부를 포함한 상기 질화막(166) 상에 UDO(170)를 형성하고, 에미터 영역(168)의 표면이 소정 부분 노출되도록 UDO(170)를 선택식각한다.
제 3 단계로서, 상기 결과물 전면에 Al 합금이나 Cu 합금 재질의 제 1 금속막을 형성하고, UDO(170)의 표면이 소정 부분 노출되도록 이를 선택식각하여 금속막 재질의 제 1 패드(172)를 형성한 다음, 그 위에 보호막(174)을 형성하고, 패드 창(W)으로 사용되어질 부분의 제 1 패드(172) 표면이 노출되도록 이를 선택식각한다. 이어, 상기 제 1 패드(172)의 표면 노출부를 포함한 보호막(174) 상에 Al 합금이나 Cu 합금 재질의 제 2 금속막을 형성하고, 보호막(174) 표면이 소정 부분 노출되도록 이를 선택식각하여 금속막 재질의 제 2 패드(176)를 형성한 다음, 제 1 패드(172)와 제 2 패드(176) 간의 접촉 저항을 줄이기 위하여 신터링 공정을 실시해 주므로써, 본 공정 진행을 완료한다.
이와 같이 반도체 칩을 제조할 경우, 패드(172),(176)가 단층 구조가 아닌 이층 적층막 구조를 가지므로, 패드 자체의 두께가 기존보다 두꺼워진 효과를 얻을 수 있게 된다. 따라서, 패키징을 위한 볼 본딩시 패드(172),(176)에 미케니컬 스트레스가 가해지더라도 하지막에 가해지는 스트레스와 기판(160) 표면에 가해지는 스트레스를 종래보다 완화시킬 수 있게 되고, 이로 인해 크랙이 발생되는 것과 실리콘 기판(160)의 표면이 손상되는 것을 최소화할 수 있게 되므로, 크랙 발생으로 인해 야기되는 소자의 파괴나 누설전류 발생으로 인해 야기되는 소자의 특성 저하를 막을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 래터럴 PNP 트랜지스터의 병렬 에미터 위에 금속막 재질의 패드 형성시, 상기 패드를 이층 적층막 구조로 가져가 주므로써 패드 두께가 기존보다 두꺼워진 효과를 얻을 수 있게 되므로, 패키징을 위한 볼 본딩시 패드에 가해지는 미케니컬 스트레스를 종래대비 완화시킬 수 있게 될 뿐 아니라 하지막의 크랙 발생과 실리콘 기판의 표면 손상 또한 막을 수 있게 된다.
Claims (1)
- 실리콘 기판 내부에 서로 소정 간격 이격되도록 연속 교번하여 래터럴 방향으로 형성된 콜렉터 및 에미터 영역;상기 에미터 영역의 표면이 소정 부분 노출되도록 상기 기판 상에 형성되며, 버퍼 산화막과 질화막 및 UDO가 순차 적층된 구조를 갖는 절연막;상기 에미터 영역의 표면 노출부를 포함한 상기 절연막 상의 소정 부분에 걸쳐 형성된 제 1 패드;상기 제 1 패드의 표면이 소정 부분 노출되도록 상기 결과물 상에 형성된 보호막; 및상기 제 1 패드의 표면 노출부를 포함한 상기 보호막 상의 소정 부분에 걸쳐 형성된 제 2 패드로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터가 내장된 반도체 칩.
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