JPH05107318A - 複数の機能ブロツクを有する集積回路装置 - Google Patents
複数の機能ブロツクを有する集積回路装置Info
- Publication number
- JPH05107318A JPH05107318A JP3267449A JP26744991A JPH05107318A JP H05107318 A JPH05107318 A JP H05107318A JP 3267449 A JP3267449 A JP 3267449A JP 26744991 A JP26744991 A JP 26744991A JP H05107318 A JPH05107318 A JP H05107318A
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- JP
- Japan
- Prior art keywords
- bus
- terminal
- signal
- cpu
- bar
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】特定の機能ブロックのテストを行うときその機
能ブロックのテストのためのパターンを追加のパターン
なしにそのまま使用することができる集積回路装置を提
供する。 【構成】ＣＰＵに、バス解放端子（バーＢＵＳＲＥＬ）
と、ＣＰＵ内で発生するバス解放信号（バーＢＵＳＡＫ
＊）と上記バス解放端子入力信号を論理和するオア回路
ＯＲを設けた。
能ブロックのテストのためのパターンを追加のパターン
なしにそのまま使用することができる集積回路装置を提
供する。 【構成】ＣＰＵに、バス解放端子（バーＢＵＳＲＥＬ）
と、ＣＰＵ内で発生するバス解放信号（バーＢＵＳＡＫ
＊）と上記バス解放端子入力信号を論理和するオア回路
ＯＲを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、同一システムバスに複
数の機能ブロックが接続される集積回路装置、たとえば
１つの機能ブロックが集積回路メーカ開発のＣＰＵであ
り、他の１つの機能ブロックがその集積回路装置のユー
ザが開発するユーザ開発回路ブロックである場合の各機
能ブロックの分離分割テストを容易にする集積回路装置
に関する。
数の機能ブロックが接続される集積回路装置、たとえば
１つの機能ブロックが集積回路メーカ開発のＣＰＵであ
り、他の１つの機能ブロックがその集積回路装置のユー
ザが開発するユーザ開発回路ブロックである場合の各機
能ブロックの分離分割テストを容易にする集積回路装置
に関する。
【０００２】
【従来の技術】近年、電子機器の軽量小型化への要求と
集積回路技術の向上により、従来別々の集積回路部品か
ら構成されていたシステムを同一のシリコン基板上に集
積（以下１チップ化と呼ぶ）し、システム全体の部品点
数とコストを低減し、信頼性を向上できるシステムオン
チップが注目を集めている。
集積回路技術の向上により、従来別々の集積回路部品か
ら構成されていたシステムを同一のシリコン基板上に集
積（以下１チップ化と呼ぶ）し、システム全体の部品点
数とコストを低減し、信頼性を向上できるシステムオン
チップが注目を集めている。
【０００３】システムオンチップは、通常、ユーザが用
途に応じて独自設計した回路ブロックとＣＰＵやその周
辺デバイスのような既存の汎用高機能ブロックから構成
される。システムオンチップに内蔵されるユーザ設計回
路ブロックは、ユーザが持つ回路資産の保護とその有効
活用、および汎用高機能ブロックを保有する集積回路メ
ーカとユーザ間の１チップ化に対する責任分担の明確化
のために、互いに閉じた環境内で開発される。
途に応じて独自設計した回路ブロックとＣＰＵやその周
辺デバイスのような既存の汎用高機能ブロックから構成
される。システムオンチップに内蔵されるユーザ設計回
路ブロックは、ユーザが持つ回路資産の保護とその有効
活用、および汎用高機能ブロックを保有する集積回路メ
ーカとユーザ間の１チップ化に対する責任分担の明確化
のために、互いに閉じた環境内で開発される。
【０００４】すなわち、ユーザは自身の設計した回路の
みの機能をシミュレーションによって保証し、メーカは
ユーザ設計回路をブラックボックスとして１チップ化す
る。
みの機能をシミュレーションによって保証し、メーカは
ユーザ設計回路をブラックボックスとして１チップ化す
る。
【０００５】そして、メーカはユーザ開発のテスト（シ
ミュレーション）パターンを用いてテストすることによ
り、ユーザ回路の動作を保証する。
ミュレーション）パターンを用いてテストすることによ
り、ユーザ回路の動作を保証する。
【０００６】このように、システムオンチップをテスト
するには、ユーザ設計回路を分離分割する機能が不可欠
である。しかし、システムオンチップにはＣＰＵやＤＭ
ＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃ
ｏｎｔｒｏｌｅｒ）のようにチップ内部のシステムバス
を支配する機能ブロックが内蔵されているために、チッ
プ内の特定機能ブロックのみをテストするには、別に設
けられた分離分割回路を動作させる以外にも、これらバ
ス制御機能を備える機能ブロックに対してバスの解放を
要求しなくてはならない。
するには、ユーザ設計回路を分離分割する機能が不可欠
である。しかし、システムオンチップにはＣＰＵやＤＭ
ＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃ
ｏｎｔｒｏｌｅｒ）のようにチップ内部のシステムバス
を支配する機能ブロックが内蔵されているために、チッ
プ内の特定機能ブロックのみをテストするには、別に設
けられた分離分割回路を動作させる以外にも、これらバ
ス制御機能を備える機能ブロックに対してバスの解放を
要求しなくてはならない。
【０００７】従来ではこのバスの解放を要求するために
ＣＰＵなどに対してバス要求信号（バーＢＵＳＲＱ）を
用いていた。
ＣＰＵなどに対してバス要求信号（バーＢＵＳＲＱ）を
用いていた。
【０００８】
【発明が解決しようとする課題】しかし、バーＢＵＳＲ
Ｑは通常、ＣＰＵが実行中の命令の特定サイクルでサン
プリングされ、また命令が正常に実行されるにはＣＰＵ
のリセットが必要である。図１はこの状態を示してい
る。すなわち、バス要求信号（バーＢＵＳＲＱ）が発生
すると、ＣＰＵはその信号をサンプリングし、それが受
付られるとアクノリッジ信号（バーＢＵＳＡＫ）を出力
し、この信号によってＣＰＵの端子を解放状態にする
（すなわち、該端子に接続されるバッファをオフす
る）。
Ｑは通常、ＣＰＵが実行中の命令の特定サイクルでサン
プリングされ、また命令が正常に実行されるにはＣＰＵ
のリセットが必要である。図１はこの状態を示してい
る。すなわち、バス要求信号（バーＢＵＳＲＱ）が発生
すると、ＣＰＵはその信号をサンプリングし、それが受
付られるとアクノリッジ信号（バーＢＵＳＡＫ）を出力
し、この信号によってＣＰＵの端子を解放状態にする
（すなわち、該端子に接続されるバッファをオフす
る）。
【０００９】このように、実際にバスが解放されるまで
には、ＣＰＵリセット期間とバーＢＵＳＲＱのサンプリ
ング期間およびバーＢＵＳＲＱが受付けられてからバー
ＢＵＳＡＫが出力されるまでの期間を要していた。すな
わち、１チップ化ののち、内蔵の特定機能ブロックを分
離分割しテストするには、それ単独で機能を確認するパ
ターン（ユーザ開発パターン）にバス解放のためのパタ
ーンを追加しなくてはならず、この追加により本来とは
異なる動作を引き起こす可能性があった。
には、ＣＰＵリセット期間とバーＢＵＳＲＱのサンプリ
ング期間およびバーＢＵＳＲＱが受付けられてからバー
ＢＵＳＡＫが出力されるまでの期間を要していた。すな
わち、１チップ化ののち、内蔵の特定機能ブロックを分
離分割しテストするには、それ単独で機能を確認するパ
ターン（ユーザ開発パターン）にバス解放のためのパタ
ーンを追加しなくてはならず、この追加により本来とは
異なる動作を引き起こす可能性があった。
【００１０】本発明の目的は、特定のパターンを追加す
ることなくテスト対象となる機能ブロックを容易に分離
分割してテストを行うことのできる、複数の機能ブロッ
クを有する集積回路装置を提供することにある。
ることなくテスト対象となる機能ブロックを容易に分離
分割してテストを行うことのできる、複数の機能ブロッ
クを有する集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、同一システム
バスに複数の機能ブロックが接続され、少なくとも１つ
の機能ブロックがバス制御機能を有する集積回路装置に
おいて、前記バス制御機能を有する機能ブロックに、バ
ス解放端子と該ブロック内で内部発生するバス解放信号
と前記バス解放端子への入力信号とを論理和するゲート
回路と、を設けたことを特徴とする。
バスに複数の機能ブロックが接続され、少なくとも１つ
の機能ブロックがバス制御機能を有する集積回路装置に
おいて、前記バス制御機能を有する機能ブロックに、バ
ス解放端子と該ブロック内で内部発生するバス解放信号
と前記バス解放端子への入力信号とを論理和するゲート
回路と、を設けたことを特徴とする。
【００１２】
【作用】同一システムバスには、複数の機能ブロック、
すなわち、ユーザが開発した機能ブロックと、ＣＰＵや
ＤＭＡＣなどバス制御機能を有する機能ブロックが接続
される。このバス制御機能を有するＣＰＵなどの機能ブ
ロックに対して、バス解放端子と、内部発生するバス解
放信号と前記バス解放端子への入力信号とを論理和する
ゲート回路とが設けられているために、上記ユーザ開発
の機能ブロックをテストするときには、バス解放端子に
信号を与えるだけでよい。すなわち、このバス解放端子
に信号が与えられると、ゲート回路によって直ちにバス
解放信号が発生し、この信号によってＣＰＵのアドレス
バス端子，データバス端子などが解放状態となる。
すなわち、ユーザが開発した機能ブロックと、ＣＰＵや
ＤＭＡＣなどバス制御機能を有する機能ブロックが接続
される。このバス制御機能を有するＣＰＵなどの機能ブ
ロックに対して、バス解放端子と、内部発生するバス解
放信号と前記バス解放端子への入力信号とを論理和する
ゲート回路とが設けられているために、上記ユーザ開発
の機能ブロックをテストするときには、バス解放端子に
信号を与えるだけでよい。すなわち、このバス解放端子
に信号が与えられると、ゲート回路によって直ちにバス
解放信号が発生し、この信号によってＣＰＵのアドレス
バス端子，データバス端子などが解放状態となる。
【００１３】
【実施例】図２は、本発明の実施例の一部回路図、すな
わちＣＰＵバス解放回路を示している。構成において、
従来のチップと相違する点は、図２に示すように、バス
制御機能を有するＣＰＵの端子に、バス解放端子バーＢ
ＵＳＲＥＬを設け、さらにこの端子への入力信号とＣＰ
Ｕ内部で発生するバス解放信号（バーＢＵＳＡＫ＊）を
論理和するオア回路ＯＲを設けた点である。この回路構
成により、バス解放端子（バーＢＵＳＲＥＬ）が非アク
ティブのとき、オア回路ＯＲの出力（バーＢＵＳＡＫ＊
＊）は、バーＢＵＳＫ＊と同じ信号となり、ＣＰＵの内
部動作と同期してバスの解放制御を行う。すなわち、通
常の動作を行う。一方、バス解放端子（バーＢＵＳＲＥ
Ｌ）がアクティブになると、ＣＰＵの内部動作とは関係
なくその時点で、上記信号（バーＢＵＳＡＫ＊＊）がア
クティブとなり、バスが解放される。なお、Ｂは各端子
に接続されるバッファを示し、上記信号（バーＢＵＳＡ
Ｋ＊＊）がアクティブになると出力端子および入出力端
子に接続されるバッファＢがオフ状態となってそれぞれ
の端子が解放状態となる。このように、ＣＰＵの端子と
してバス解放端子（バーＢＵＳＲＥＬ）を設け、ＣＰＵ
内部にオア回路ＯＲを設けるだけで、上記バス解放端子
をアクティブにしたとき直ちにバス解放状態を設定する
ことができる。このバス解放端子（バーＢＵＳＲＥＬ）
はチップのテストのためのテスト端子の１つである。
わちＣＰＵバス解放回路を示している。構成において、
従来のチップと相違する点は、図２に示すように、バス
制御機能を有するＣＰＵの端子に、バス解放端子バーＢ
ＵＳＲＥＬを設け、さらにこの端子への入力信号とＣＰ
Ｕ内部で発生するバス解放信号（バーＢＵＳＡＫ＊）を
論理和するオア回路ＯＲを設けた点である。この回路構
成により、バス解放端子（バーＢＵＳＲＥＬ）が非アク
ティブのとき、オア回路ＯＲの出力（バーＢＵＳＡＫ＊
＊）は、バーＢＵＳＫ＊と同じ信号となり、ＣＰＵの内
部動作と同期してバスの解放制御を行う。すなわち、通
常の動作を行う。一方、バス解放端子（バーＢＵＳＲＥ
Ｌ）がアクティブになると、ＣＰＵの内部動作とは関係
なくその時点で、上記信号（バーＢＵＳＡＫ＊＊）がア
クティブとなり、バスが解放される。なお、Ｂは各端子
に接続されるバッファを示し、上記信号（バーＢＵＳＡ
Ｋ＊＊）がアクティブになると出力端子および入出力端
子に接続されるバッファＢがオフ状態となってそれぞれ
の端子が解放状態となる。このように、ＣＰＵの端子と
してバス解放端子（バーＢＵＳＲＥＬ）を設け、ＣＰＵ
内部にオア回路ＯＲを設けるだけで、上記バス解放端子
をアクティブにしたとき直ちにバス解放状態を設定する
ことができる。このバス解放端子（バーＢＵＳＲＥＬ）
はチップのテストのためのテスト端子の１つである。
【００１４】図３，図４は上記のバス解放端子（バーＢ
ＵＳＲＥＬ）をＴＥＳＴ２端子の反転信号端子とし、さ
らに別にＴＥＳＴ１端子を設けたチップ例を示し、図３
は、そのチップの一部回路図を示し、図４は各テスト端
子によるモード設定状態を示している。
ＵＳＲＥＬ）をＴＥＳＴ２端子の反転信号端子とし、さ
らに別にＴＥＳＴ１端子を設けたチップ例を示し、図３
は、そのチップの一部回路図を示し、図４は各テスト端
子によるモード設定状態を示している。
【００１５】すなわち、上記の例では、ＣＰＵテストモ
ードに設定するときにはＴＥＳＴ１をアクティブにする
だけでよく、ユーザ設計回路テストモードに設定するに
は、ＴＥＳＴ２端子をアクティブにするだけでよい。な
お、実装モードではＴＥＳＴ１，２端子は共に非アクテ
ィブとなり、評価モードでは両端子は共にアクティブと
なる。
ードに設定するときにはＴＥＳＴ１をアクティブにする
だけでよく、ユーザ設計回路テストモードに設定するに
は、ＴＥＳＴ２端子をアクティブにするだけでよい。な
お、実装モードではＴＥＳＴ１，２端子は共に非アクテ
ィブとなり、評価モードでは両端子は共にアクティブと
なる。
【００１６】このように、テスト端子をユーザ設計回路
テストモードに設定すると同時に（上記例では評価モー
ドも同様に）ＣＰＵのバスが解放される。
テストモードに設定すると同時に（上記例では評価モー
ドも同様に）ＣＰＵのバスが解放される。
【００１７】上記の実施例ではバス制御機能を有する機
能ブロックとしてＣＰＵを例示したが、ＤＭＡＣに対し
ても本発明を適用することができる。
能ブロックとしてＣＰＵを例示したが、ＤＭＡＣに対し
ても本発明を適用することができる。
【００１８】
【発明の効果】バス制御機能を有する機能ブロックに対
して簡単な回路を付加し、且つ集積回路装置に１つの端
子（バス解放端子）を追加するだけで、上記バス制御機
能を使用しなくてもバス解放を直ちに行える。しかも、
ユーザ開発ブロックなどの機能ブロックをテストすると
き、その機能ブロックのために開発されたテストパター
ンを１チップ化後にも変更を加えることなくそのまま利
用できるという利点がある。
して簡単な回路を付加し、且つ集積回路装置に１つの端
子（バス解放端子）を追加するだけで、上記バス制御機
能を使用しなくてもバス解放を直ちに行える。しかも、
ユーザ開発ブロックなどの機能ブロックをテストすると
き、その機能ブロックのために開発されたテストパター
ンを１チップ化後にも変更を加えることなくそのまま利
用できるという利点がある。
【図１】バス制御機能を使用してバスが解放されるまで
のＣＰＵの動作を示す図
のＣＰＵの動作を示す図
【図２】本発明の実施例の一部の回路図
【図３】バス解放端子を設けたシステムオンチップ例の
一部の回路図
一部の回路図
【図４】図３におけるＴＥＳＴ端子によるモード設定例
を示す図
を示す図
バーＢＵＳＲＥＬ−バス解放端子 ＯＲ−オア回路
フロントページの続き (72)発明者 増井 捷宏 大阪府大阪市阿倍野区長池町22番22号 シ ヤープ株式会社内
Claims (1)
- 【請求項１】同一システムバスに複数の機能ブロックが
接続され、少なくとも１つの機能ブロックがバス制御機
能を有する集積回路装置において、 前記バス制御機能を有する機能ブロックに、バス解放端
子と該ブロック内で内部発生するバス解放信号と前記バ
ス解放端子への入力信号とを論理和するゲート回路と、
を設けたことを特徴とする、複数の機能ブロックを有す
る集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267449A JPH05107318A (ja) | 1991-10-16 | 1991-10-16 | 複数の機能ブロツクを有する集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267449A JPH05107318A (ja) | 1991-10-16 | 1991-10-16 | 複数の機能ブロツクを有する集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05107318A true JPH05107318A (ja) | 1993-04-27 |
Family
ID=17445003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267449A Pending JPH05107318A (ja) | 1991-10-16 | 1991-10-16 | 複数の機能ブロツクを有する集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05107318A (ja) |
-
1991
- 1991-10-16 JP JP3267449A patent/JPH05107318A/ja active Pending
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