JPH05102856A - デイジタルアナログ変換器 - Google Patents
デイジタルアナログ変換器Info
- Publication number
- JPH05102856A JPH05102856A JP10634691A JP10634691A JPH05102856A JP H05102856 A JPH05102856 A JP H05102856A JP 10634691 A JP10634691 A JP 10634691A JP 10634691 A JP10634691 A JP 10634691A JP H05102856 A JPH05102856 A JP H05102856A
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- current source
- current
- transistors
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 重み付け定電流源用トランジスタのコレクタ
電流密度の差によるオフセットの発生を抑え温度ドリフ
トを抑止した高精度の電流出力形のディジタルアナログ
変換器を得る。 【構成】 重み付け定電流源１を上位ビットのグループ
（Ｑ1 〜Ｑ4 ）と下位ビットのグループ（Ｑ5 〜Ｑ8 ）
の二つのグループに分け、グループの隣接する重み付け
定電流源（Ｑ4 とＱ5 ）の出力電流比が所定値（２：
１）になるように設定されたグループごとのトランジス
タのベースバイア電圧を供給する基準電流源回路２a を
設ける。
電流密度の差によるオフセットの発生を抑え温度ドリフ
トを抑止した高精度の電流出力形のディジタルアナログ
変換器を得る。 【構成】 重み付け定電流源１を上位ビットのグループ
（Ｑ1 〜Ｑ4 ）と下位ビットのグループ（Ｑ5 〜Ｑ8 ）
の二つのグループに分け、グループの隣接する重み付け
定電流源（Ｑ4 とＱ5 ）の出力電流比が所定値（２：
１）になるように設定されたグループごとのトランジス
タのベースバイア電圧を供給する基準電流源回路２a を
設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルアナログ変
換器に利用され、特に、電流出力形のディジタルアナロ
グ変換器におけるオフセット補正に関する。
換器に利用され、特に、電流出力形のディジタルアナロ
グ変換器におけるオフセット補正に関する。
【０００２】
【従来の技術】図３は従来の電流出力形のディジタルア
ナログ変換器の一例の要部を示す構成図で、入力が８ビ
ットの場合である。
ナログ変換器の一例の要部を示す構成図で、入力が８ビ
ットの場合である。
【０００３】８ビットのディジタルデータ入力に応じて
スイッチングを行う８個のカレントスイッチＳ1 〜Ｓ8
と、このカレントスイッチＳ1 〜Ｓ8 によりその出力が
スイッチングされる８個のＮＰＮバイポーラ形のトラン
ジスタＱ1 〜Ｑ8 を含む重み付け定電流源１と、演算増
幅器Ａ2 およびＮＰＮバイポーラ形のトランジスタＱ
REF を含む基準電流源回路２と、ディジタルデータ入力
に応じてカレントスイッチＳ1 〜Ｓ8 を制御するスイッ
チ制御回路３と、演算増幅器Ａ1 を含む出力回路４とを
備えている。
スイッチングを行う８個のカレントスイッチＳ1 〜Ｓ8
と、このカレントスイッチＳ1 〜Ｓ8 によりその出力が
スイッチングされる８個のＮＰＮバイポーラ形のトラン
ジスタＱ1 〜Ｑ8 を含む重み付け定電流源１と、演算増
幅器Ａ2 およびＮＰＮバイポーラ形のトランジスタＱ
REF を含む基準電流源回路２と、ディジタルデータ入力
に応じてカレントスイッチＳ1 〜Ｓ8 を制御するスイッ
チ制御回路３と、演算増幅器Ａ1 を含む出力回路４とを
備えている。
【０００４】なお、ここで、トランジスタＱ1 は８エミ
ッタ、Ｑ2 は４エミッタ、Ｑ3 は２エミッタ、およびＱ
4 は１エミッタ形で、各エミッタ当りのコレクタ電流は
等しくなるように設定されており、結果としてトランジ
スタＱ1 、Ｑ2 、Ｑ3 およびＱ4 のコレクタ電流（定電
流源の出力電流）はそれぞれＩ0 、Ｉ0 ／２、Ｉ0 ／４
およびＩ0 ／８に設定される。一方、トランジスタ
Ｑ5 、Ｑ6 、Ｑ7 およびＱ8 は１エミッタ形で、そのコ
レクタ電流は抵抗によりそれぞれＩ0 ／16、Ｉ0 ／32、
Ｉ0 ／64およびＩ0 ／128 に設定される。すなわち、隣
り合うトランジスタのコレクタ電流比は２：１になるよ
うに設定されている。
ッタ、Ｑ2 は４エミッタ、Ｑ3 は２エミッタ、およびＱ
4 は１エミッタ形で、各エミッタ当りのコレクタ電流は
等しくなるように設定されており、結果としてトランジ
スタＱ1 、Ｑ2 、Ｑ3 およびＱ4 のコレクタ電流（定電
流源の出力電流）はそれぞれＩ0 、Ｉ0 ／２、Ｉ0 ／４
およびＩ0 ／８に設定される。一方、トランジスタ
Ｑ5 、Ｑ6 、Ｑ7 およびＱ8 は１エミッタ形で、そのコ
レクタ電流は抵抗によりそれぞれＩ0 ／16、Ｉ0 ／32、
Ｉ0 ／64およびＩ0 ／128 に設定される。すなわち、隣
り合うトランジスタのコレクタ電流比は２：１になるよ
うに設定されている。
【０００５】
【発明が解決しようとする課題】前述した従来の電流出
力形のディジタルアナログ変換器においては、重み付け
定電流源１を構成する上位ビット用のトランジスタＱ1
〜Ｑ4 は一つのエミッタ当りのコレクタ電流がすべて等
しく（図３においてはＩ0 ／８）なるように設定されて
いるので、各単位トランジスタのコレクタ電流密度は等
しく、従って、隣接する重み付け定電流源の出力電流比
は２：１になり、オフセットを生じない。
力形のディジタルアナログ変換器においては、重み付け
定電流源１を構成する上位ビット用のトランジスタＱ1
〜Ｑ4 は一つのエミッタ当りのコレクタ電流がすべて等
しく（図３においてはＩ0 ／８）なるように設定されて
いるので、各単位トランジスタのコレクタ電流密度は等
しく、従って、隣接する重み付け定電流源の出力電流比
は２：１になり、オフセットを生じない。
【０００６】一方トランジスタＱ5 〜Ｑ8 はコレクタ電
流密度がそれぞれ異なっており、エミッタ接地電流増幅
率βのコレクタ電流依存性によって、隣接する重み付け
定電流源の出力電流比は２：１からずれて、オフセット
を発生する。そして、このオフセットによって出力電流
に温度ドリフトを生じる課題があった。
流密度がそれぞれ異なっており、エミッタ接地電流増幅
率βのコレクタ電流依存性によって、隣接する重み付け
定電流源の出力電流比は２：１からずれて、オフセット
を発生する。そして、このオフセットによって出力電流
に温度ドリフトを生じる課題があった。
【０００７】本発明の目的は、前記の課題を解消するこ
とにより、オフセットの発生を抑え、温度ドリフトを抑
止した高精度の電流出力形のディジタルアナログ変換器
を提供することにある。
とにより、オフセットの発生を抑え、温度ドリフトを抑
止した高精度の電流出力形のディジタルアナログ変換器
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、複数ビットの
ディジタルデータ入力に応じてスイッチングを行う複数
のカレントスイッチと、前記カレントスイッチによりそ
の出力がスイッチングされる複数のトランジスタで構成
され、電流値に重み付けがなされた複数の電流を生成す
る重み付け定電流源とを備えたディジタルアナログ変換
器において、前記重み付け定電流源を複数のグループに
分け、この分けられたグループ間の隣り合う重み付け定
電流源の出力電流の比が所定の値を保持するように設定
された各グループごとのバイアス電圧を発生し、各グル
ープに対して供給する基準電流源回路を備えたことを特
徴とする。
ディジタルデータ入力に応じてスイッチングを行う複数
のカレントスイッチと、前記カレントスイッチによりそ
の出力がスイッチングされる複数のトランジスタで構成
され、電流値に重み付けがなされた複数の電流を生成す
る重み付け定電流源とを備えたディジタルアナログ変換
器において、前記重み付け定電流源を複数のグループに
分け、この分けられたグループ間の隣り合う重み付け定
電流源の出力電流の比が所定の値を保持するように設定
された各グループごとのバイアス電圧を発生し、各グル
ープに対して供給する基準電流源回路を備えたことを特
徴とする。
【０００９】
【作用】基準電流源回路は、例えば、重み付け定電流源
を上位ビットのグループと下位ビットのグループとに分
け、グループの相隣る重み付け定電流源の出力電流が所
定の値（２：１）を保持するように、グループごとのベ
ースバイアス電圧を定電流源用トランジスタの電流密度
の差を加味して設定し、各グループに供給する。
を上位ビットのグループと下位ビットのグループとに分
け、グループの相隣る重み付け定電流源の出力電流が所
定の値（２：１）を保持するように、グループごとのベ
ースバイアス電圧を定電流源用トランジスタの電流密度
の差を加味して設定し、各グループに供給する。
【００１０】従って、定電流源用トランジスタ電流密度
の差によるオフセットの発生は抑えられ、温度ドリフト
を抑止することが可能となる。
の差によるオフセットの発生は抑えられ、温度ドリフト
を抑止することが可能となる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例の要部を示す構成
で、図３に示した従来例に対して本発明を適用した場合
を示す。なお、簡単化のため図１では図３のスイッチ制
御回路３および出力回路４は省いている。
で、図３に示した従来例に対して本発明を適用した場合
を示す。なお、簡単化のため図１では図３のスイッチ制
御回路３および出力回路４は省いている。
【００１３】本実施例は、８ビットのディジタルデータ
入力に応じてスイッチングを行う８個のカレントスイッ
チＳ1 〜Ｓ8 と、このカレントスイッチＳ1 〜Ｓ8 によ
りその出力がスイッチングされる８個のＮＰＮバイポー
ラ形のトランジスタＱ1 〜Ｑ8 を含む重み付け定電流源
１とを備えたディジタルアナログ変換器において、本発
明の特徴とするところの、重み付け定電流源１を上位ビ
ット用のトランジスタＱ1 〜Ｑ4 のグループと下位ビッ
ト用のトランジスタＱ5 〜Ｑ8 のグループの二つのグル
ープに分け、この分けられたグループ間の隣り合うトラ
ンジスタＱ4 およびＱ5 のコレクタ電流比が所定の２：
１の値を保持するように設定された各グループごとの基
準ベースバイアス電圧を発生し、各グループに対して供
給する基準電流源回路２a を備えている。
入力に応じてスイッチングを行う８個のカレントスイッ
チＳ1 〜Ｓ8 と、このカレントスイッチＳ1 〜Ｓ8 によ
りその出力がスイッチングされる８個のＮＰＮバイポー
ラ形のトランジスタＱ1 〜Ｑ8 を含む重み付け定電流源
１とを備えたディジタルアナログ変換器において、本発
明の特徴とするところの、重み付け定電流源１を上位ビ
ット用のトランジスタＱ1 〜Ｑ4 のグループと下位ビッ
ト用のトランジスタＱ5 〜Ｑ8 のグループの二つのグル
ープに分け、この分けられたグループ間の隣り合うトラ
ンジスタＱ4 およびＱ5 のコレクタ電流比が所定の２：
１の値を保持するように設定された各グループごとの基
準ベースバイアス電圧を発生し、各グループに対して供
給する基準電流源回路２a を備えている。
【００１４】そして、基準電流源回路２a は、正相入力
端子に基準電圧ＶREF が入力抵抗ＲINを介して入力され
逆相入力端子が接地電位ＧＮＤに接続された演算増幅器
Ａ2 と、コレクタが演算増幅器Ａ2 の正相入力端子にエ
ミッタが負電源ＶＥＥにそれぞれ接続されたＮＰＮバイ
ポーラ形のトランジスタＱREF と、コレクタが接地電位
ＧＮＤにベースが演算増幅器Ａ2 の出力にエミッタがト
ランジスタＱREF ならびにＱ1 〜Ｑ4 のベースと抵抗Ｒ
9 を介して負電源ＶＥＥとにそれぞれ接続されたＮＰＮ
バイポーラ形のトランジスタＱ19と、コレクタが接地電
位ＧＮＤにベースが抵抗Ｒを介してトランジスタＱ19の
ベースにエミッタがトランジスタＱ5〜Ｑ8 のベースと
抵抗Ｒ10を介して負電源ＶＥＥにそれぞれ接続されたＮ
ＰＮバイポーラ形のトランジスタＱ20とを含んでいる。
端子に基準電圧ＶREF が入力抵抗ＲINを介して入力され
逆相入力端子が接地電位ＧＮＤに接続された演算増幅器
Ａ2 と、コレクタが演算増幅器Ａ2 の正相入力端子にエ
ミッタが負電源ＶＥＥにそれぞれ接続されたＮＰＮバイ
ポーラ形のトランジスタＱREF と、コレクタが接地電位
ＧＮＤにベースが演算増幅器Ａ2 の出力にエミッタがト
ランジスタＱREF ならびにＱ1 〜Ｑ4 のベースと抵抗Ｒ
9 を介して負電源ＶＥＥとにそれぞれ接続されたＮＰＮ
バイポーラ形のトランジスタＱ19と、コレクタが接地電
位ＧＮＤにベースが抵抗Ｒを介してトランジスタＱ19の
ベースにエミッタがトランジスタＱ5〜Ｑ8 のベースと
抵抗Ｒ10を介して負電源ＶＥＥにそれぞれ接続されたＮ
ＰＮバイポーラ形のトランジスタＱ20とを含んでいる。
【００１５】次に、図２を参照して本実施例の動作につ
いて説明する。ここで図２は図１のビット４（カレント
スイッチＳ4 、トランジスタＱ4）およびビット５（カ
レントスイッチＳ5 、トランジスタＱ5 ）と、それに関
係する基準電流源回路２a の部分とを示す回路図であ
る。
いて説明する。ここで図２は図１のビット４（カレント
スイッチＳ4 、トランジスタＱ4）およびビット５（カ
レントスイッチＳ5 、トランジスタＱ5 ）と、それに関
係する基準電流源回路２a の部分とを示す回路図であ
る。
【００１６】図２において、トランジスタＱ11およびＱ
12はカレントスイッチＳ4 を構成し、トランジスタＱ14
およびＱ15はカレントスイッチＳ5 を構成する。また、
トランジスタＱ13と抵抗Ｒ1 およびＲ2 とはトランジス
タＱ4 を含む重み付け定電流源を構成し、トランジスタ
Ｑ16と抵抗Ｒ3 およびＲ4 とはトランジスタＱ5 を含む
重み付け定電流源を構成する。
12はカレントスイッチＳ4 を構成し、トランジスタＱ14
およびＱ15はカレントスイッチＳ5 を構成する。また、
トランジスタＱ13と抵抗Ｒ1 およびＲ2 とはトランジス
タＱ4 を含む重み付け定電流源を構成し、トランジスタ
Ｑ16と抵抗Ｒ3 およびＲ4 とはトランジスタＱ5 を含む
重み付け定電流源を構成する。
【００１７】さらに、トランジスタＱ17およびＱ18と抵
抗Ｒ5 〜Ｒ8 は、トランジスタＱ13およびＱ16のベース
エミッタ間電圧ＶBEの差によるオフセットの発生を補正
するためのＶBE補正回路を構成する。なお、このＶBE補
正回路については、本発明者のうちの１人によって既に
提案されている（特願平２−２２４９１３号平成２年８
月27日出願参照) 。
抗Ｒ5 〜Ｒ8 は、トランジスタＱ13およびＱ16のベース
エミッタ間電圧ＶBEの差によるオフセットの発生を補正
するためのＶBE補正回路を構成する。なお、このＶBE補
正回路については、本発明者のうちの１人によって既に
提案されている（特願平２−２２４９１３号平成２年８
月27日出願参照) 。
【００１８】本実施例においては、演算増幅器Ａ2 の出
力をトランジスタＱ19およびＱ20による二つのエミッタ
ホロワに分け、それぞれのエミッタホロワの出力を上位
ビット１〜４のバイアスならびに下位ビット５〜８のバ
イアスとしたものである。そして、トランジスタＱ19と
Ｑ20のベース間に接続した抵抗Ｒによって、ビット４
（トランジスタＱ13）とビット５（トランジスタＱ16）
の出力電流比を２：１に補正するようにしたものであ
る。
力をトランジスタＱ19およびＱ20による二つのエミッタ
ホロワに分け、それぞれのエミッタホロワの出力を上位
ビット１〜４のバイアスならびに下位ビット５〜８のバ
イアスとしたものである。そして、トランジスタＱ19と
Ｑ20のベース間に接続した抵抗Ｒによって、ビット４
（トランジスタＱ13）とビット５（トランジスタＱ16）
の出力電流比を２：１に補正するようにしたものであ
る。
【００１９】図２において、ビット４とビット５の出力
電流ＩC1とＩC4の比を求める。
電流ＩC1とＩC4の比を求める。
【００２０】抵抗Ｒ2 およびＲ4 の両端の電圧をＶ1お
よびＶ2 とすると、 Ｖ1 ＝Ｒ2 （ＩC1＋２ＩB1） (1) Ｖ2 ＝Ｒ4 （ＩC4＋２ＩB4) (2)
よびＶ2 とすると、 Ｖ1 ＝Ｒ2 （ＩC1＋２ＩB1） (1) Ｖ2 ＝Ｒ4 （ＩC4＋２ＩB4) (2)
【００２１】また、演算増幅器Ａ2 の出力電圧Ｖは、 Ｖ＝Ｖ1 ＋ＶBE13＋ＩB1Ｒ1 −ＩB1Ｒ6 −ＶBE17＋ＶBE19 (3) Ｖ＝Ｖ2 ＋ＶBE16＋ＩB4Ｒ3 −ＩB4Ｒ8 −ＶBE18＋ＶBE20＋ｉB Ｒ(4)
【００２２】また、 ＶBE19≒ＶBE20 (5) ＩB4≒ｉB (6)
【００２３】ただし、ＩB1はトランジスタＱ11、Ｑ13お
よびＱ17のベース電流、ＩB4はトランジスタＱ14、Ｑ16
およびＱ18のベース電流、ＶBE13、ＶBE16、ＶBE17、Ｖ
BE18、ＶBE19およびＶBE20はそれぞれトランジスタ
Ｑ13、Ｑ16、Ｑ17、Ｑ18、Ｑ19およびＱ20のベースエミ
ッタ間順方向電圧、ならびにｉB はトランジスタＱ19お
よびＱ20のベース電流である。
よびＱ17のベース電流、ＩB4はトランジスタＱ14、Ｑ16
およびＱ18のベース電流、ＶBE13、ＶBE16、ＶBE17、Ｖ
BE18、ＶBE19およびＶBE20はそれぞれトランジスタ
Ｑ13、Ｑ16、Ｑ17、Ｑ18、Ｑ19およびＱ20のベースエミ
ッタ間順方向電圧、ならびにｉB はトランジスタＱ19お
よびＱ20のベース電流である。
【００２４】式(1) 〜式(6) より、 ＩC1／ＩC4＝（１＋２ＩB1／ＩC1）-1｛２＋ＩB4／ＩC4・（４＋Ｒ／Ｒ2 ）｝ ＝（１＋２／β1 ）-1｛２＋１／β4 ・（４＋Ｒ／Ｒ2 ）｝ ≒２＋〔４（１／β4 −４／β1 ）＋Ｒ／Ｒ2 （１／β4 −２／β 1 β4 ）−８／β1 β4 〕 (7)
【００２５】ただし、β1 およびβ4 はそれぞれトラン
ジスタＱ13およびＱ16のエミッタ接地電流増幅率であ
る。
ジスタＱ13およびＱ16のエミッタ接地電流増幅率であ
る。
【００２６】式(7) において、〔 〕で囲んだ第二項は
オフセット部分であり、式(7) から明らかなように抵抗
Ｒの値を調整することによって零にすることができる。
すなわち、抵抗Ｒの値を適切に定めることにより、ビッ
ト４とビット５の出力電流比を２：１に補正することが
できる。
オフセット部分であり、式(7) から明らかなように抵抗
Ｒの値を調整することによって零にすることができる。
すなわち、抵抗Ｒの値を適切に定めることにより、ビッ
ト４とビット５の出力電流比を２：１に補正することが
できる。
【００２７】いま、β1 ＝82、β4 ＝91、Ｒ2 ＝10ＫΩ
とし、オフセット部分が零になる抵抗Ｒの値を求めると
Ｒ＝5.6 ＫΩとなる。さらにトランジスタのパラメータ
のばらつきを考慮したシミュレーションを行って最終的
には図２に示すように５ＫΩとした。この場合、ＩC1≒
800 μＡ、ＩC4≒ 400μＡとなった。
とし、オフセット部分が零になる抵抗Ｒの値を求めると
Ｒ＝5.6 ＫΩとなる。さらにトランジスタのパラメータ
のばらつきを考慮したシミュレーションを行って最終的
には図２に示すように５ＫΩとした。この場合、ＩC1≒
800 μＡ、ＩC4≒ 400μＡとなった。
【００２８】式(7) において、抵抗Ｒによる補正を行わ
ない場合にはＩC1／ＩC4≒1.85であるが、Ｒ＝５ＫΩと
するとＩC1／ＩC4≒1.999 ≒２に改善された。さらに、
シミュレーションの結果によれば、このオフセットの改
善によって、ビット５の出力電流の温度ドリフトも−16
ppm/℃から−８ppm/℃に改善されることが分かった。
ない場合にはＩC1／ＩC4≒1.85であるが、Ｒ＝５ＫΩと
するとＩC1／ＩC4≒1.999 ≒２に改善された。さらに、
シミュレーションの結果によれば、このオフセットの改
善によって、ビット５の出力電流の温度ドリフトも−16
ppm/℃から−８ppm/℃に改善されることが分かった。
【００２９】なお、以上説明した実施例においては、重
み付け定電流源を上位ビットのグループと、下位ビット
のグループの二つに分けた場合について説明したけれど
も、要求される精度に応じて、三つ以上のグループに分
けて、同様に処理することができる。
み付け定電流源を上位ビットのグループと、下位ビット
のグループの二つに分けた場合について説明したけれど
も、要求される精度に応じて、三つ以上のグループに分
けて、同様に処理することができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
例えば、重み付け定電流源を上位ビットと下位ビットの
二つのグループに分け、別々に所定のバイアス電圧を供
給することにより、定電流源用トランジスタのコレクタ
電流密度の差に基づくオフセットの発生を抑え、温度ド
リフトを抑止した高精度の電流出力形のディジタルアナ
ログ変換器を得ることができ、その効果は大である。
例えば、重み付け定電流源を上位ビットと下位ビットの
二つのグループに分け、別々に所定のバイアス電圧を供
給することにより、定電流源用トランジスタのコレクタ
電流密度の差に基づくオフセットの発生を抑え、温度ド
リフトを抑止した高精度の電流出力形のディジタルアナ
ログ変換器を得ることができ、その効果は大である。
【図１】 本発明の一実施例の要部を示す構成図。
【図２】 図１の部分詳細回路図。
【図３】 従来例の要部を示す構成図。
１ 重み付け定電流源 ２、２a 基準電流源回路 ３ スイッチ制御回路 ４ 出力回路 Ａ1 、Ａ2 演算増幅器 ＧＮＤ 接地電位 Ｉ0 基準電流 Ｑ1 〜Ｑ8 、Ｑ11〜Ｑ20、ＱREF トランジスタ Ｒ、Ｒ1 〜Ｒ10 抵抗 ＲIN 入力抵抗 Ｓ1 〜Ｓ8 カレントスイッチ ＶＣＣ 正電源 ＶＥＥ 負電源 ＶREF 基準電圧
Claims (1)
- 【請求項１】 複数ビットのディジタルデータ入力に応
じてスイッチングを行う複数のカレントスイッチと、 前記カレントスイッチによりその出力がスイッチングさ
れる複数のトランジスタで構成され、電流値に重み付け
がなされた複数の電流を生成する重み付け定電流源とを
備えたディジタルアナログ変換器において、 前記重み付け定電流源を複数のグループに分け、この分
けられたグループ間の隣り合う重み付け定電流源の出力
電流の比が所定の値を保持するように設定された各グル
ープごとのバイアス電圧を発生し、各グループに対して
供給する基準電流源回路を備えたことを特徴とするディ
ジタルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10634691A JPH05102856A (ja) | 1991-03-28 | 1991-03-28 | デイジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10634691A JPH05102856A (ja) | 1991-03-28 | 1991-03-28 | デイジタルアナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102856A true JPH05102856A (ja) | 1993-04-23 |
Family
ID=14431251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10634691A Pending JPH05102856A (ja) | 1991-03-28 | 1991-03-28 | デイジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015154097A (ja) * | 2014-02-10 | 2015-08-24 | 株式会社ソシオネクスト | デジタルアナログ変換回路、デジタルアナログ変換回路の補正方法 |
-
1991
- 1991-03-28 JP JP10634691A patent/JPH05102856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015154097A (ja) * | 2014-02-10 | 2015-08-24 | 株式会社ソシオネクスト | デジタルアナログ変換回路、デジタルアナログ変換回路の補正方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6238894B2 (ja) | ||
| US4141004A (en) | Solid state digital to analog converter | |
| JP2556710B2 (ja) | 可変電流源 | |
| US5512816A (en) | Low-voltage cascaded current mirror circuit with improved power supply rejection and method therefor | |
| GB2118336A (en) | Digitally controlled precision current source with open loop compensation circuit | |
| US4349811A (en) | Digital-to-analog converter with improved compensation arrangement for offset voltage variations | |
| EP0252321A2 (en) | Digital-to-analog converter with gain compensation | |
| JPH0123966B2 (ja) | ||
| US4309693A (en) | Solid state digital to analog converter | |
| US6288660B1 (en) | BiCMOS circuit for controlling a bipolar current source | |
| US3943431A (en) | Current-splitting network | |
| JPH05102856A (ja) | デイジタルアナログ変換器 | |
| US6384673B1 (en) | Current mirror arrangement | |
| JP3322600B2 (ja) | 電流調整回路 | |
| JP2004080238A (ja) | Ｄ／ａコンバータ及び自動補正方法 | |
| US5361068A (en) | Low-current digital-to-analog converter | |
| US5905454A (en) | Digital-to-analog converter with complementary outputs | |
| JP2985185B2 (ja) | Ｄａ変換回路 | |
| JP2004260397A (ja) | デジタルアナログ変換器 | |
| JP3219653B2 (ja) | 信号保持回路 | |
| JPH0682309B2 (ja) | 基準電圧発生回路 | |
| JPS5826855B2 (ja) | デイジタル・アナログ変換器の変換精度修正方法 | |
| JP2687160B2 (ja) | スイッチ回路 | |
| JP2000031827A (ja) | 電流出力回路 | |
| JPH09130165A (ja) | 電流ゲイン切り換え回路 |