JPH0496189A - 単一命令型並列計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算部（ＣＰＵ）　とメモリ部とにて構成され
る演算装置を複数並列し、且つ演算部のみを複数まとめ
て一つのＬＳＩチップとして形成した単一命令型並列計
算機に関する。

〔従来の技術〕

単一命令型の並列計算機は、複数の演算装置に同一の命
令を同時に実行させる計算機であり、船釣にメモリには
大容量が必要である。このため、メモリをＬＳＩチップ
外部に備えた構成が採られる。

そして、ＣＰＵである演算部は複数個がまとめて一つの
ＬＳＩチップ上に形成される。第４図はそのような従来
の単一命令型並列計算機の構成例を示すブロック図であ
る。

第４図において、参照符号１は一つの演算装置を示して
おり、演算部１１とメモリ部１２とで構成されている。

この計算機は並列型計算機であるので、演算部Ｗ１が多
数並列して配置されているが、各演算装置ｌの構成要素
である演算部１１は複数個がまとめて一つのＬＳＩチフ
プ２上に形成されている。

そしてこのようなＬＳＩチップ２が更に複数個接続され
ている。

なお、各メモリ部１２がＬＳＩチップ２上に形成されず
に外付けされている理由は、単一命令型並列計算機では
メモリ容量を大量に用意する必要があるため、メモリ部
１２は専用のメモリ回路を使用した方が種々の点で有利
であるからである。

また、単一命令型並列計算機では全ての演算装置１に共
通のメモリアドレス及び命令を供給するための中央制御
回路３が備えられている。この中央制御回路３から各演
算装置１の演算部１１へ命令が与えられ、またメモリ部
１２ヘアドレスが与えられることにより、各演算部１１
はそれぞれのメモリ部１２からデータを読込んで演算を
実行し、その結果をそれぞれのメモリ部１２ヘデータと
してを書込む。

ところで、単一命令型並列計算機が負っている制約の内
、全ての演算装置においてメモリアドレスが共通である
という制約を除去する目的で各演算装置１に個別にアド
レスの生成回路を設ける構成が考えられる。

第５図はそのような構成の一例を示すブロック図である
。即ち、各演算装置１にはＬＳＩチップ２上に演算部１
１に付属してアドレス生成及びアドレス切換え回路１３
が新たに設けられている。このアドレス生成及びアドレ
ス切換え回路１３は、中央制御回路３から与えられるメ
モリアドレスに基づいてたとえばレジスタ間接アドレッ
シング等によりメモリ部１２をアクセスする。

ところで、単一命令型並列計算機では、メモリのデータ
幅は１演算装置当たり１ビット程度とすることにより、
多数の演算部１１を一つのＬＳＩチップ２に構成した場
合のＬＳＩチップ２の外部ピン数の増加を抑制している
。しかし、メモリアクセスのためのアドレス幅はメモリ
部１２の容量に合わせた幅が必要である。具体的には、
通常は１０ビツト乃至２０ビツト、あるいはそれ以上の
アドレス幅が必要である。このような事情から、多数の
演算部１１をＬＳＩチップ２に形成することは、ＩｓＩ
チップ２のビン数の面から制限される。

他にたとえば、第６図に示す如（、メモリアドレスを直
列信号に変換するためのＰ／Ｓ　（並列／直列）変換回
路１４によりメモリアドレスを並列信号から直列信号に
変換してＬＳＩチップ２の外部へ出力し、Ｓ／Ｐ　（直
列／並列）変換回路１５により元の並列信号に復元して
メモリ１２に入力するという手法も考えられる。しかし
この手法では、メモリアドレスの直列信号への変換及び
その並列信号への復元に要する時間及びそのための回路
が余分に必要になり、コストが上昇する等の問題が生じ
る。

〔発明が解決しようとする課題〕

以上のように、単一命令型並列計算機において、演算装
置を演算部とメモリ部とに分割し、演算部のみを複数個
まとめて一つのチップ（ＬＳＩ）に形成した構成におい
ては、メモリ部を演算部内のレジスタにより示されるア
ドレスにて参照するレジスタ間接アドレッシングを行う
場合、各演算装置それぞれが個別にアドレスを出力する
必要が生じる。

この場合、アドレスはメモリ部のメモリ容量に見合った
ピント幅が必要になる。しかし　演算部を複数個まとめ
て一つのチップに形成する場合には、上述のような必要
なだけのアドレス幅を確保することはチップのビン数の
制限という面から不可能である。

具体的には、通常は多くのＬＳＩ化された華−命令型並
列計算機ではアドレスの幅は１０ビ、ト乃至２０ビット
程度であり、１チツプ当たり１６乃至１２８個の演算部
が形成されているため、メモリアドレスのためのピン数
は最低でも１６０本が必要になり、実装不可能である。

本発明はこのような事情に鑑みてされたものであり、チ
ップのピン数の制約を受けることなく、アドレス及びデ
ータのピント幅を充分にとることが可能な単一命令型並
列計算機の提供を目的とする。

〔課題を解決するための手段〕

本発明の単一命令型並列計算機は、従来はメモリと一つ
のチップ上に形成されている複数の演算部それぞれとが
それぞれに固定して割り当てられているピンにより直接
接続されていたのを、各演算部をアドレス切換え回路及
びデータ切換え回路を介してメモリと接続し、中央制御
回路が司る選択制御により一つの演算部が選択的にメモ
リに接続されるように構成している。

〔作用〕

本発明の単一命令型並列計算機では、複数個の演算部を
一つのチップに実装した場合にも、各演算装置それぞれ
においてアドレスを生成することが可能になり、且つ各
演算部が生成したアドレス及び各演算部とメモリとの間
で授受されるデータがアドレス切換え回路及びデータ切
換え回路を介して時分割によりチップとチップ外のメモ
リとの間で入出力されるので、チップに備えられている
全てのビンを使用して充分なデータ幅にてメモリアクセ
スが行われる。

〔実施例〕

以下、本発明をその実施例を示す図面を参照して詳述す
る。

第１図は本発明に係る単一命令型並列計算機の一構成例
を示すブロック図であり、前述の従来例を示す各図面と
同一または対応する部分には同一の参照符号を付与しで
ある。

第り図において、参照符号２はＬＳＩチップであり、複
数の演算部１１と、各演算部１１に付属するアドレス生
成回路１３と、一つずつのアドレス切換え回路２１及び
データ切換え回路２２が形成されている。

参照符号１２はメモリであり、一つのＬＳＩチップ２に
ついて一つが外付けの状態で備えられている。

参照符号３は中央制御回路であり、本発明の単一命令型
並列計算機では全ての演算部１１に共通のメモリアドレ
ス及び命令を供給するために備えられている。この中央
制御回路３から各演算部１１へ命令が与えられ、また後
述するアドレス線ＡＬヘアドレスが与えられる。

アドレス生成回路１３は各演算部１１に付設されており
、具体的にはランチ回路にて構成されている。

各アドレス生成回路１３は、各演算部１１がそれぞれ異
なるアドレスにてメモ１月２を参照することを可能とす
る目的で設けられている。即ち、各演算部１１は通常は
中央制御回路３から出力される全演算部１１に共通のア
ドレスによりメモリ１２を参照するが、各アドレス生成
回路１３は必要に応して各演算部１１による演算結果を
メモリアドレスとしてメモリ１２をアクセスすることを
可能としている。

ＬＳＩチップ２のアドレス切換え回路２Ｉ及びデータ切
換え回路２２をＬＳＩチンブ２外のメモ１月２と接続す
るアドレスビン及びデータビンは時分割使用により各演
算部１１に切換えつつ一つの演算部１１により選択的に
使用される。以下、具体的に説明する。

アドレス切換え回路２１は具体的にはセレクタにて構成
され、各ＬＳＩチップ２に−っずっ備えられており、そ
れぞれのＬＳＩチップ２中の各演算部１１とはアドレス
＆’ｉＡＬにて接続されている。なお、ＬＳＩチップ２
中のアドレス線ＡＬには中央制御回路３からのアドレス
信号線も接続されている。

アドレス切換え回路２１はＬＳＩチップ２と外部とを接
続するアドレスビンにてメモリ弗と接続されており、Ｌ
ＳＩチンプ２上の複数の演算部１１の内から実際にメモ
１月２ヘアドレスを出力する一つの演算部１１を選択す
る。その選択動作は中央制御回路３から出力される選択
信号により決定される。

データ切換え回路２２はアドレス切換え回路２１と同様
に具体的にはセレクタにて構成され、各ＬＳＩチップ２
に一つずつ備えられており、それぞれのＬＳＩチップ２
中の各演算部１１とはデータ線ＯＬにて接続されている
。

データ切換え回路２２はＬＳＩチップ２と外部とを接続
するデータビンにてメモ１月２と接続されており、ＬＳ
Ｉチップ２上の複数の演算部１１の内から実際にメモ１
月２へデータを出力しまたメモ１月２からデータを入力
する一つの演算部ＩＩを選択する。その選択動作は中央
制御回路３から出力されるアドレス・データ選択信号に
より決定されるが、当然のことながらアドレス切換え回
路２１とデータ切換え回路２２とが選択する演算部１１
は同一である。

以上のような構成を採ることにより、アドレスピン及ヒ
データビン共に充分な幅を使用することが可能になる。

また、従来は前述した如く、メモリ１２のデータ幅は１
ビツトとしていることが多かったが、本発明の構成では
アドレスピン及びデータビン共に充分なビ・７ト幅をメ
モ１月２との接続のために使用することが可能になる。

従って、従来は第２図の模式図にハツチングを付して示
す如（、メモ１月２に格納されるデータ（−例として４
ビツトデータを示す）はメモリ１２の複数のアドレスに
跨って直列に格納されていたが、本発明の構成を採るこ
とにより、第３図にハツチングを付して示す如く、つの
アドレスに並列に記憶される。このため、メモ１月２の
記憶内容とアドレスとの対応が通常の機器と同様になる
ので、外部機器によるメモリ１２の直接参照、即ちダイ
レクト・メモリアクセス（ＤＭＡ）の制御が容易になる
。

なお、中央制御回路３から出力されるアドレスとＬＳＩ
チップ２内で生成されるアドレスとを切換えるアドレス
切換え回８２１は、上記実施例ではＬＳＩチ、プ上に設
けられているが、ＬＳＩチップ２外に設ける構成として
もよいことは勿論である。

また、上述の如き本発明の構成は前述した従来の構成と
併用することも可能である。

Ｃ発明の効果〕 以上に詳述した如く本発明によれば、単一命令型並列計
算機の演算部を一つのチップに複数個を実装した場合に
も、各演算装置それぞれにおいてアドレス生成すること
が可能になりまた性能の低下も無く、更に外部機器との
アドレスの整合性も向上する等、優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る単一命令型並列計算機の一構成例
を示すブロック図、第２図は従来の華−命令型並列計算
機におけるメモリ内でのデータの格納状態を示す模式図
、第３図は本発明の単一命令型並列計算機におけるメモ
リ内でのデータの格納状態を示す模式図、第４図、第５
図及び第６図は従来の単一命令型並列計算機の構成例を
示すブロック図である。 １・・・演算装置　２・・・ＬＳＩチップ　３・・・中
央制御回路　　１１・・・演算部　　１２・・・メモリ
　　１３・・・アドレス生成回路　　２１・・・アドレ
ス切換え回路　　２２・・・データ切換え回路

Claims (1)

1. 【特許請求の範囲】 １、演算部とメモリ部とにて構成される演算装置の演算
   部のみ複数をチップ上に配設し、前記メモリ部を前記チ
   ップ外に配置し、前記各演算部に共通の命令及びメモリ
   アドレスを供給すべくなした単一命令型並列計算機にお
   いて、 前記各演算部に、それぞれの演算結果をそ れぞれのメモリアドレスとして使用するためのアドレス
   生成回路を備え、 前記メモリ部を単一のメモリとして前記チ ップ外に配置し、 前記各演算部のアドレス生成回路と前記メ モリとを時分割により選択的に切換えて接続するための
   アドレス切換え回路及びデータ切換え回路とを備えたこ
   とを特徴とする単一命令型並列計算機。