JPH0494136A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0494136A JPH0494136A JP21028190A JP21028190A JPH0494136A JP H0494136 A JPH0494136 A JP H0494136A JP 21028190 A JP21028190 A JP 21028190A JP 21028190 A JP21028190 A JP 21028190A JP H0494136 A JPH0494136 A JP H0494136A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は％ＧａＡｓなとの化合物半導体を用いたショッ
トキーバリアー型の電舅効果トランジスタ（以下、ＦＥ
Ｔという）の構造およびその製造方法に関するものであ
る９ 【従来の技術） 従来技術によるＧａＡｓ半導体を用いたショットキーバ
リアー型のＦ Ｅ Ｔの断面構造を第２図に示す。Ｇａ
Ａｓ半導体からなる基板１上に所定の含まない高抵抗層
５が順次形成されている。この高抵抗層５上にオーミッ
ク接合を形成するソース電極６およびドレイン電極７が
形成され、この二つの電極の間にショットキー接合を形
成するゲートｆｆｔｆ！８が設けられている。ゲート電
極８の印加電圧によりソース電極６・ドレイン電極７間
のコンダクタンスを変化させることができる。
トキーバリアー型の電舅効果トランジスタ（以下、ＦＥ
Ｔという）の構造およびその製造方法に関するものであ
る９ 【従来の技術） 従来技術によるＧａＡｓ半導体を用いたショットキーバ
リアー型のＦ Ｅ Ｔの断面構造を第２図に示す。Ｇａ
Ａｓ半導体からなる基板１上に所定の含まない高抵抗層
５が順次形成されている。この高抵抗層５上にオーミッ
ク接合を形成するソース電極６およびドレイン電極７が
形成され、この二つの電極の間にショットキー接合を形
成するゲートｆｆｔｆ！８が設けられている。ゲート電
極８の印加電圧によりソース電極６・ドレイン電極７間
のコンダクタンスを変化させることができる。
このようなＦＥＴの活性層３における不純物分数原子層
の層状領域にのみ、ドナーまたはアクセプターとなる不
純物をドープしたものである。このような不純物分布に
より、ＦＥＴの相互コンダクタンスおよびゲート・ドレ
イン耐電圧を向上させることができる。
の層状領域にのみ、ドナーまたはアクセプターとなる不
純物をドープしたものである。このような不純物分布に
より、ＦＥＴの相互コンダクタンスおよびゲート・ドレ
イン耐電圧を向上させることができる。
Ｃ発明が解決しようとする課題１
しかしながら、このようなデルタドーピングを用いたＦ
ＥＴは、製造工程および／または使用状態において、１
〜数数子子の層状領域にのみドープした不純物が拡散し
てＦＥＴの特性が劣化するという問題がある。例えば、
デルタドーピングにより、第３図ａに示すように２０〜
４０人の幅を有するシャープなキャリア濃度の分布が得
られるが、７００℃以上の高温での熱処理により、第３
図すに示すようにブロードなキャリア濃度の分布となる
。このため、高温での長時間の使用において充分な安定
性が得られない。また、製造工程においてイオン注入後
の活性化アニールなどの高温での処理を必要とするプロ
セスの使用が制限されるなどの問題があった。
ＥＴは、製造工程および／または使用状態において、１
〜数数子子の層状領域にのみドープした不純物が拡散し
てＦＥＴの特性が劣化するという問題がある。例えば、
デルタドーピングにより、第３図ａに示すように２０〜
４０人の幅を有するシャープなキャリア濃度の分布が得
られるが、７００℃以上の高温での熱処理により、第３
図すに示すようにブロードなキャリア濃度の分布となる
。このため、高温での長時間の使用において充分な安定
性が得られない。また、製造工程においてイオン注入後
の活性化アニールなどの高温での処理を必要とするプロ
セスの使用が制限されるなどの問題があった。
本発明の目的は、高温での長時間の使用においても特性
の劣化しないデルタドーピングを用いたＦ、 Ｅ Ｔの
構造を提供するものであるわ本発明の他の目的は、製造
工程において高温での処理を行うプロセスを用いること
のできるデルタドーピングを用いたＦＥＴの製造方法を
提供するものである。
の劣化しないデルタドーピングを用いたＦ、 Ｅ Ｔの
構造を提供するものであるわ本発明の他の目的は、製造
工程において高温での処理を行うプロセスを用いること
のできるデルタドーピングを用いたＦＥＴの製造方法を
提供するものである。
（課題を解決するための手段及び作用１本発明台は、こ
のような１〜数原了層の層状閉域にのみドープした不純
物の拡散を防止するためには、活性層に隣接して拡散を
阻止する物質層を介在させればよいとの着想により、新
たなるＦＥゴの構造および製造を方法を発明した。
のような１〜数原了層の層状閉域にのみドープした不純
物の拡散を防止するためには、活性層に隣接して拡散を
阻止する物質層を介在させればよいとの着想により、新
たなるＦＥゴの構造および製造を方法を発明した。
本発明による電界効果トランジスタは、不純物シ原“２
含８第１′）化０物半導体材料からなる活性、層：該活
性層上に設けられ、的記不純物原子が前記第１の半導体
材料よりも拡散しにくい第２の化合物半導体材料からな
る拡散阻止層；該活性層とオーミック接合するソース′
ＷＸＩＬＦ＠およびドレイン電極；および、＃活性層上
の前記ソース電極とドレイン電極ｔ極の間にショットキ
ー接合を形成するゲート劃１を含むことを特徴とするも
のである。
含８第１′）化０物半導体材料からなる活性、層：該活
性層上に設けられ、的記不純物原子が前記第１の半導体
材料よりも拡散しにくい第２の化合物半導体材料からな
る拡散阻止層；該活性層とオーミック接合するソース′
ＷＸＩＬＦ＠およびドレイン電極；および、＃活性層上
の前記ソース電極とドレイン電極ｔ極の間にショットキ
ー接合を形成するゲート劃１を含むことを特徴とするも
のである。
また１本発明による電界効果トランジスタの製造方法は
、不純物原子を含み第１の化合物半導体材料からなる活
性層を形成するｍｔの工程；該活性層上に、前記不純物
原子が前記第１の半導体材料よりも拡散しにくい第２の
化合物半導体材料からなる拡散阻止層を形成する第２の
工程；該活性層とオーミック接合するソース１ｉ極およ
びドレイン電極を形成する第３の工程；および、該活性
層上のｎ；１記ソ一スｍ極とドレイン電極の間にショッ
トキー接合を形成するゲート？！極を形成する第４の工
程；を含むことを特徴とするものである。
、不純物原子を含み第１の化合物半導体材料からなる活
性層を形成するｍｔの工程；該活性層上に、前記不純物
原子が前記第１の半導体材料よりも拡散しにくい第２の
化合物半導体材料からなる拡散阻止層を形成する第２の
工程；該活性層とオーミック接合するソース１ｉ極およ
びドレイン電極を形成する第３の工程；および、該活性
層上のｎ；１記ソ一スｍ極とドレイン電極の間にショッ
トキー接合を形成するゲート？！極を形成する第４の工
程；を含むことを特徴とするものである。
望ましくは、前記第３の工程のおいて、的記拡散防止層
にオーミック接合を容易にする不純物をイオン注入した
後に前記ソース！ｔｌｉお□よびドレイ１ン電榛を形成
するものである。
にオーミック接合を容易にする不純物をイオン注入した
後に前記ソース！ｔｌｉお□よびドレイ１ン電榛を形成
するものである。
本発明によれば、不純物原子を含む活性層に隣接して他
の化合物半導体材料からなｌハ実質的に不純物を含有し
ない拡散阻止層が設けられている。
の化合物半導体材料からなｌハ実質的に不純物を含有し
ない拡散阻止層が設けられている。
そのため、不純物原子の拡散が防４トされ、不純物原子
の分布を保持した状態で高温での処理が可能となる。ま
た、高温での使用においても活性層外への不純物原子の
拡散が防止される。
の分布を保持した状態で高温での処理が可能となる。ま
た、高温での使用においても活性層外への不純物原子の
拡散が防止される。
（実施例１
以下、本発明を実施例により詳細に説明する。
本発明の実施例であるＦＥＴの断面図を第１図に示す。
半ＪｆｌＪｆ性ＧａＡｓ半導体上にバッファ層（厚さ：
０．５μｍ、キャリア濃度： ｔ ｏ”ｉ＊以下）を形
成した基板１上に下部拡散阻止層２、デルタドープされ
た活性層３、上部拡散阻止［４、および、高抵抗層５が
順次積層されている。
０．５μｍ、キャリア濃度： ｔ ｏ”ｉ＊以下）を形
成した基板１上に下部拡散阻止層２、デルタドープされ
た活性層３、上部拡散阻止［４、および、高抵抗層５が
順次積層されている。
活性層３は、厚さ２０人の高純度のＧａＡｓ半導体の中
央部の１原子層にのみ、面内濃度ｌＸｌ０“”／ｃｏｔ
のＳｉがドープされている。
央部の１原子層にのみ、面内濃度ｌＸｌ０“”／ｃｏｔ
のＳｉがドープされている。
下部拡散阻止層２は、高純度のＧａＡｓ層（厚さ＝３０
人）とＡＱ’ｏ、５Ｇａｏ、ｔＡｓ （厚さ１５０人
）を交互に２００層積した超格子層で構成されている。
人）とＡＱ’ｏ、５Ｇａｏ、ｔＡｓ （厚さ１５０人
）を交互に２００層積した超格子層で構成されている。
また、上部拡散阻止層４は、高純度のＧａＡｓ層（厚さ
＝１０人）とＡ Ｑ ｏ３Ｇ ａ ｏ、 ７Ａｓ（厚さ
１５０人）を交互に３層積層した超格子層から構成され
ている。
＝１０人）とＡ Ｑ ｏ３Ｇ ａ ｏ、 ７Ａｓ（厚さ
１５０人）を交互に３層積層した超格子層から構成され
ている。
高抵抗層５は、厚さ５００人の高純度ＧａＡｓ半導体か
ら構成されている。表面層を高抵抗層とすることで、Ｆ
ＥＴのソース・ドレイン耐電圧を高めている。
ら構成されている。表面層を高抵抗層とすることで、Ｆ
ＥＴのソース・ドレイン耐電圧を高めている。
高抵抗層５上にＡｕ−Ｇｅ合金からなるオーミック接合
を形成するソース電極６およびドレイン電極７が形成さ
れ、この二つの電極の間にショットキー接合を形成する
Ａρなどの金属から構成されるゲート電極８が設けられ
ている。
を形成するソース電極６およびドレイン電極７が形成さ
れ、この二つの電極の間にショットキー接合を形成する
Ａρなどの金属から構成されるゲート電極８が設けられ
ている。
ソース電極６およびドレイン電極７と活性層３の間には
イオン注入領域９．９′が設（ザられている。イオン注
入領域９．９°には、Ｓｌがキャリア濃度：’１０”、
／ａｎ？程度にドーピングされている。
イオン注入領域９．９′が設（ザられている。イオン注
入領域９．９°には、Ｓｌがキャリア濃度：’１０”、
／ａｎ？程度にドーピングされている。
このイオン注入領域９．９′により、ソース電極６およ
びドレイン電極７と活性層３のコンタクト抵抗を低減し
ている。
びドレイン電極７と活性層３のコンタクト抵抗を低減し
ている。
なお、活性層３の厚さは１０〜１００Ａ程度であること
が望ましい。
が望ましい。
次に、上述の本実施例の製造工程について以下に説明す
る。
る。
半絶縁性ＧａＡｓ半導体上にバッファ層を形成した基板
１上に下部拡散阻止層２、デルタドープされた活性層３
、上部拡散阻止層４、および、高抵抗層５を順次分子線
エピタキシャル成長法により形成する。
１上に下部拡散阻止層２、デルタドープされた活性層３
、上部拡散阻止層４、および、高抵抗層５を順次分子線
エピタキシャル成長法により形成する。
高抵抗層Ｓ上にソース電極６およびドレイン電極７を形
成する領域に相当する開口な有するレジスト膜を形成す
る。このレジスト膜をマスクとしてＳｉをイオン注入し
、８５０℃、１０分間の活性化熱処理を行いイオン注入
領域９．９′ を作成する。次に、イオン注入領域９．
９′上にオーミック接合を形成するためにＡｕ−Ｇｅ合
金からなるソース電極６およびドレイン電極７を形成す
る。
成する領域に相当する開口な有するレジスト膜を形成す
る。このレジスト膜をマスクとしてＳｉをイオン注入し
、８５０℃、１０分間の活性化熱処理を行いイオン注入
領域９．９′ を作成する。次に、イオン注入領域９．
９′上にオーミック接合を形成するためにＡｕ−Ｇｅ合
金からなるソース電極６およびドレイン電極７を形成す
る。
この二つの電極の間にショットキー接合を形成するＡＱ
なとの金属から構成されるゲート電極８を作成する。
なとの金属から構成されるゲート電極８を作成する。
以上の説明から明らかなように、デルタドープされた活
性層３の両面を下部拡散阻止層２と上部拡散阻止層４に
よりはさみ込んでいるので、単原子層状に分布している
不純物原子の拡散を防止することができ、イオン注入後
の活性化熱処理によ吃、ってもデルタドープの不純物分
布が劣化することｉはない。
性層３の両面を下部拡散阻止層２と上部拡散阻止層４に
よりはさみ込んでいるので、単原子層状に分布している
不純物原子の拡散を防止することができ、イオン注入後
の活性化熱処理によ吃、ってもデルタドープの不純物分
布が劣化することｉはない。
゛ なお、拡散防止層としてはＧ ａ Ａ ｓとＡＱ、
。
。
艷
Ｇ ａ ｏ、 ｑＡ ｓを積層した超格子層を用いてい
るが、Ｇ ａ Ａ ｓとＡ Ｑ エＧ ａ ＋ −ｘ
Ａ ｓ （’Ｏ（ｘ≦１）の超格子層、あるいはＡ
Ｑ ｘ Ｇ ａ １−ｘ Ａ ｓ （０（ｘ≦１）層の
みを用いることもできる。上下２層の拡散防止層を用い
ているが、一方のみでもよい、特にゲート電極と活性層
との間に拡散防止層を設けることが有効である。
るが、Ｇ ａ Ａ ｓとＡ Ｑ エＧ ａ ＋ −ｘ
Ａ ｓ （’Ｏ（ｘ≦１）の超格子層、あるいはＡ
Ｑ ｘ Ｇ ａ １−ｘ Ａ ｓ （０（ｘ≦１）層の
みを用いることもできる。上下２層の拡散防止層を用い
ているが、一方のみでもよい、特にゲート電極と活性層
との間に拡散防止層を設けることが有効である。
（発明の効果）
本発明による電界効果トランジスタは、不純物原子を含
む第１の化合物半導体材料からなる活性層；該活性層上
に設けられ、前記不純物原子が前記第１の半導体材料よ
りも拡散しにくい第２の化合物半導体材料からなる拡散
阻止層；該活性層とオーミック接合するソース電極およ
びドレイン電極；および、該活性層上の前記ソース電極
とドレイン電極の間にショットキー接合を形成するゲー
ト電極；を含むことを特徴とするものである。
む第１の化合物半導体材料からなる活性層；該活性層上
に設けられ、前記不純物原子が前記第１の半導体材料よ
りも拡散しにくい第２の化合物半導体材料からなる拡散
阻止層；該活性層とオーミック接合するソース電極およ
びドレイン電極；および、該活性層上の前記ソース電極
とドレイン電極の間にショットキー接合を形成するゲー
ト電極；を含むことを特徴とするものである。
したがって、本発明による電界効果トランジスタは高温
での長時間の使用においても不純物原子が活性層外に拡
散せず、安定した動作が可能となる。
での長時間の使用においても不純物原子が活性層外に拡
散せず、安定した動作が可能となる。
また、本発明による電界効果トランジスタの製造方法は
、不純物原子を含む第１の化合物半導体材料からなる活
性層を形成する第１の工程；該活性層上に、前記不純物
原子が前記第１の半導体材料よりも拡散しにくい第２の
化合物半導体材料からなる拡散阻止層を形成する第２の
工程；該活性層とオーミック接合するソース電極および
ドレイン電極を形成する第３の工程；および、該活性層
上の前記ソース電極とドレイン電極の間にショットキー
接合を形成するゲート電極を形成する第４の工程；を含
むことを特徴とするものである。
、不純物原子を含む第１の化合物半導体材料からなる活
性層を形成する第１の工程；該活性層上に、前記不純物
原子が前記第１の半導体材料よりも拡散しにくい第２の
化合物半導体材料からなる拡散阻止層を形成する第２の
工程；該活性層とオーミック接合するソース電極および
ドレイン電極を形成する第３の工程；および、該活性層
上の前記ソース電極とドレイン電極の間にショットキー
接合を形成するゲート電極を形成する第４の工程；を含
むことを特徴とするものである。
したがって、本発明によれば、製造工程において高温で
の処理を行うプロセスを用いた場合でも、不純物原子の
活性層外への拡散を防止でき、所望の不純物分布を有す
る電界効果トランジスタを製造することが可能となる。
の処理を行うプロセスを用いた場合でも、不純物原子の
活性層外への拡散を防止でき、所望の不純物分布を有す
る電界効果トランジスタを製造することが可能となる。
４・・・上部拡散阻止層、
５・・・高抵抗層、
６・・・ソース電極、
７・・・ドレイン電極、
８・・・ゲート電極
９．９″・・・イオン注入領域
Claims (3)
- （１）不純物原子を含む第１の化合物半導体材料からな
る活性層； 該活性層上に設けられ、前記不純物原子が前記第１の半
導体材料よりも拡散しにくい第２の化合物半導体材料か
らなる拡散阻止層； 該活性層とオーミック接合するソース電極およびドレイ
ン電極；および、 該活性層上の前記ソース電極とドレイン電極の間にショ
ットキー接合を形成するゲート電極；を含むことを特徴
とする電界効果トランジスタ。 - （２）不純物原子を含む第１の化合物半導体材料からな
る活性層を形成する第１の工程； 該活性層上に、前記不純物原子が前記第１の半導体材料
よりも拡散しにくい第２の化合物半導体材料からなる拡
散阻止層を形成する第２の工程；該活性層とオーミック
接合するソース電極およびドレイン電極を形成する第３
の工程；および、該活性層上の前記ソース電極とドレイ
ン電極の間にショットキー接合を形成するゲート電極を
形成する第４の工程； を含むことを特徴とする電界効果トランジスタの製造方
法。 - （３）前記第３の工程のおいて、前記拡散防止層にオー
ミック接合を容易にする不純物をイオン注入した後に前
記ソース電極およびドレイン電極を形成することを特徴
とした第２項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21028190A JPH0494136A (ja) | 1990-08-10 | 1990-08-10 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21028190A JPH0494136A (ja) | 1990-08-10 | 1990-08-10 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494136A true JPH0494136A (ja) | 1992-03-26 |
Family
ID=16586800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21028190A Pending JPH0494136A (ja) | 1990-08-10 | 1990-08-10 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494136A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000076857A (ko) * | 1999-03-18 | 2000-12-26 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| KR100577310B1 (ko) * | 2004-12-30 | 2006-05-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 웰 형성방법 |
| US8387681B2 (en) | 2009-12-28 | 2013-03-05 | Kobe Steel, Ltd. | Strand guiding apparatus for continuous casting equipment |
-
1990
- 1990-08-10 JP JP21028190A patent/JPH0494136A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000076857A (ko) * | 1999-03-18 | 2000-12-26 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| KR100577310B1 (ko) * | 2004-12-30 | 2006-05-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 웰 형성방법 |
| US8387681B2 (en) | 2009-12-28 | 2013-03-05 | Kobe Steel, Ltd. | Strand guiding apparatus for continuous casting equipment |
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