JPH04885A

JPH04885A - 静止画像フェッチ装置

Info

Publication number: JPH04885A
Application number: JP2131871A
Authority: JP
Inventors: Teruyasu Hanaue; 花上　輝靖; Takafumi Kobayashi; 隆文小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-04-05
Filing date: 1990-05-22
Publication date: 1992-01-06
Anticipated expiration: 2014-11-22
Also published as: JP2982215B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、静止画像フェッチ装置に関する。

〔発明の概要〕

二の発明は、静止画像フェッチ装置に於いて、相互に所
定の位相差を有する複数のクロック信号を形成し、クロ
ック信号の内から、静止画像信号の同期信号との位相誤
差が最小となるクロック信号を選択すると共に、所定の
サンプリング周波数の（１／Ｎ）の周波数で、且つＮ相
のサンプリングパルスを形成する手段を備えることによ
り、サンプリングパルスの周波数を低くすることができ
、回路規模を小さく且つ簡単に、そして低コストで実現
でき、また、不要輻射を防止でき、更に、フェッチに要
する時間を大幅に短くできる。

〔従来の技術〕

例えばフルカラービデオプリンタにおいて、印字される
高帯域の静止画像をメモリにフェッチしようとすると、
サンプリングクロックの周波数が高いために、ＥＣＬ等
の高速デバイスが必要になり、また電源系統が大規模と
なり、この結果、複雑な、そしてコストの高い回路シス
テムになってしまうものである。

そこで、対象とする画像が静止画像であることに着目し
て、０相とπ相の位相差のあるサンプリングパルスをフ
レーム毎に切替えて用い、静止画像信号をサンプリング
する例が、特開昭６３−１０９６７５号公報に開示され
ている。

この従来技術によれば、異なる２つの位相のサンプリン
グパルスを用いることによって、等価的に２倍の周波数
でサンプリングしたことになる。

これによって、高解像度が実現されると共に、サンプリ
ングパルスの周波数が低減される。

〔発明が解決しようとする課題〕

ところで、上述のサンプリングパルスの形成方法として
、次の２つが考えられる。

■コンピュータからの画像をフェッチする時において、
ドツトクロック信号を分周する方法■ＰＬＬを使用する
方法ドツトクロツタ信号を分周する従来技術では、ドツトク
ロック信号が、数十ＭＨｚ〜１００ＭＨｚの高周波のた
めに、不要輻射が問題になり、さらに高価な高速デバイ
スも必要となる。

また、ＰＬＬを使用する従来技術では、ＰＬＬが安定す
るまで、例えば、数秒程度の時間を要し、ＰＬＬが安定
するまでは静止画像のフェッチを行うことができないと
いう問題点があった。

従って、この発明の目的は、サンプリングパルスの周波
数を低くすることができ、回路構成を比較的、簡単なも
のとでき、そして極めて短時間で静止画像のフェッチを
行える静止画像フェッチ装置を提供することにある。

〔課題を解決するための手段〕

この発明は、入力される静止画像信号を、所定のサンプ
リング周波数のサンプリングパルスによってサンプリン
グし、画像データをメモリに取込むようにした静止画像
フェッチ装置に於いて、相互に所定の位相差を有する複
数のクロック信号を形成し、クロック信号の内から、静
止画像信号の同期信号との位相誤差が最小となるクロッ
ク信号を選択すると共に、所定のサンプリング周波数の
（１／Ｎ）の周波数で、且つＮ相のサンプリングパルス
を形成する手段を備える構成としている。

〔作用〕

静止画像信号の水平同期信号に基づいて、相互に所定の
位相差、例えば、１サンプリング周期の遅延量を有する
Ｎ相の水平同期信号が形成される。

各相に於いて、水平同期信号と、相互に所定の位相差を
有するように形成されている複数のクロック信号の夫々
との間で、位相比較が行われる。

そして、クロック信号の内から同期信号との位相誤差が
最小となるクロック信号が、サンプリングパルスとして
選択され、この処理がＮ相の全てに於いて行われる。こ
れによって、Ｎ相のサンプリングパルスが形成され、各
相のサンプリングパルスの間には１サンプリング周期の
位相差が生ずる。

静止画像信号のデータは１フレ一ム分あれば良い。従っ
て、Ｎフィールドの静止画像信号からＮ相のサンプリン
グパルスによって１フレ一ム分の静止画像データを抽出
することは、各相のサンプリングパルスの周波数が、各
フィールド内では従来に比して（１／Ｎ）　　となるこ
とを意味する。そしてＮ相のサンプリングパルスによっ
てサンプリングされた１フレ一ム分の静止画像信号がメ
モリに取込まれる。

これによって、サンプリングパルスの周波数を低くする
ことができ、回路規模を小さく且つ簡単に、そして低コ
ストで実現できる。更に、サンプリングパルスの周波数
を低くできるので、不要輻射を防止でき、ＰＬＬを使用
しないので、フェッチに要する時間を大幅に短くできる
。

〔実施例〕

以下、この発明の一実施例について第１図乃至第６図を
参照して説明する。

第１図には、この発明にかかる静止画像フェッチ装置の
ブロック図を示す。

第１図の構成に於いて、端子１を介して供給されるアナ
ログの静止画像信号は、Ａ／Ｄコンバータ２、同期信号
分離回路３に供給される。

同期信号分離回路３では、静止画像信号から水平同期信
号ＨＳＹ、垂直同期信号ＶＳＹを夫々、抽出する。水平
同期信号Ｈ５Ｙは、Ｈ５Ｙ選択回路２５に供給され、垂
直同期信号■ＳＹは、サンプリングパルス選択回路５に
供給される。

サンプリングパルス選択回路５では、同期信号分離回路
３から１フイールド毎に供給される垂直同期信号ｖｓｙ
によって、後述する切換えスイッチ１７を制御するため
のパルスＰＳが形成される。このパルスＰＳは、Ｈ３Ｙ
選択回路２５に供給される。

ＨＳＹ選択回路２５の構成が第３図に示されている。

第３図の構成に於いて、端子１６から供給される水平同
期信号Ｈ３Ｙは、水平同期信号ＨＳＹＯとして切換えス
イッチ１７の端子１７ａと、所望のサンプリングクロッ
クの１サンプリング周期の遅延量ＤＬを有する遅延素子
１８ａに供給される。

以下、同様にして、遅延素子１８ａから出力される水平
同期信号ＨＳＹＩは、遅延素子１８ｂと端子１７ｂに供
給され、遅延素子１８ｂから出力される水平同期信号Ｈ
３Ｙ２は、端子１７ｃと遅延素子１８ｃに供給される。

遅延素子１８ｃからは水平同期信号Ｈ５Ｙ３が端子１７
ｄに供給される。

従って、端子１７ａ〜１７ｄには、第４図Ａ〜Ｄに示さ
れるように、相互に１サンプリング周期の位相差を有す
る水平同期信号Ｈ５ＹＯ〜Ｈ５Ｙ３が供給されることに
なる。尚、この明細書中、１サンプリング周期とは、サ
ンプリングパルスをＮ相に分割せずに、１相のサンプリ
ングパルスで、第５図の静止画像を、画素Ｐ１１、Ｐ２
１、Ｐ３１、Ｐｄ２の順序で連続的にサンプリングする
場合の周期を意味する。

そして、端子２２から供給されるパルスＰＳによって切
換えスイッチ１７の接続がフィールド毎に制御され、フ
ィールド毎に水平同期信号ＨＳＹＯ〜Ｈ５Ｙ３の内、何
れかが取出される。例えば、第１フイールドでは、端子
１７ａ、１７ｅが接続されることによって、第４図Ａに
示される第１相の水平同期信号Ｈ５ＹＯが選択され、端
子２４から取出される。

また、第２フイールドでは、端子１７ｂ、１７ｅが接続
されることによって、第４図Ｂに示される第２相の水平
同期信号ＨＳＹＩが選択され、端子２４から取出される
。

そして、第３フイールドでは、端子１７ｃ、１７ｅが接
続されることによって、第４図Ｃに示される第３相の水
平同期信号Ｈ５Ｙ２が選択され、端子２４から取出され
る。

更に、第４フイールドでは、端子１７ｄ、１７ｅが接続
されることによって、第４図りに示される第４相の水平
同期信号Ｈ５Ｙ３が選択され、端子２４から取出される
。

一方、クロック生成回路１５では、水晶発振器によって
、従来のサンプリング周波数、例えば４ｆｓｃ　、の（
１／４）の周波数の原クロツク信号ＣＬＫを安定的に形
成し、この原クロツク信号ＣＬＫをクロック発生回路４
に供給する。尚、この原クロツク信号ＣＬＫは図示せぬ
ものの他の回路ブロックに於いて、システムクロックと
しても用いられている。

クロック発生回路４の詳細が、第２図に示されている。

クロック発生回路４は、プライオリティエンコーダに対
応するものである。

第２図の構成に於いて、端子６を介して供給される原ク
ロツク信号ＣＬＫは、位相比較器７１、遅延素子８１、
セレクタ９に供給される。

遅延素子８１を介したクロック信号ＣＬＫＩは、位相比
較器７２、遅延素子８２、セレクタ９に供給される。以
下、同様にして、遅延素子８２．８３１、を介したクロ
ック信号ＣＬＫ２、ＣＬＫ３、・・・−・ＣＬＫ　ｎ、
は、位相比較器７３．７４、−・−，７ｎ、遅延素子８
３、−−−一−−〜、８ｎ、セレクタ９に供給される。

上述の遅延素子８１〜８ｎは、原クロツク信号ＣＬＫの
１周期の間で、原クロツク信号ＣＬＫの位相を変化させ
、位相の異なるクロック信号ＣＬＫＩ、ＣＬＫ２、−・
・−１ＣＬＫ　ｎを形成するものである。

一方、端子１０を介して供給される選択された水平同期
信号ＣＨ５Ｙは、位相比較器７１〜７ｎに供給される。

位相比較器７１〜７ｎでは、水平同期信号ＣＨ５Ｙの、
例えば、立下がりエツジと、各クロック信号ＣＬＫＩ〜
ＣＬＫ　ｎの位相比較を行う。そして、この位相比較に
基づいて、位相誤差ＥＲＩ〜ＥＲｎを形成し、ロジック
回路１１に供給する。尚、上述の位相比較では、原クロ
ツク信号ＣＬＫを１周期の間で、例えば、ｉｎｓ単位で
遅延させ、原クロツク信号ＣＬＫの位相を順次変化させ
たクロック信号ＣＬＫＩ−ＣＬＫｎと、水平同期信号Ｃ
ＨＳＹとの位相比較を行なっているので、水平同期信号
ＣＨ５Ｙにジッタがあっても、クロック信号ＣＬＫＩ〜
ＣＬＫ　ｎの位相の変化によって吸収され、周波数の変
動が防止される。

また、上述の位相比較では、水平同期信号ＣＨＳＹの立
下がりエツジが用いられているが、これに代えて立上が
りエツジを用いてもよい。

ロジック回路１１では、位相誤差ＥＲＩ〜ＥＲｎの内か
ら、最も少ない位相誤差ＥＲＯを選択すると共に、この
最も少ない位相誤差ＥＲＯのクロック信号ＣＬＫ　Ｏを
選択するための制御信号Ｓｃを形成して、セレクタ９に
供給する。

セレクタ９では、上述の制御信号Ｓｃによって、最も少
ない位相誤差ＥＲＯのクロック信号ＣＬＫ　Ｏを選択し
、このクロック信号ＣＬＫ　Ｏが端子１２からサンプリ
ングパルスとして取出される。

従って、クロック発生回路４からは、従来のサンプリン
グ周波数、例えば４ｆＳＣ１の（１／４）の周波数で、
且つ水平同期信号ＣＨＳＹに最も近い位相のクロック信
号ＣＬＫ　Ｏが取出される。また、クロック発生回路４
では、水平同期信号ＣＨ５Ｙが入力されない時は、前に
ロックしたクロック信号ＣＬＫ　Ｏが続けて出力される
ようになされているので、常に安定したクロック信号Ｃ
ＬＫ　Ｏを得ることができる。

上述のクロック発生回路４から供給されるクロック信号
ＣＬＫ　Ｏは、Ａ／Ｄコンバータ２及び画像メモリ２０
に供給される。

Ａ／Ｄコンバータ２では、上述のクロック信号ＣＬＫＯ
によって、アナログの静止画像信号が、４相にわたって
サンプリングされ、デジタルの画像データとされ、この
画像データは、画像メモリ２０に供給され、クロック信
号ＣＬＫ　Ｏのタイミングで書込まれる。

従って、第５図に示される静止画像の静止画像信号は、
４画素毎、例えば、第５図に示される画素Ｐ１１、ＰＩ
３、ＰＩ３、ＰＩ３、−１のようにサンプリングされる
。

この場合、静止画像信号は、４画素毎にサンプリングさ
れるので、画像メモリ２０には、第５図に示される第１
相の各画素ｐＨ、ＰＩ３、ＰＩ３、ＰＩ３、・−１の画
像データが、第１相用のメモリ領域Ａｌ２Ｏ内のアドレ
スＡＤ１１ＳＡＤＩ２、ＡＤ１３、ＡＤ１４、・に順次
、書き込まれる。

第２フイールドでは、第１フイールドで用いられたクロ
ック信号ＣＬ）［０に対し、１サンプリング周期の位相
差を有するクロック信号ＣＬＫ　Ｏによって、静止画像
信号が、４画素毎、例えば、第５図に示される画素Ｐ２
１、Ｐ２２、Ｐ２３、Ｐ２４、−１のようにサンプリン
グされる。

この場合、静止画像信号は、４画素毎にサンプリングさ
れるので、画像メモリ２０には、第５図に示される第２
相の各画素Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、−１の画
像データが、第２相用のメモリ領域ＡＲＩ内のアドレス
ＡＤ２１、ＡＤ２２、ＡＤ２３、ＡＤ２４、に順次、書
き込まれる。

そして、第３フイールドでは、第２フイールドで用いら
れたクロック信号ＣＬＫ　Ｏに対し、■サンプリング周
期の位相差を有するクロック信号ＣＬＫＯによって、静
止画像信号が、４画素毎、例えば、第５図に示される画
素Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４１、のようにサンプ
リングされる。

この場合、静止画像信号は、４画素毎にサンプリングさ
れるので、画像メモリ２０には、第５図に示される第３
相の各画素Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４、−・・−
１の画像データが、第３相用のメモリ領域ＡＲ２内のア
ドレス４口３１、ＡＤ３２、ＡＤ３３、ＡＤ３４、に順
次、書き込まれる。

第４フイールドでは、第３フイールドで用いられたクロ
ック信号ＣＬＫ　Ｏに対し、１サンプリング周期の位相
差を有するクロック信号ＣＬＫ　Ｏによって、静止画像
信号が、４画素毎、例えば、第５図に示される画素Ｐ４
１、Ｐｄ２、Ｐｄ２、Ｐ４４、・−１のようにサンプリ
ングされる。

この場合、静止画像信号は、４画素毎にサンプリングさ
れるので、画像メモリ２０には、第５図に示される第４
相の各画素Ｐ４１、Ｐｄ２、Ｐｄ２、Ｐｄ２、・−１の
画像データが、第４相用のメモリ領域＾Ｒ３内のアドレ
スＡＤ４１、ＡＤ４２、ＡＤ４３、ＡＤ４４、・−に順
次、書き込まれる。

画像メモリ２０には、第１相から第４相まで各相銀にサ
ンプリングされた数フィールドにわたる静止画像信号の
画像データが、画像メモリ２０に供給され、各相のクロ
ック信号ＣＬＫ　Ｏのタイミングで、各相に対応するメ
モリ領域ＡＲＯ〜ＡＲ３内に書き込まれる。

この画像メモリ２０から静止画像の画像データを読出す
時は、図示せぬコントローラ３の制御の下で、第１相で
は、各メモリ領域ＡＲＯ〜ＡＲ３の先頭のアドレスＡＤ
１１、ＡＤ２１、ＡＤ３１、ＡＤ４１から画像データを
読み出し、読出された画像データを画素Ｐ１１、Ｐ２１
．　Ｐ３１、Ｐ４１のデータとする。

第２相では、各メモリ領域＾ＲＯ〜ＡＲ３のアドレスＡ
Ｄ１２、ＡＤ２２、ＡＤ３２、ＡＤ４２から画像データ
を読み出し、読出された画像データを画素Ｐ１２、Ｐ２
２、Ｐ３２、Ｐｄ２のデータとする。

第３相では、各メモリ領域ＡＲＯ−ＡＲ３のアドレスＡ
Ｄ１３、ＡＤ２３、ＡＤ３３、ＡＤ４３から画像データ
を読み出し、読出された画像データを画素Ｐ１３、Ｐ２
３、Ｐ３３、Ｐｄ２のデータとする。

第４相では、各メモリ領域ＡＲＯ−ＡＲ３のアドレスＡ
Ｄ１４、ＡＤ２４、ＡＤ３４、ＡＤ４４から画像データ
を読み出し、読出された画像データを画素Ｐ１４、Ｐ２
４、Ｐ３４、Ｐｄ２のデータとする。

このように、各相のメモリ領域Ａｌ２Ｏ〜ＡＲ３内で、
対応するアドレスに保持されている画素データが、４相
で順次、読出され、読出された画素データは、端子２１
を介して図示せぬコントローラの制御の下で、ｌフレー
ムの静止画像に合成される。これによって、第５図に示
されるような静止画像が、図示せぬモニタで映出され、
或いはフルカラービデオプリンタからプリントアウトさ
れることによって、再現される。

尚、この一実施例では、サンプリングパルスを４相とし
て説明しているが、これに限定されるものではなく、任
意数の相で行うことも可能である。

この一実施例によれば、入力される静止画像信号がアナ
ログの場合について説明しているが、これに限定される
ものではなく、デジタル化されている静止画像信号、例
えばコンピュータ、ワークステーション等から供給され
る静止画像信号を端子１から供給するようにしても良い
。この場合には、Ａ／Ｄコンバータ２は、サンプリング
回路とすることが必要である。

〔発明の効果〕

この発明によれば、所定のサンプリング周波数の（１／
Ｎ）の周波数で、且つＮ相のサンプリングパルスで数フ
ィールドにわたって静止画像をフェッチしているので、
サンプリングパルスの周波数を低くすることができ、各
回路ブロック、特にクロック信号を生成する回路に低周
波用のデバイスを使用できるという効果がある。

これによって、電源系統を小さくでき、全体的な回路規
模を小さく且つ簡単に、そして低コストで実現できると
いう効果がある。

また、サンプリングパルスの周波数を低くできるので、
不要輻射を防止でき、更に、ＰＬＬを使用しないので、
フェッチに要する時間を大幅に短くできるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はクロック発生回路を示すブロック図、第３図はＨＳＹ
選択回路を示す回路図、第４図は夫々Ｈ５Ｙ選択回路の
動作を示すタイミングチャート、第５図及び第６図は静
止画像と、画像メモリに取込まれる静止画像のデータに
ついて説明する図である。図面における主要な符号の説明４：クロック発生回路、２０：画像メモリ、ＣＬＫ　　：原クロツク信号、ＣＬＫ　Ｏ：クロック信号、ＥＲ１〜ＥＲｎ　：位相誤差、Ｈ５Ｙ、Ｈ５ＹＯ〜Ｈ５Ｙ３：水平同期信号、■ＳＹ：
垂直同期信号、ＤＬ：１サンプリング周期。

Claims

【特許請求の範囲】

入力される静止画像信号を、所定のサンプリング周波数
のサンプリングパルスによってサンプリングし、画像デ
ータをメモリに取込むようにした静止画像フェッチ装置
に於いて、相互に所定の位相差を有する複数のクロック
信号を形成し、上記クロック信号の内から、上記静止画
像信号の同期信号との位相誤差が最小となるクロック信
号を選択すると共に、上記所定のサンプリング周波数の
（１／Ｎ）の周波数で、且つＮ相のサンプリングパルス
を形成する手段を備えることを特徴とする静止画像フェ
ッチ装置。