JPH0486124A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0486124A JPH0486124A JP2202117A JP20211790A JPH0486124A JP H0486124 A JPH0486124 A JP H0486124A JP 2202117 A JP2202117 A JP 2202117A JP 20211790 A JP20211790 A JP 20211790A JP H0486124 A JPH0486124 A JP H0486124A
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- 238000005070 sampling Methods 0.000 claims abstract description 34
- 238000007599 discharging Methods 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 230000003068 static effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Feedback Control In General (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、サンプルホールド回路に係り、特に、Ａ／Ｄ
コンバータの入力回路として用いるに好適なサンプルホ
ールド回路に関する。
コンバータの入力回路として用いるに好適なサンプルホ
ールド回路に関する。
従来の技術
Ａ／Ｄコンバータにはサンプルホールド回路が用いられ
ており、このサンプルホールド回路としては、例えば第
２図に示されているものが知られている。この回路は、
サンプリング・ゲート・ダイオード２，３，４，５、サ
ンプル電圧ホールド用静電容量６、出力バッファ回路７
、サンプリング信号逆相入力トランジスタ８、サンプリ
ング信号正相入力トランジスタ９、サンプリング・ゲー
ト負電流源用トランジスタ１０，１１、サンプリング・
ゲート正電流分配用トランジスタ１２，１３．１４，１
５、サンプリング・ゲート正電流源用トランジスタ１６
、出力バッファ回路用電流源トランジスタ１７．１８、
サンプリング・ゲート・ブートストラップ用プルアップ
・ダイオード１９、サンプリング・ゲート・ブートスト
ラップ用プルダウン・ダイオード２０を備えており、ト
ランジスタ１６のゲートにサンプリング・ゲート。
ており、このサンプルホールド回路としては、例えば第
２図に示されているものが知られている。この回路は、
サンプリング・ゲート・ダイオード２，３，４，５、サ
ンプル電圧ホールド用静電容量６、出力バッファ回路７
、サンプリング信号逆相入力トランジスタ８、サンプリ
ング信号正相入力トランジスタ９、サンプリング・ゲー
ト負電流源用トランジスタ１０，１１、サンプリング・
ゲート正電流分配用トランジスタ１２，１３．１４，１
５、サンプリング・ゲート正電流源用トランジスタ１６
、出力バッファ回路用電流源トランジスタ１７．１８、
サンプリング・ゲート・ブートストラップ用プルアップ
・ダイオード１９、サンプリング・ゲート・ブートスト
ラップ用プルダウン・ダイオード２０を備えており、ト
ランジスタ１６のゲートにサンプリング・ゲート。
用正電流源制御電圧Ｖ が印加され、トランジＣＢ＋
フタ１７のゲートには出力バッファ回路用電流源制御電
圧ｖ６，２が印加されている。
圧ｖ６，２が印加されている。
上記回路においては、端子１に、第３図の（Ａ）に示さ
れるような被サンプリング信号が入力され、端子２１に
は（Ｂ）に示されるサンプリング逆相信号が入力され、
端子２２には（Ｃ）に示されるようなサンプリング正相
信号が入力されるようになっている。そして端子２３か
らは（Ｄ）に示されるような信号が出力される。そして
時刻ｔｏにおいて端子１に被サンプリング信号ａが入力
されると、この信号はダイオード２と３の結合点に入力
する。このときトランジスタ８にはオン信号が入力され
、トランジスタ９にはオフ信号が入力されているため、
ダイオード２．３は共に逆バイアス状態にあり、被サン
プリング信号の伝送が阻止される。さらにこのときには
ダイオード４．５も共に逆バイアス状態にあるため、静
電容量６には被サンプリング信号が入力されることはな
い。
れるような被サンプリング信号が入力され、端子２１に
は（Ｂ）に示されるサンプリング逆相信号が入力され、
端子２２には（Ｃ）に示されるようなサンプリング正相
信号が入力されるようになっている。そして端子２３か
らは（Ｄ）に示されるような信号が出力される。そして
時刻ｔｏにおいて端子１に被サンプリング信号ａが入力
されると、この信号はダイオード２と３の結合点に入力
する。このときトランジスタ８にはオン信号が入力され
、トランジスタ９にはオフ信号が入力されているため、
ダイオード２．３は共に逆バイアス状態にあり、被サン
プリング信号の伝送が阻止される。さらにこのときには
ダイオード４．５も共に逆バイアス状態にあるため、静
電容量６には被サンプリング信号が入力されることはな
い。
次に、時刻ｔ１においてトランジスタ８がオフに、トラ
ンジスタ９がオンに変わると、ダイオード２，３，４．
５がすべてオン状態となり、被サンプリング信号が静電
容量６に入力される。即ちアナログスイッチを構成する
ダイオード２，３４．５がオンになると静電容量６に電
荷が蓄積される。この状態は時刻ｔ２にサンプリング正
相信号Ｃとサンプリング逆相信号ｄが互いに反転するま
で継続される。そして時刻ｔ２においては、ダイオード
２，３，４．５がすべてオフ状態となるため、静電容量
６の端子電圧は被サンプリング信号ａの時刻ｔ２におけ
る瞬時電圧を保持したままとなる。そして静電容量６の
端子電圧は出力バッファ回路７を介して出力信号すとし
て端子２３から出力される。この状態は時刻ｔ３におい
てふたたびダイオード２，３，４．５がすべてオン状態
になるまで継続される。
ンジスタ９がオンに変わると、ダイオード２，３，４．
５がすべてオン状態となり、被サンプリング信号が静電
容量６に入力される。即ちアナログスイッチを構成する
ダイオード２，３４．５がオンになると静電容量６に電
荷が蓄積される。この状態は時刻ｔ２にサンプリング正
相信号Ｃとサンプリング逆相信号ｄが互いに反転するま
で継続される。そして時刻ｔ２においては、ダイオード
２，３，４．５がすべてオフ状態となるため、静電容量
６の端子電圧は被サンプリング信号ａの時刻ｔ２におけ
る瞬時電圧を保持したままとなる。そして静電容量６の
端子電圧は出力バッファ回路７を介して出力信号すとし
て端子２３から出力される。この状態は時刻ｔ３におい
てふたたびダイオード２，３，４．５がすべてオン状態
になるまで継続される。
発明が解決しようとする課題
しかしながら、従来の回路では、静電容量６の端子に接
続される各素子のリーク電流や出力バッファ回路７の入
力電流により静電容量６に蓄積された電荷が放電するた
め、第３図の（Ｂ）に示されるように静電容量６の端子
電圧が徐々に低下する。この変化のことをドウループ（
ＤＲＯＯＰ）と呼ぶが、このドウループはサンプルホー
ルド回路を個別部品（ディスクリート部品）で作製する
場合には調整することも不可能ではないが、半導体の中
に集積回路としてサンプルホールド回路を作る場合には
調整が全く不可能となる。
続される各素子のリーク電流や出力バッファ回路７の入
力電流により静電容量６に蓄積された電荷が放電するた
め、第３図の（Ｂ）に示されるように静電容量６の端子
電圧が徐々に低下する。この変化のことをドウループ（
ＤＲＯＯＰ）と呼ぶが、このドウループはサンプルホー
ルド回路を個別部品（ディスクリート部品）で作製する
場合には調整することも不可能ではないが、半導体の中
に集積回路としてサンプルホールド回路を作る場合には
調整が全く不可能となる。
本発明の目的は、ドウループによる誤差を抑制すること
ができるサンプルホールド回路を提供することにある。
ができるサンプルホールド回路を提供することにある。
課題を解決するための手段
本発明は上記目的を達成するために、被サンプリング信
号を入力し、この被サンプリング信号を断続して出力す
るアナログスイッチと、サンプリング信号を受けてアナ
ログスイッチをスイッチングするスイッチング制御手段
と、アナログスイッチの出力電圧を保持する電圧保持手
段と、電圧保持手段で保持された電圧を取り出して出力
する出力バッファ手段とを有するサンプルホールド回路
において、前記電圧保持手段と並列に、電圧保持手段に
蓄積された電荷の放電速度を指令に応して制御する放電
制御手段を設けたことを特徴とするサンプルホールド回
路を構成したものである。
号を入力し、この被サンプリング信号を断続して出力す
るアナログスイッチと、サンプリング信号を受けてアナ
ログスイッチをスイッチングするスイッチング制御手段
と、アナログスイッチの出力電圧を保持する電圧保持手
段と、電圧保持手段で保持された電圧を取り出して出力
する出力バッファ手段とを有するサンプルホールド回路
において、前記電圧保持手段と並列に、電圧保持手段に
蓄積された電荷の放電速度を指令に応して制御する放電
制御手段を設けたことを特徴とするサンプルホールド回
路を構成したものである。
作用
したがって本発明によれば、被サンプリング信号をサン
プリングした際にドウループか生じた場合には、制御信
号によって、電圧保持手段に蓄積された電荷の放電速度
が遅くなるように調整すれば、電圧保持手段の出力電圧
が低下するのが抑制され、ドウループの発生を最小限に
抑えることが可能となり、ドウループに伴う誤差の軽減
を図ることができる。
プリングした際にドウループか生じた場合には、制御信
号によって、電圧保持手段に蓄積された電荷の放電速度
が遅くなるように調整すれば、電圧保持手段の出力電圧
が低下するのが抑制され、ドウループの発生を最小限に
抑えることが可能となり、ドウループに伴う誤差の軽減
を図ることができる。
実施例
第１図は本発明の一実施例に係わるサンプルホールド回
路の構成を示すものである。第１図において、サンプル
ホールド回路は、サンプリング・ゲート・ダイオード２
，３，４，５、サンプル電圧ホールド用静電容量６、出
力バッファ回路７、サンプリング信号逆相入力トランジ
スタ８、サンプリング信号正相入力トランジスタ９、サ
ンブリング・ゲート負電流源用トランジスタ１０１１、
サンプリング・ゲート正電流分配用トランジスタ１２，
１３，１４，１５、サンプリング・ケート正電流源用ト
ランジスタ１６、出力バッファ回路用電流源トランジス
タ１７，１８、サンプリング・ゲート・ブートストラッ
プ用プルアップ・ダイオード１９、サンプリング・ゲー
ト・ブートストラップ用プルダウン・ダイオード２０を
備えているとともに、静電容量６と並列に放電制御手段
を構成する電源トランジスタ２４が設けられている。こ
のトランジスタのベースとアース間にはトランジスタ・
バイアス発生用抵抗２５が設けられている。そして端子
１には被サンプリング信号が入力され、端子２１にはサ
ンプリング逆相信号が入力され、端子２２にはサンプリ
ング正相信号が入力され、端子２３からはサンプリング
された信号が出力されるようになっている。さらに、端
子２６には電流源トランジスタ・バイアス制御用信号ｅ
が入力されるようになっている。
路の構成を示すものである。第１図において、サンプル
ホールド回路は、サンプリング・ゲート・ダイオード２
，３，４，５、サンプル電圧ホールド用静電容量６、出
力バッファ回路７、サンプリング信号逆相入力トランジ
スタ８、サンプリング信号正相入力トランジスタ９、サ
ンブリング・ゲート負電流源用トランジスタ１０１１、
サンプリング・ゲート正電流分配用トランジスタ１２，
１３，１４，１５、サンプリング・ケート正電流源用ト
ランジスタ１６、出力バッファ回路用電流源トランジス
タ１７，１８、サンプリング・ゲート・ブートストラッ
プ用プルアップ・ダイオード１９、サンプリング・ゲー
ト・ブートストラップ用プルダウン・ダイオード２０を
備えているとともに、静電容量６と並列に放電制御手段
を構成する電源トランジスタ２４が設けられている。こ
のトランジスタのベースとアース間にはトランジスタ・
バイアス発生用抵抗２５が設けられている。そして端子
１には被サンプリング信号が入力され、端子２１にはサ
ンプリング逆相信号が入力され、端子２２にはサンプリ
ング正相信号が入力され、端子２３からはサンプリング
された信号が出力されるようになっている。さらに、端
子２６には電流源トランジスタ・バイアス制御用信号ｅ
が入力されるようになっている。
トランジスタ２４は制御信号ｅのレベルに応じて出力電
流が増減するようになっており、静電容量６に接続され
る各素子のリーク電流や出力バッファ回路７の入力電流
により静電容量６に蓄えられた電荷の放電速度がトラン
ジスタ２４の出力電流によって制御されるようになって
いる。すなわち、トランジスタ２４と抵抗２５で放電制
御手段か構成されている。
流が増減するようになっており、静電容量６に接続され
る各素子のリーク電流や出力バッファ回路７の入力電流
により静電容量６に蓄えられた電荷の放電速度がトラン
ジスタ２４の出力電流によって制御されるようになって
いる。すなわち、トランジスタ２４と抵抗２５で放電制
御手段か構成されている。
以上の構成において、端子１に被サンプリング信号が入
力されると、この被サンプリング信号は端子２１から２
２に供給されるサンプリング信号によってダイオード２
，３，４．５がすべてオン状態になったときにのみ静電
容量６に入力される。この状態はダイオード２，３，４
．５がオフとなるまで継続され、アナログスイッチの出
力電圧が静電容量６に保持される。このときドウループ
の値が大きいときには制御信号ｅのレベルを変えること
により、静電容量６の放電速度が遅くなるように、トラ
ンジスタ２４の出力電流を調整すれば、ドウループの値
が大きくなるのを抑制することが可能となる。このよう
な調整を行えば、次に被サンプリング信号が入力された
ときに制御信号ｅの値を変えなくてもドウループのレベ
ルを低レベルに抑制することが可能となる。さらに、端
子２６に印加する制御信号ｅの値を変えることによって
、静電容量６の放電速度を調整することができるため、
サンプルホールド回路を集積回路化した場合でもドウル
ープの値を外部から調整することが可能となり、例えば
複数の集積回路化したサンプルホールド回路を用いた装
置において、ドウループ値を同一にしてドウループによ
る誤差を軽減したり、あるいはサンプルホールド回路を
有する集積回路のドウループ値に関する規格に幅を持た
せたりすることができ、コストの低減に寄与することが
できる。
力されると、この被サンプリング信号は端子２１から２
２に供給されるサンプリング信号によってダイオード２
，３，４．５がすべてオン状態になったときにのみ静電
容量６に入力される。この状態はダイオード２，３，４
．５がオフとなるまで継続され、アナログスイッチの出
力電圧が静電容量６に保持される。このときドウループ
の値が大きいときには制御信号ｅのレベルを変えること
により、静電容量６の放電速度が遅くなるように、トラ
ンジスタ２４の出力電流を調整すれば、ドウループの値
が大きくなるのを抑制することが可能となる。このよう
な調整を行えば、次に被サンプリング信号が入力された
ときに制御信号ｅの値を変えなくてもドウループのレベ
ルを低レベルに抑制することが可能となる。さらに、端
子２６に印加する制御信号ｅの値を変えることによって
、静電容量６の放電速度を調整することができるため、
サンプルホールド回路を集積回路化した場合でもドウル
ープの値を外部から調整することが可能となり、例えば
複数の集積回路化したサンプルホールド回路を用いた装
置において、ドウループ値を同一にしてドウループによ
る誤差を軽減したり、あるいはサンプルホールド回路を
有する集積回路のドウループ値に関する規格に幅を持た
せたりすることができ、コストの低減に寄与することが
できる。
発明の効果
本発明は上記実施例より明らかなように、電圧保持手段
と並列に放電制御手段を設け、アナログスイッチの出力
電圧を電圧保持手段で保持し、保持された電荷の放電速
度を放電制御手段により制御するようにしたため、ドウ
ループ値を抑制することが可能となりサンプリング信号
の特性の向上に寄与することができる。
と並列に放電制御手段を設け、アナログスイッチの出力
電圧を電圧保持手段で保持し、保持された電荷の放電速
度を放電制御手段により制御するようにしたため、ドウ
ループ値を抑制することが可能となりサンプリング信号
の特性の向上に寄与することができる。
第１図は本発明の一実施例におけるサンプルホールド回
路を示す回路図、第２図は従来例の回路図、第３図は従
来例の作用を説明するための波形図である。 ２．３．４．５・・・サンプリング・ゲート・ダイオー
ド、６・・・サンプル電圧ホールド用静電容量、７・・
・出力バッファ回路、８・・・サンプリング信号逆相入
力トランジスタ、９・・・サンプリング信号正相入力ト
ランジスタ、１０．１１・・・サンプリング・ゲート負
電流源用トランジスタ、１２．１３，１４．１５・・・
サンプリング・ゲート正電流分配用トランジスタ、１６
・・・サンプリング・ゲート正電流源用ランシスター
２４・・・電流源トランジスタ、２５・・・トランジス
タ・バイアス発生用抵抗。 代理人の氏名 弁理士 粟 野 重 孝ほか１名第１ 図 Ｖｏ。 第２図
路を示す回路図、第２図は従来例の回路図、第３図は従
来例の作用を説明するための波形図である。 ２．３．４．５・・・サンプリング・ゲート・ダイオー
ド、６・・・サンプル電圧ホールド用静電容量、７・・
・出力バッファ回路、８・・・サンプリング信号逆相入
力トランジスタ、９・・・サンプリング信号正相入力ト
ランジスタ、１０．１１・・・サンプリング・ゲート負
電流源用トランジスタ、１２．１３，１４．１５・・・
サンプリング・ゲート正電流分配用トランジスタ、１６
・・・サンプリング・ゲート正電流源用ランシスター
２４・・・電流源トランジスタ、２５・・・トランジス
タ・バイアス発生用抵抗。 代理人の氏名 弁理士 粟 野 重 孝ほか１名第１ 図 Ｖｏ。 第２図
Claims (1)
- 被サンプリング信号を入力し、この被サンプリング信号
を断続して出力するアナログスイッチと、サンプリング
信号を受けてアナログスイッチをスイッチングするスイ
ッチング制御手段と、アナログスイッチの出力電圧を保
持する電圧保持手段と、電圧保持手段で保持された電圧
を取り出して出力する出力バッファ手段とを有するサン
プルホールド回路において、前記電圧保持手段と並列に
、電圧保持手段に蓄積された電荷の放電速度を指令に応
じて制御する放電制御手段を設けたことを特徴とするサ
ンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202117A JP2579042B2 (ja) | 1990-07-30 | 1990-07-30 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202117A JP2579042B2 (ja) | 1990-07-30 | 1990-07-30 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0486124A true JPH0486124A (ja) | 1992-03-18 |
| JP2579042B2 JP2579042B2 (ja) | 1997-02-05 |
Family
ID=16452246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202117A Expired - Fee Related JP2579042B2 (ja) | 1990-07-30 | 1990-07-30 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579042B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416961A (en) * | 1977-06-09 | 1979-02-07 | Western Electric Co | Decoupling circuit |
| JPS61230522A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | サンプルホ−ルド回路 |
-
1990
- 1990-07-30 JP JP2202117A patent/JP2579042B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416961A (en) * | 1977-06-09 | 1979-02-07 | Western Electric Co | Decoupling circuit |
| JPS61230522A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | サンプルホ−ルド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2579042B2 (ja) | 1997-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |