JPH0481005A - 任意波形発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、任意波形発生器に関するものであり、詳しく
は、波形出力の高速化の改善に関するものである。

〈従来の技術〉 第６図は従来の任意波形発生器の一例を示すブロック図
である０図において、演算制御部として用いられるＣＰ
ＵＩにはバス２を介してシーケンサ３および第１のメモ
リ４が接続されている。シーケンサ３には、第１のメモ
リ４が直接接続されるとともに、第２のメモリ５が４１
Ｍされている。

第２のメモリ５の出力端子にはＤ／Ａ変換器６が＊＊さ
れている。

このような構成において、ＣＰＵＩはバス２を介してメ
モリ４に予めシーケンスプログラムを格納しておく、ま
た、第２のメモリ５には波形エレメントデータが格納さ
れている。そして、ＣＰＵ１はシーケンサ３に対して波
形出力命令を指令する。シーケンサ３は波形出力命令に
従って第１のメモリ４からシーケンスプログラムを読み
込み、読み込んだプログラムに従って所望の波形エレメ
ントデータを読み出すためのアドレスを順次第２のメモ
リ５に出力する。これにより、第２のメモリ５はアドレ
スに応じた波形エレメントデータを順次Ｄ／Ａ変換器６
に出力する。

第７図は従来の任意波形発生器の他の例を示すブロック
図であり、第６図と同等部分には同一符号を付けている
０図において、ｅＰＵｌにはバス２を介して第１のメモ
リ４．第２のメモリ５および第３のメモリ７が接続され
ている。第３のメモリ７の出力端子にはデータレートを
ｎ倍にするマルチプレクサ８が＃枕され、マルチプレク
サ８にはＤ／Ａ変換器６が接続されている。

このような構成において、ＣＰＵＩは第６図と同様にバ
ス２を介してメモリ４に予めシーケンスプログラムを格
納しておく、また、第２のメモリ５には波形エレメント
データが格納されている。

そして、ＣＰＵＩは波形出力命令に従って第１のメモリ
４からシーケンスプログラムを読み込み、読み込んだプ
ログラムに従って所望の波形エレメントデータを読み出
すためのアドレスを順次第２のメモリ５に出力する。第
２のメモリ５から読み出された波形エレメントデータは
波形データとして順次第３のメモリ７に格納される。そ
の後、ＣＰＩＪＩは第３のメモリ７に格納されている波
形データを読み出すためのアドレスを第３のメモリ７に
出力する。第３のメモリ７はアドレスに応じたｎビット
の波形データをマルチプレクサ８に出力し、マルチプレ
クサ８はｎビットの波形データを１ビット幅にマルチプ
レクサしてデータレートをｎ倍にした後Ｄ／Ａ変換器６
に出力する。

〈発明が解決しようとする課題〉 しかし、第６図の構成によれば、波形出力速度はシーケ
ンサ３と各メモリ４．５の動作速度で決まることになり
、高速化は困難である。

これに対し、第７図の構成によれば、波形出力段が比較
的低連の第３のメモリ７と高速のマルチプレクサ８の組
合せで構成されていることから波形出力段からの波形出
力は高速に行われるものの、ＣＰＵＩは第３のメモリ７
に出力波形に必要なすべての波形データを書き込む波形
展開をしなければならず、その処理にかなりの時間を要
することから装置全体の波形出力速度の高速化は期待で
きない。

本発明は、このような点に着目したものであり、その目
的は、波形展開処理が短時間で行え、装置全体の波形出
力速度の高速化が図れる任意波形発生器を提供すること
にある。

く課題を解決するための手段〉 本発明の任意波形発生器は、 波形エレメントとその出力回数が記述されたシーケンス
プログラムを格納する第１のメモリと、波形エレメント
デ〜りを格納する第２のメモリと、 この第２のメモリから読み出されて展開される波形エレ
メントデータを波形データとして格納する第３のメモリ
と、 第１のメモリからシーケンスプログラムを読み出し、そ
の内容に従って第２のメモリから波形エレメントデータ
を読み出してそのデータを波形データとして展開して指
定回数筒３のメモリに格納するとともに、第３のメモリ
に格納された波形データを読み出すためのアドレスを出
力するシーケンサと、 第３のメモリから読み出される波形データのデータレー
トを上げるマルチプレクサと、このマルチプレクサから
出力されるデジタル信号をアナログ信号に変換するＤ／
Ａ変換器と、バスを介して第１のメモリ、第２のメモリ
およびシーケンサと接続され、各部間のデータ伝送を制
御するとともにシーケンサに対して少なくとも波形デー
タ展開命令および波形出力命令を出力する演算制御部、 とで構成されたことを特徴とする。

く作用〉 シーケンサは演算側６１部から加えられる波形データ展
開命令に従って第１のメモリに格納されているシーケン
スプログラムを読み出し、第２のメモリに格納されてい
る波形エレメントデータを読み出して第３のメモリに波
形データとして指定された数を展開格納する。その後、
演算制御部から加えられる波形出力命令に従って第３の
メモリから波形データを読み出すためのアドレスを出力
する。

さらに、第３のメモリから読み出された波形データのデ
ータレートはマルチプレクサで高められてＤ／Ａ変換器
に入力され、アナログ波形信号に変換される。

〈実施例〉 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図であり、第
７図と共通する部分には同一符号を付けている。第１図
と第７図の異なる点は、第７図ではＣＰＵＩとメモリ７
の間にシーケンサ９を介在させていることである。この
シーケンサ９は、ＣＰＵＩから波形データ展開命令が入
力されることによって第１のメモリ４からシーケンスプ
ログラムを読み出し、その内容に従って第２のメモリ５
から波形エレメントデータを読み出してそのデータを波
形データとして展開して指定回数第３のメモリ７に格納
する。その後、ＣＰＵＩから波形出力命令が入力される
ことによって第３のメモリ７に格納された波形データを
読み出すためのアドレスを出力する。

このように構成される装！の動作を第２図のフローチャ
ートに従って説明する。

シーケンサ９は、ＣＰＵＩから入力される波形データ展
開命令に従って第１のメモリ４に予め格納されている第
３図のような形態のシーケンスプログラムを１行ずつ読
み出す（ステップ■）、なお、シーケンスプログラムは
、例えば、１、波形エレメントＡ　２回 ２、波形エレメントｃ　３回 ３、波形エレメント８４回 のような形態で波形エレメントの種類とその出方回数を
組みにして１行ずつ記述されている。

続いて、第１のメモリ４から読み出されたシーケンスプ
ログラムの内容が［波形エレメントＡをｎ　ｒｊｊＪ　
」とすると、シーケンサ９は第２のメモリ５から該当す
る波形エレメントＡのデータを読み出す（ステップ■）
、なお、第２のメモリ５には、第４図に示すように複数
種類の波形エレメントデータが１周期分ずつ格納されて
いる。

そして、シーケンサ９は、読み出した波形エレメントＡ
をコピー機能に基づいてシーケンスプログラムで指定さ
れた１回第３のメモリに転送格納する（ステップ■）。

このようなステップ■〜■をシーケンスプログラムが終
了するまで繰返して実行する６例えばシーケンスプログ
ラムが第２図のように記述されている場合には、第３の
メモリ７には第５図に示すように、波形データＡが２回
、波形データＣが３回、波形データＢが４回、・・・の
順に転送展開されることになる。

このようにしてシーケンスプログラムの実行が終了した
後、シーケンサ９にはＣＰＵＩから波形出力命令が入力
される。シーケンサ９は波形出力命令に従って第３のメ
モリ７に展開格納されている波形データを順次マルチプ
レクサ８に読み出すためにアドレスを１つずつ増加させ
る（ステップ■）、マルチプレクサ８は前述のようにｎ
ビットの低速のデータ列を１ビット幅にマルチプレクサ
してデータレートをｎ倍に高速化してＤ／Ａ変換器６に
出力する。

このような波形データの読み出し動作を波形データの終
わりまで実行することにより、一連の任意波形発生シー
ケンスは終了する。

このように構成することにより、一連の動作は、ステッ
プ■〜■よりなるシーケンスプログラムを実行して波形
データを第３のメモリ７に展開する前処理段階と、この
第３のメモリ７に展開格納された波形データをアナログ
波形に変換して出力する後処理段階とに完全に分離され
ることになる。

そして、前処理段階では波形データのコピー機能を持つ
シーケンサ９を用いることにより従来のＣＰＵのソフト
処理での波形データ展開に比べて処理時間の大幅な短縮
を実現している。また、後処理段階では、第３のメモリ
７の後段に高速化のためのマルチプレクサ８を接続する
ことによって波形出力の高速化を実現している。

なお、第１図の実施例では出力系統が１チヤンネルの例
を示しているが、シーケンサ９からＤ／Ａ変換器６に至
る系統を単位として複数系統をバス２に接続することに
より複数チャンネルの波形出力が得られるようにするこ
とができる。

〈発明の効果〉 以上説明したように、本発明によれば、波形展開処理が
短時間で行え、装置全体の波形出力速度の高速化が図れ
る任意波形発生器が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するフローチャート、第３図は第１
のメモリの内部構成側図、第４図は第２のメモリの内部
構成側図、第５図は第３のメモリの内部構成側図、第６
図および第７図はそれぞれ従来の装置のブロック図であ
る。 １・・・演算制御部（ＣＰＵ）、４・・・第１のメモリ
（シーケンスプログラム）、５・・・第２のメモリ（波
形エレメントデータ）、６・・・Ｄ／Ａ変換器、７・・
・第３のメモリ（展開波形データ）、８・・・マルチプ
レクサ、９・・・シーケンサ。 Ｓ＼ 代理人　　弁理士　　小　沢　信　助　゛４第１ 図 第３ 図 第４図 シ〕

Claims (1)

1. 【特許請求の範囲】 波形エレメントとその出力回数が記述されたシーケンス
   プログラムを格納する第１のメモリと、波形エレメント
   データを格納する第２のメモリと、 この第２のメモリから読み出されて展開される波形エレ
   メントデータを波形データとして格納する第３のメモリ
   と、 第１のメモリからシーケンスプログラムを読み出し、そ
   の内容に従って第２のメモリから波形エレメントデータ
   を読み出してそのデータを波形データとして展開して指
   定回数第３のメモリに格納するとともに、第３のメモリ
   に格納された波形データを読み出すためのアドレスを出
   力するシーケンサと、 第３のメモリから読み出される波形データのデータレー
   トを上げるマルチプレクサと、 このマルチプレクサから出力されるデジタル信号をアナ
   ログ信号に変換するＤ／Ａ変換器と、バスを介して第１
   のメモリ、第２のメモリおよびシーケンサと接続され、
   各部間のデータ伝送を制御するとともにシーケンサに対
   して少なくとも波形データ展開命令および波形出力命令
   を出力する演算制御部、 とで構成されたことを特徴とする任意波形発生器。