JPH0480938A - Ｓｏｉ基板検査方法 - Google Patents
Ｓｏｉ基板検査方法Info
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- JPH0480938A JPH0480938A JP19401890A JP19401890A JPH0480938A JP H0480938 A JPH0480938 A JP H0480938A JP 19401890 A JP19401890 A JP 19401890A JP 19401890 A JP19401890 A JP 19401890A JP H0480938 A JPH0480938 A JP H0480938A
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- 239000000758 substrate Substances 0.000 title claims abstract description 78
- 238000007689 inspection Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000012212 insulator Substances 0.000 claims abstract description 12
- 238000012360 testing method Methods 0.000 claims description 11
- 239000012530 fluid Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- CVOFKRWYWCSDMA-UHFFFAOYSA-N 2-chloro-n-(2,6-diethylphenyl)-n-(methoxymethyl)acetamide;2,6-dinitro-n,n-dipropyl-4-(trifluoromethyl)aniline Chemical compound CCC1=CC=CC(CC)=C1N(COC)C(=O)CCl.CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O CVOFKRWYWCSDMA-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 229920002545 silicone oil Polymers 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＳＯＩ基板検査方法、特に、高集積および高速半導体装
置用の半導体基板に適した貼り合わせＳＯ■基板の、半
導体層と絶縁体層の接着状態の検査方法に関し、 基板の貼り合わせ面内に存在する微小な空隙でも非破壊
的に検査できる検査方法を提供することを目的とし、 貼り合わせＳＯＩ基板の両面に、時間的に変化する電圧
を印加し、該基板中の空隙内で発生する部分放電に起因
するパルス状電圧を観測することによって、該基板中に
存在する空隙の状態を試験するように構成した。
置用の半導体基板に適した貼り合わせＳＯ■基板の、半
導体層と絶縁体層の接着状態の検査方法に関し、 基板の貼り合わせ面内に存在する微小な空隙でも非破壊
的に検査できる検査方法を提供することを目的とし、 貼り合わせＳＯＩ基板の両面に、時間的に変化する電圧
を印加し、該基板中の空隙内で発生する部分放電に起因
するパルス状電圧を観測することによって、該基板中に
存在する空隙の状態を試験するように構成した。
また、このＳＯ■基板検査方法において、導電型が異な
る半導体層によって絶縁体層が挟まれている構造を有す
るＳＯＩ基板である場合、Ｐ型の半導体層が常にｎ型の
半導体層より高い電位になるように電圧を印加するよう
に構成した。
る半導体層によって絶縁体層が挟まれている構造を有す
るＳＯＩ基板である場合、Ｐ型の半導体層が常にｎ型の
半導体層より高い電位になるように電圧を印加するよう
に構成した。
また、このＳＯＩ基板検査方法において、導電型が同じ
半導体層によって絶縁体層が挟まれている構造を有する
ＳＯＩ基板である場合、厚い半導体層が常に薄い半導体
層の電位より、Ｐ型であれば高く、ｎ型であれば低くな
るように電圧を印加するように構成した。
半導体層によって絶縁体層が挟まれている構造を有する
ＳＯＩ基板である場合、厚い半導体層が常に薄い半導体
層の電位より、Ｐ型であれば高く、ｎ型であれば低くな
るように電圧を印加するように構成した。
また、このＳＯＩ基板検査方法において、ＳＯ■基板を
絶縁性流体で覆った状態で試験をするように構成した。
絶縁性流体で覆った状態で試験をするように構成した。
また、このＳＯＩ基板検査方法において、ＳＯ■基板を
真空中においた状態で試験をするように構成した。
真空中においた状態で試験をするように構成した。
本発明は、ＳＯＩ基板検査方法、特に、高集積および高
速半導体装置用の半導体基板に適した貼り合わせＳＯＩ
基板の半導体層と絶縁体層の接着状態の検査方法に関す
る。
速半導体装置用の半導体基板に適した貼り合わせＳＯＩ
基板の半導体層と絶縁体層の接着状態の検査方法に関す
る。
近年、表面に酸化膜が形成されたＳｉ半導体基板と、表
面に酸化膜が形成されていることを要しないＳｉ半導体
基板を酸化膜を内側にして接触させ、熱処理を加えて貼
り合わせることによって形成するＳＯＩ基板は、ウェー
ハに酸素を高濃度にイオン注入してウェーハの中間に５
ｉＯｚ層を形成するＳ ＩＭＯＸ等の他の方法で形成さ
れたＳＯＩ基板に比べてＳｉの結晶性が優れており、通
常の単結晶Ｓｉ基板と同じ製造工程を用いて半導体装置
を製造することができるために多用されている。
面に酸化膜が形成されていることを要しないＳｉ半導体
基板を酸化膜を内側にして接触させ、熱処理を加えて貼
り合わせることによって形成するＳＯＩ基板は、ウェー
ハに酸素を高濃度にイオン注入してウェーハの中間に５
ｉＯｚ層を形成するＳ ＩＭＯＸ等の他の方法で形成さ
れたＳＯＩ基板に比べてＳｉの結晶性が優れており、通
常の単結晶Ｓｉ基板と同じ製造工程を用いて半導体装置
を製造することができるために多用されている。
この貼り合わせＳＯＩ基板を製造する場合、２枚の半導
体基板を完全に貼り合わせることは容易でなく、貼り合
わせ面内に空隙が発生することがあり、極端な場合には
、その後の製造工程において、貼り合わせた基板どうし
が剥がれたり、種々の不都合が生じるおそれがある。
体基板を完全に貼り合わせることは容易でなく、貼り合
わせ面内に空隙が発生することがあり、極端な場合には
、その後の製造工程において、貼り合わせた基板どうし
が剥がれたり、種々の不都合が生じるおそれがある。
そのため、従来、２枚のＳｔ基板によって絶縁体層を挟
んで接着した後に、超音波、赤外線、Ｘ線等を用いて、
非破壊検査を行い空隙の有無を検査していた。
んで接着した後に、超音波、赤外線、Ｘ線等を用いて、
非破壊検査を行い空隙の有無を検査していた。
ところが、従来の超音波および赤外線を用いた検査方法
によると、その波長より短い厚さの微小な空隙を検出す
ることは原理的に不可能であり、Ｘ線による検査では、
空隙のような吸収の少ない部分の検出が困難であった。
によると、その波長より短い厚さの微小な空隙を検出す
ることは原理的に不可能であり、Ｘ線による検査では、
空隙のような吸収の少ない部分の検出が困難であった。
本発明は、上記の点に鑑み、基板の貼り合わせ面内に存
在する微小な空隙でも非破壊的に検査できる検査方法を
提供することを目的とする。
在する微小な空隙でも非破壊的に検査できる検査方法を
提供することを目的とする。
本発明にかかるＳＯＩ基板検査方法においては、貼り合
わせＳＯＩ基板の両面に、時間的に変化する電圧を印加
し、該基板中の空隙内で発生する部分放電に起因するパ
ルス状電圧を観測することによって、該基板中に存在す
る空隙の状態を試験することとした。
わせＳＯＩ基板の両面に、時間的に変化する電圧を印加
し、該基板中の空隙内で発生する部分放電に起因するパ
ルス状電圧を観測することによって、該基板中に存在す
る空隙の状態を試験することとした。
また、このＳＯＩ基板検査方法において、導電型が異な
る半導体層によって絶縁体層が挟まれている構造を有す
るＳＯＩ基板である場合、Ｐ型の半導体層が常にｎ型の
半導体層より高い電位になるように電圧を印加すること
とした。
る半導体層によって絶縁体層が挟まれている構造を有す
るＳＯＩ基板である場合、Ｐ型の半導体層が常にｎ型の
半導体層より高い電位になるように電圧を印加すること
とした。
また、このＳＯＩ基板検査方法において、導電型が同じ
半導体層によって絶縁体層が挟まれている構造を有する
ＳＯＩ基板である場合、厚い半導体層が常に薄い半導体
層の電位より、Ｐ型であれば高く、ｎ型であれば低くな
るように電圧を印加することとした。
半導体層によって絶縁体層が挟まれている構造を有する
ＳＯＩ基板である場合、厚い半導体層が常に薄い半導体
層の電位より、Ｐ型であれば高く、ｎ型であれば低くな
るように電圧を印加することとした。
また、このＳｏＩ基板検査方法において、ＳＯＩ基板を
絶縁性流体で覆った状態で試験をすることとした。
絶縁性流体で覆った状態で試験をすることとした。
そしてまた、このＳ６■基板検査方法において、ＳＯＩ
基板を真空中においた状態で試験をすることとした。
基板を真空中においた状態で試験をすることとした。
貼り合わせＳＯＩ基板の両面に電極を配置し、この間に
時間的に変化するある値以上の電圧を印加すると、ＳＯ
Ｉ基板に空隙がある場合、この空隙内で部分放電が発生
する。
時間的に変化するある値以上の電圧を印加すると、ＳＯ
Ｉ基板に空隙がある場合、この空隙内で部分放電が発生
する。
この部分放電に伴うパルス状電圧の大きさにより空隙の
大きさが推定でき、また、パルス状電圧の量により空隙
の量が推定できる。
大きさが推定でき、また、パルス状電圧の量により空隙
の量が推定できる。
この部分放電が発生する電圧は、空隙の状態にもよるが
、１気圧の空気が空隙内を満たしている場合では、空隙
内の電界強度が３０００Ｖ／ｍｍ以上である。
、１気圧の空気が空隙内を満たしている場合では、空隙
内の電界強度が３０００Ｖ／ｍｍ以上である。
時間的に変化する電圧を交流電圧の形で印加する場合は
、その周波数は、部分放電に伴うパルス状電圧と分離す
る必要があるため、低い方が好ましく、商用周波数であ
る５０Ｈｚあるいは６０Ｈ２を用いることができる。
、その周波数は、部分放電に伴うパルス状電圧と分離す
る必要があるため、低い方が好ましく、商用周波数であ
る５０Ｈｚあるいは６０Ｈ２を用いることができる。
以下、本発明の実施例を図面に基づいて説明する。
（１）第１実施例
この実施例においては、絶縁油中で、絶縁体層が異なる
導電型の半導体層によって挟まれた構造のＳＯＩ基板を
検査する方法の例を示す。
導電型の半導体層によって挟まれた構造のＳＯＩ基板を
検査する方法の例を示す。
第１図は、本発明のＳＯＩ基板検査方法の第１実施例の
説明図である。
説明図である。
この第１図において、１は半導体層、２は絶縁体層、３
は半導体層、４は導電性容器、５は電極、６は電極、７
はケーブル、８は絶縁油、ＨＰＦは遮断周波数１００ｋ
Ｈｚの高域通過濾過器、ＬＰＦは遮断周波数１ｋＨｚの
低域通過濾波器、Ｒは１００にΩの負荷抵抗、Ｅｌは５
０Ｈｚ、２０Ｖの交流電源、Ｅ２は３０Ｖの直流バイア
ス電源である。
は半導体層、４は導電性容器、５は電極、６は電極、７
はケーブル、８は絶縁油、ＨＰＦは遮断周波数１００ｋ
Ｈｚの高域通過濾過器、ＬＰＦは遮断周波数１ｋＨｚの
低域通過濾波器、Ｒは１００にΩの負荷抵抗、Ｅｌは５
０Ｈｚ、２０Ｖの交流電源、Ｅ２は３０Ｖの直流バイア
ス電源である。
この実施例においては、厚さ１μのＳｉＯ□からなる絶
縁体層２が、ｎ型Ｓｉ半導体層ｌと、Ｐ型Ｓｉ半導体層
３によって挟まれた構造の貼り合わせＳＯＩ基板が、導
電性容器４の低部に設けられた電極５の上に載置され、
その上に電極６が置かれ、この電極６からシールド線か
らなるケーブル７によって電気的に引き出されており、
導電性容器４中に、絶縁油であるシリコンオイル８が満
たされている。
縁体層２が、ｎ型Ｓｉ半導体層ｌと、Ｐ型Ｓｉ半導体層
３によって挟まれた構造の貼り合わせＳＯＩ基板が、導
電性容器４の低部に設けられた電極５の上に載置され、
その上に電極６が置かれ、この電極６からシールド線か
らなるケーブル７によって電気的に引き出されており、
導電性容器４中に、絶縁油であるシリコンオイル８が満
たされている。
そして、ＳＯＩ基板の両端に配置された電極５．６に、
ケーブル７を通じ、ＬＰＦを介して、直流電圧Ｅ２と交
流電圧Ｅ、を重畳した電圧が印加され、ＳＯＩ基板中の
空隙に発生する部分放電によって発生するパルス状電圧
は、ケーブル７を通し、ＨＰＦを介して負荷抵抗Ｒに加
わり、この負荷抵抗の両端に生じるパルス状電圧はオシ
ロスコープ等の観測装置によって観測される。
ケーブル７を通じ、ＬＰＦを介して、直流電圧Ｅ２と交
流電圧Ｅ、を重畳した電圧が印加され、ＳＯＩ基板中の
空隙に発生する部分放電によって発生するパルス状電圧
は、ケーブル７を通し、ＨＰＦを介して負荷抵抗Ｒに加
わり、この負荷抵抗の両端に生じるパルス状電圧はオシ
ロスコープ等の観測装置によって観測される。
この部分放電に伴うパルス状電圧を観測するには、基板
内の空気の状態、および、印加電圧等にもよるが、数μ
ｍの大きさの空隙がＳＯＩ基板中に発生している場合、
帯域２０ＭＨｚクラスのオシロスコープで充分である。
内の空気の状態、および、印加電圧等にもよるが、数μ
ｍの大きさの空隙がＳＯＩ基板中に発生している場合、
帯域２０ＭＨｚクラスのオシロスコープで充分である。
第２図は、本発明のＳＯＩ基板検査方法におけるケーブ
ル７のＡ点で観測される電圧波形のモデルである。
ル７のＡ点で観測される電圧波形のモデルである。
この部分放電に伴うパルス状電圧波形の電圧から空隙の
大きさが推定でき、パルスの量から空隙の量が推定でき
る。
大きさが推定でき、パルスの量から空隙の量が推定でき
る。
不純物の導電型が異なる２つの半導体層によって、絶縁
体層が挾まれる構造を有するＳＯＩ基板を検査する場合
は、印加電圧が変化しても、ｐ型半導体層が常にｎ型半
導体層より高い電位になるようにバイアスする。
体層が挾まれる構造を有するＳＯＩ基板を検査する場合
は、印加電圧が変化しても、ｐ型半導体層が常にｎ型半
導体層より高い電位になるようにバイアスする。
このようにすると、絶縁体層を挟んで順方向に電圧を印
加することになり、逆方向に電圧を印加する場合に生じ
る空乏層の拡がりがなく、半導体層での抵抗が減少し、
等価的に絶縁層両端に加わる電圧が上昇する。
加することになり、逆方向に電圧を印加する場合に生じ
る空乏層の拡がりがなく、半導体層での抵抗が減少し、
等価的に絶縁層両端に加わる電圧が上昇する。
さらに、その結果、部分放電によって発生するパルス状
電圧の減衰を抑えることができ、検出感度を上げること
ができる。
電圧の減衰を抑えることができ、検出感度を上げること
ができる。
また、ＳＯＩ基板を絶縁油中に置いて検査を行うことに
より、ＳＯＩ基板の端部での部分放電、および沿面放電
を抑制でき、基板中で発生する部分放電によるパルス状
電圧だけを観測することができる。
より、ＳＯＩ基板の端部での部分放電、および沿面放電
を抑制でき、基板中で発生する部分放電によるパルス状
電圧だけを観測することができる。
（２）第２実施例
この実施例においては、真空中で、絶縁体層が同じ導電
型の半導体層によって挟まれた構造のＳＯＩ基板を検査
する方法の例を示す。
型の半導体層によって挟まれた構造のＳＯＩ基板を検査
する方法の例を示す。
第３図は、本発明のＳＯＩ基板検査方法の第２実施例の
説明図である。
説明図である。
この図において、９が密閉された導電性真空容器である
こと、および、半導体層１がｐ型Ｓｉ、半導体層３が厚
さ３０００人程度０薄いＰ型Ｓｉであることの他は、第
１図において同符号を付して説明したものと同じである
。
こと、および、半導体層１がｐ型Ｓｉ、半導体層３が厚
さ３０００人程度０薄いＰ型Ｓｉであることの他は、第
１図において同符号を付して説明したものと同じである
。
そして、この場合に空隙の部分放電に伴うパルス状電圧
波形は、第２図に示されたものと同様である。
波形は、第２図に示されたものと同様である。
この実施例におけるように、ＳＯＩ基板が、絶縁体層が
異なる導電型の２つの半導体層によって挾まれる構造を
有し、活性層側の半導体層３が研磨されて薄くなってい
る場合は、Ｐ型であれば、厚い半導体層１が常に薄い半
導体層３の電位より高くなるように電圧を印加する。
異なる導電型の２つの半導体層によって挾まれる構造を
有し、活性層側の半導体層３が研磨されて薄くなってい
る場合は、Ｐ型であれば、厚い半導体層１が常に薄い半
導体層３の電位より高くなるように電圧を印加する。
そして、ｎ型であれば、厚い半導体層１が常に薄い半導
体層の電位より低くなるように電圧を印加する。
体層の電位より低くなるように電圧を印加する。
このように電圧を印加すると、厚い半導体層１には空乏
層ができないため、厚い半導体層１での抵抗が減少する
。
層ができないため、厚い半導体層１での抵抗が減少する
。
この場合、薄い半導体層３には空乏層ができるが、現在
、主に製造されている素子を形成する半導体層の厚さは
、約３０００人程度であり、これに対し基板となる半導
体層１の厚さは６００μｍ程度であるから、薄い半導体
層３の空乏層の影響は少ない。
、主に製造されている素子を形成する半導体層の厚さは
、約３０００人程度であり、これに対し基板となる半導
体層１の厚さは６００μｍ程度であるから、薄い半導体
層３の空乏層の影響は少ない。
このため、等価的に絶縁体層の両端に加わる電圧が上昇
し、さらに部分放電によって発生するパルス状電圧の減
衰も抑えることができ、検出感度を上げることができる
。
し、さらに部分放電によって発生するパルス状電圧の減
衰も抑えることができ、検出感度を上げることができる
。
ＳＯＩ基板を真空中に置いて検査を行うと、基板を汚染
することがなく、ＳＯＩ基板の端部での部分放電を抑制
でき、基板内部で発生する部分放電によるパルス状電圧
の測定感度を上げることができる。
することがなく、ＳＯＩ基板の端部での部分放電を抑制
でき、基板内部で発生する部分放電によるパルス状電圧
の測定感度を上げることができる。
上記の対策を施した場合の測定感度は、通常数ｐＣ（ピ
コクーロン）である。
コクーロン）である。
さらに、感度を上げるためには、ノイズを下げる必要が
ある。
ある。
さらに、測定感度を上げるためには、商用周波数のノイ
ズ、あるいはデジタル信号処理や放電現象を伴う機器か
ら発生するパルス性ノイズの影響を低減しなければなら
ないから、測定系全体を電波暗室内に設置する等の対策
を講じることが望ましい。
ズ、あるいはデジタル信号処理や放電現象を伴う機器か
ら発生するパルス性ノイズの影響を低減しなければなら
ないから、測定系全体を電波暗室内に設置する等の対策
を講じることが望ましい。
本発明によると、貼り合わせＳＯＩ基板の接合面に存在
する可能性がある空隙の有無およびその状態を非破壊的
に検査することができ、貼り合わせＳｏ■基板を使用し
た半導体装置の信頼性を向上することができ、この技術
分野において貢献するところが大きい。
する可能性がある空隙の有無およびその状態を非破壊的
に検査することができ、貼り合わせＳｏ■基板を使用し
た半導体装置の信頼性を向上することができ、この技術
分野において貢献するところが大きい。
第１図は、本発明のＳＯＩ基板検査方法の第１実施例の
説明図、 第２図は、本発明のＳＯＩ基板検査方法におけるケーブ
ル７のＡ点で観測される電圧波形のモデル、 第３図は、本発明のＳＯＩ基板検査方法の第２実施例の
説明図である。 ■−・−半導体層、２−・・絶縁体層、３−半導体層、
４導電性容器、５−電極、６−電極、７−ケーブル、８
−絶縁油、９−・密閉された真空容器、ＨＰＦ−−−遮
断周波数１００ｋＨｚの高域通過濾過器、Ｌ Ｐ Ｆ−
一遮断周波数１ｋＨｚの低域通過濾波器、Ｒ−−−１０
０ｋΩの負荷抵抗、Ｅ、・−５０Ｈｚ、２０■の交流電
源、Ｅ、−３０Ｖの直流バイアス電源 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本発明の５０ 基板検量方法の第１実施例の説明図 第 図 時間 本発明のＳ○１基板検査方法にあけるケーブル７のＡ点
で観測される電圧波形のモデル 本発明のＳ○ 基板検査方法の第２実施例の説明図 第６図
説明図、 第２図は、本発明のＳＯＩ基板検査方法におけるケーブ
ル７のＡ点で観測される電圧波形のモデル、 第３図は、本発明のＳＯＩ基板検査方法の第２実施例の
説明図である。 ■−・−半導体層、２−・・絶縁体層、３−半導体層、
４導電性容器、５−電極、６−電極、７−ケーブル、８
−絶縁油、９−・密閉された真空容器、ＨＰＦ−−−遮
断周波数１００ｋＨｚの高域通過濾過器、Ｌ Ｐ Ｆ−
一遮断周波数１ｋＨｚの低域通過濾波器、Ｒ−−−１０
０ｋΩの負荷抵抗、Ｅ、・−５０Ｈｚ、２０■の交流電
源、Ｅ、−３０Ｖの直流バイアス電源 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本発明の５０ 基板検量方法の第１実施例の説明図 第 図 時間 本発明のＳ○１基板検査方法にあけるケーブル７のＡ点
で観測される電圧波形のモデル 本発明のＳ○ 基板検査方法の第２実施例の説明図 第６図
Claims (5)
- （１）、貼り合わせＳＯＩ基板の両面に、時間的に変化
する電圧を印加し、該基板中の空隙内で発生する部分放
電に起因するパルス状電圧を観測することによって、該
基板中に存在する空隙の状態を試験することを特徴とす
る貼り合わせＳＯＩ基板検査方法。 - （２）、導電型が異なる半導体層によって絶縁体層が挟
まれている構造を有するＳＯＩ基板である場合、ｐ型の
半導体層が常にｎ型の半導体層より高い電位になるよう
に電圧を印加することを特徴とする請求項１記載のＳＯ
Ｉ基板の検査方法。 - （３）、導電型が同じ半導体層によって絶縁体層が挟ま
れている構造を有するＳＯＩ基板である場合、厚い半導
体層が常に薄い半導体層の電位より、ｐ型であれば高く
、ｎ型であれば低くなるように電圧を印加することを特
徴とする請求項１記載のＳＯＩ基板の検査方法。 - （４）、ＳＯＩ基板を絶縁性流体で覆った状態で試験を
することを特徴とする請求項１記載のＳＯＩ基板の検査
方法。 - （５）、ＳＯＩ基板を真空中においた状態で試験をする
ことを特徴とする請求項１記載のＳＯＩ基板の検査方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19401890A JPH0480938A (ja) | 1990-07-24 | 1990-07-24 | Ｓｏｉ基板検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19401890A JPH0480938A (ja) | 1990-07-24 | 1990-07-24 | Ｓｏｉ基板検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480938A true JPH0480938A (ja) | 1992-03-13 |
Family
ID=16317577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19401890A Pending JPH0480938A (ja) | 1990-07-24 | 1990-07-24 | Ｓｏｉ基板検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480938A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7258209B2 (en) | 2000-05-29 | 2007-08-21 | Honda Giken Kogyo Kabushiki Kaisha | Brake drum and method for producing the same |
| JP2011209266A (ja) * | 2010-03-08 | 2011-10-20 | Mitsubishi Electric Corp | 半導体装置の絶縁欠陥検出装置 |
| US8905202B2 (en) | 2011-03-07 | 2014-12-09 | Tpr Co., Ltd. | Brake drum |
| JP2019203820A (ja) * | 2018-05-24 | 2019-11-28 | 三菱電機株式会社 | 絶縁基板の検査方法、検査装置 |
-
1990
- 1990-07-24 JP JP19401890A patent/JPH0480938A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7258209B2 (en) | 2000-05-29 | 2007-08-21 | Honda Giken Kogyo Kabushiki Kaisha | Brake drum and method for producing the same |
| JP2011209266A (ja) * | 2010-03-08 | 2011-10-20 | Mitsubishi Electric Corp | 半導体装置の絶縁欠陥検出装置 |
| US8905202B2 (en) | 2011-03-07 | 2014-12-09 | Tpr Co., Ltd. | Brake drum |
| JP2019203820A (ja) * | 2018-05-24 | 2019-11-28 | 三菱電機株式会社 | 絶縁基板の検査方法、検査装置 |
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