JPH0479027B2 - - Google Patents
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- JPH0479027B2 JPH0479027B2 JP60043206A JP4320685A JPH0479027B2 JP H0479027 B2 JPH0479027 B2 JP H0479027B2 JP 60043206 A JP60043206 A JP 60043206A JP 4320685 A JP4320685 A JP 4320685A JP H0479027 B2 JPH0479027 B2 JP H0479027B2
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- JP
- Japan
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- pipeline
- vector
- timing
- vector register
- instruction
- Prior art date
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- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 102100028918 Catenin alpha-3 Human genes 0.000 description 4
- 101000916179 Homo sapiens Catenin alpha-3 Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Description
【発明の詳細な説明】
〔概要〕
演算器がパイプラインを介して接続されたバン
ク構成のベクトルレジスタに、その任意の空きス
ロツトを利用してアクセスできるようにするた
め、演算器のバツフアの段数切り替え可能にして
ベクトルレジスタの任意の空きスロツトにタイミ
ングを整合できるようにする。
ク構成のベクトルレジスタに、その任意の空きス
ロツトを利用してアクセスできるようにするた
め、演算器のバツフアの段数切り替え可能にして
ベクトルレジスタの任意の空きスロツトにタイミ
ングを整合できるようにする。
本発明は、ベクトル処理装置に関するものであ
り、特にベクトルレジスタへのアクセスを効率化
するためのパイプライン制御方式に関する。
り、特にベクトルレジスタへのアクセスを効率化
するためのパイプライン制御方式に関する。
最近のパイプライン方式のベクトル処理装置で
は、ロード、ストア、演算などの複数のパイプラ
インをそなえ、これらがそれぞれベクトルレジス
タにアクセスして、処理を並行して実行できるよ
うになつている。このため、ベクトルレジスタの
アクセス効率を良くする必要があり、一般に、ベ
クトルレジスタを複数のバンクに分割して、より
多くのアクセス源が同一タイミングにおいてアク
セス出来るように構成されている。
は、ロード、ストア、演算などの複数のパイプラ
インをそなえ、これらがそれぞれベクトルレジス
タにアクセスして、処理を並行して実行できるよ
うになつている。このため、ベクトルレジスタの
アクセス効率を良くする必要があり、一般に、ベ
クトルレジスタを複数のバンクに分割して、より
多くのアクセス源が同一タイミングにおいてアク
セス出来るように構成されている。
第２図は、このようなバンク構成のベクトルレ
ジスタをもつベクトル処理装置の概略構成を示し
たものである。
ジスタをもつベクトル処理装置の概略構成を示し
たものである。
図において、２１は主記憶装置、２２はベクト
ルレジスタVR、２３，２４，２５はそれぞれ
ADD、MULTI、DIVの各演算パイプラインを表
している。
ルレジスタVR、２３，２４，２５はそれぞれ
ADD、MULTI、DIVの各演算パイプラインを表
している。
図示の例では、ベクトルレジスタVR２２は、
８個のバンク＃０ないし＃７に分割され、同一な
アドレスが各バンクに順次分配されるインタリー
ブ形式で構成されている。
８個のバンク＃０ないし＃７に分割され、同一な
アドレスが各バンクに順次分配されるインタリー
ブ形式で構成されている。
主記憶装置２１およびADD、MULTI、DIVの
各演算パイプライン２３，２４，２５は、それぞ
れベクトルレジスタVR２２の各バンク＃０ない
し＃７のいずれに対してもアクセス可能であり、
任意のアドレス位置へデータを書き込みあるいは
そこからデータを読み出すことができるように制
御されている。
各演算パイプライン２３，２４，２５は、それぞ
れベクトルレジスタVR２２の各バンク＃０ない
し＃７のいずれに対してもアクセス可能であり、
任意のアドレス位置へデータを書き込みあるいは
そこからデータを読み出すことができるように制
御されている。
たとえば各演算パイプラインは、ベクトルレジ
スタVR２２からオペランドR3およびR2を読み出
し、演算を実行して、演算結果のオペランドR1
をベクトルレジスタVR２２書き込む動作を行
う。
スタVR２２からオペランドR3およびR2を読み出
し、演算を実行して、演算結果のオペランドR1
をベクトルレジスタVR２２書き込む動作を行
う。
この場合、各バンクをアクセスするタイミング
を各アクセス源に対して規定し、１つのパイプラ
イン制御回路によつて集中管理する必要がある。
このタイミングは、バンクスロツトと呼ばれてい
る。ここでは、便宜上バンクの個数が８個（０〜
７）あるものとして、以下の説明を進めていく。
を各アクセス源に対して規定し、１つのパイプラ
イン制御回路によつて集中管理する必要がある。
このタイミングは、バンクスロツトと呼ばれてい
る。ここでは、便宜上バンクの個数が８個（０〜
７）あるものとして、以下の説明を進めていく。
ところで演算パイプラインのように、ベクトル
レジスタの読み出しから演算結果の書き込みまで
のタイミングが固定のものでは、比較的制御がや
りやすいため、従来は、３つのオペランド（２つ
の入力オペランドと１つの出力オペランド）に割
り当てるスロツトの関係（距離）を固定してい
た。
レジスタの読み出しから演算結果の書き込みまで
のタイミングが固定のものでは、比較的制御がや
りやすいため、従来は、３つのオペランド（２つ
の入力オペランドと１つの出力オペランド）に割
り当てるスロツトの関係（距離）を固定してい
た。
第３図は、演算パイプラインに割り当てられた
ベクトルレジスタVRのアクセススロツトの使用
例を示すものである。R3、R2は演算パイプライ
ンによる入力オペランドのアクセスを示し、R1
は出力オペランドを示す。たとえばADDの場合
は R3＋R2→R1 の処理で使用されるベクトルレジスタVRの各バ
ンクごとのアクセススロツトを表している。
ベクトルレジスタVRのアクセススロツトの使用
例を示すものである。R3、R2は演算パイプライ
ンによる入力オペランドのアクセスを示し、R1
は出力オペランドを示す。たとえばADDの場合
は R3＋R2→R1 の処理で使用されるベクトルレジスタVRの各バ
ンクごとのアクセススロツトを表している。
１巡回のアクセスにR1オペランドのアクセス
がないのは演算パイプラインのステージ段数によ
るものである。
がないのは演算パイプラインのステージ段数によ
るものである。
第３図に示されているような状態を『T1、T2、
T3スロツトが専有されている』という。
T3スロツトが専有されている』という。
このように、従来の方式では、オペランド相互
間のスロツト距離が固定されている。たとえば第
３図の例では、連続する３つのスロツトとして規
定される。したがつて、このようなスロツト関係
に対応する空きスロツト群がないと命令を発信出
来ないことになる。
間のスロツト距離が固定されている。たとえば第
３図の例では、連続する３つのスロツトとして規
定される。したがつて、このようなスロツト関係
に対応する空きスロツト群がないと命令を発信出
来ないことになる。
第２図の例のように、８個のバンクにインタリ
ーブされたベクトルレジスタVRをもつベクトル
処理装置の場合には、２個の演算パイプラインと
１個のロード／ストアパイプラインとが、ベクト
ルレジスタVRをアクセスしたならば、残りのス
ロツトが不足して、後続する第３の演算命令の発
信が行えなくなる。
ーブされたベクトルレジスタVRをもつベクトル
処理装置の場合には、２個の演算パイプラインと
１個のロード／ストアパイプラインとが、ベクト
ルレジスタVRをアクセスしたならば、残りのス
ロツトが不足して、後続する第３の演算命令の発
信が行えなくなる。
第４図の例は、加算パイプラインがAR3、AR2、
AR1で示す３つのスロツトを使用し、ロードパイ
プラインがＬで示す１つのスロツトを使用してい
る状況を示す。
AR1で示す３つのスロツトを使用し、ロードパイ
プラインがＬで示す１つのスロツトを使用してい
る状況を示す。
このとき、○△□☆は、それぞれ空スロツトを
表し、４個のバンクスロツトが空いていることを
示している。
表し、４個のバンクスロツトが空いていることを
示している。
ところが、演算器の段数が固定（この例では10
段）であるとすると、第３図に示すように、３つ
のスロツトが連続的に空いていないと、命令の発
信が出来ないことになる。
段）であるとすると、第３図に示すように、３つ
のスロツトが連続的に空いていないと、命令の発
信が出来ないことになる。
複数バンクによるインタリーブ構成のベクトル
レジスタに対して演算パイプラインがアクセスす
る場合の従来のバンクスロツト割り当ては、オペ
ランド相互間のスロツト距離を固定する方式をと
つていたため、次の演算命令に対して空きスロツ
ト数が十分あつても、そのスロツト距離関係が、
演算パイプラインのオペランドに割り当てられて
いるスロツト距離関係に整合していない場合に
は、次の演算命令を発信することができず、ベク
トルレジスタのアクセス効率が上がらないという
問題があつた。
レジスタに対して演算パイプラインがアクセスす
る場合の従来のバンクスロツト割り当ては、オペ
ランド相互間のスロツト距離を固定する方式をと
つていたため、次の演算命令に対して空きスロツ
ト数が十分あつても、そのスロツト距離関係が、
演算パイプラインのオペランドに割り当てられて
いるスロツト距離関係に整合していない場合に
は、次の演算命令を発信することができず、ベク
トルレジスタのアクセス効率が上がらないという
問題があつた。
本発明は、上記した問題点を解決するために、
ベクトルレジスタのビジー／空き状況に応じて演
算命令のオペランドデータ読み出しタイミングと
演算結果書き込みタイミングとの間隔を変更可能
にして、命令を発信できる機会の増大を図るよう
にしたものである。
ベクトルレジスタのビジー／空き状況に応じて演
算命令のオペランドデータ読み出しタイミングと
演算結果書き込みタイミングとの間隔を変更可能
にして、命令を発信できる機会の増大を図るよう
にしたものである。
それによる本発明のパイプライン制御方式の構
成は、主記憶装置と、それぞれが定められたアク
セスタイミングをもつた複数個のバンクにインタ
リーブされた複数のベクトルレジスタと、複数の
演算パイプラインと、上記主記憶装置とベクトル
レジスタとの間でデータを転送するパイプライン
とをそなえたデータ処理システムにおいて、 上記演算パイプラインを使用する演算命令につ
いて、ベクトルレジスタからのオペランドデータ
の読み取りタイミングと演算結果をベクトルレジ
スタに書き込むタイミングとの間隔を可変にして
上記ベクトルレジスタの各バンクの空き状況から
当該演算命令の実行可能性調べ、実行可能である
場合には当該演算命令の発信を許可し、また上記
演算パイプラインは演算結果の書き込みタイミン
グを可変にできる切り換え可能な段数をもつバツ
フアをそなえ、当該演算命令について実行可能と
された読み切りタイミングでベクトルレジスタか
らオペランドデータを読み取り、実行可能にされ
た書き込みタイミングで演算結果をベクトルレジ
スタに書き込むように制御されることを特徴とす
る。
成は、主記憶装置と、それぞれが定められたアク
セスタイミングをもつた複数個のバンクにインタ
リーブされた複数のベクトルレジスタと、複数の
演算パイプラインと、上記主記憶装置とベクトル
レジスタとの間でデータを転送するパイプライン
とをそなえたデータ処理システムにおいて、 上記演算パイプラインを使用する演算命令につ
いて、ベクトルレジスタからのオペランドデータ
の読み取りタイミングと演算結果をベクトルレジ
スタに書き込むタイミングとの間隔を可変にして
上記ベクトルレジスタの各バンクの空き状況から
当該演算命令の実行可能性調べ、実行可能である
場合には当該演算命令の発信を許可し、また上記
演算パイプラインは演算結果の書き込みタイミン
グを可変にできる切り換え可能な段数をもつバツ
フアをそなえ、当該演算命令について実行可能と
された読み切りタイミングでベクトルレジスタか
らオペランドデータを読み取り、実行可能にされ
た書き込みタイミングで演算結果をベクトルレジ
スタに書き込むように制御されることを特徴とす
る。
本発明によれば、ベクトルレジスタの空きスロ
ツトの距離関係がどのようなものであつても、演
算パイプライン側のバツフア段数を切り換えるこ
とにより、自己のオペランド間のアクセススロツ
ト距離を変更し、ベクトルレジスタの空きスロツ
トの距離関係に整合させることを可能にするもの
である。
ツトの距離関係がどのようなものであつても、演
算パイプライン側のバツフア段数を切り換えるこ
とにより、自己のオペランド間のアクセススロツ
ト距離を変更し、ベクトルレジスタの空きスロツ
トの距離関係に整合させることを可能にするもの
である。
第５図は、本発明が適用可能なベクトル処理装
置の１実施例の構成を概略的に示したものであ
る。
置の１実施例の構成を概略的に示したものであ
る。
第５図において、５１は主記憶装置、５２は主
記憶制御装置、５３はアライン処理回路、５４は
ベクトルレジスタVR、５５，５６，５７はそれ
ぞれADD、MULTI、DIVの演算パイプライン、
５８は命令処理回路、５９はパイプライン制御回
路、６０はスカラ処理装置を表している。
記憶制御装置、５３はアライン処理回路、５４は
ベクトルレジスタVR、５５，５６，５７はそれ
ぞれADD、MULTI、DIVの演算パイプライン、
５８は命令処理回路、５９はパイプライン制御回
路、６０はスカラ処理装置を表している。
動作は次のように行われている。図中のパイプ
ライン制御回路５９が各パイプラインの集中管理
を行つている。まず、スカラ処理装置６０におい
て、フエツチされた命令がベクトル命令であるこ
とが判別されると、命令処理回路５８に転送され
る。
ライン制御回路５９が各パイプラインの集中管理
を行つている。まず、スカラ処理装置６０におい
て、フエツチされた命令がベクトル命令であるこ
とが判別されると、命令処理回路５８に転送され
る。
命令処理回路５８では、パイプライン制御回路
５９に対して信号のやりとりを行い、命令が発信
可能であるとき、命令処理回路５８から、パイプ
ライン制御回路５９に対して、OP−CODE、ベ
クトル長VLなどの必要な情報を転送し、命令の
発信を行う。
５９に対して信号のやりとりを行い、命令が発信
可能であるとき、命令処理回路５８から、パイプ
ライン制御回路５９に対して、OP−CODE、ベ
クトル長VLなどの必要な情報を転送し、命令の
発信を行う。
パイプライン制御回路５９は、前述したバンク
スロツトの管理やアライン処理制御などの各種制
御を行う。すなわち、パイプライン制御回路５９
から命令処理回路５８へ通知されるバンクスロツ
トの空き情報にしたがつて、命令の発信の可否を
決定している。
スロツトの管理やアライン処理制御などの各種制
御を行う。すなわち、パイプライン制御回路５９
から命令処理回路５８へ通知されるバンクスロツ
トの空き情報にしたがつて、命令の発信の可否を
決定している。
従つて、演算パイプラインの段数が固定である
として制御を行うと、前述したように、３つのオ
ペランドをアクセスする３つのスロツト間の相互
距離関係は固定となつてしまうので、前述した第
３図の例のように、たとえ３つのスロツトが空い
ていたとしても、命令の発信が出来ないという性
能ダウンの原因になる。
として制御を行うと、前述したように、３つのオ
ペランドをアクセスする３つのスロツト間の相互
距離関係は固定となつてしまうので、前述した第
３図の例のように、たとえ３つのスロツトが空い
ていたとしても、命令の発信が出来ないという性
能ダウンの原因になる。
したがつて、本発明においては、第４図のよう
な状態であつても命令の発信を許可し、パイプラ
イン制御回路５９によつてスロツトの占有状況を
認識し、演算パイプラインの段数を変化させる。
な状態であつても命令の発信を許可し、パイプラ
イン制御回路５９によつてスロツトの占有状況を
認識し、演算パイプラインの段数を変化させる。
第６図に、パイプライン制御回路５９の一部を
示す。
示す。
第６図において、６１−０ないし６１−７はそ
れぞれバンクスロツトT0ないしT7のBUSY表示
FF、６２ないし６８はNORゲート、６９はOR
ゲートを表している。図示の回路は、T3，T4を
R3，R2オペランドに割り当てた場合の回路であ
り、T3およびT4が空きでかつ他のT0〜T2，T5〜
T7のうちいずれかのタイミングが空きであるこ
とを検出したとき命令の発信を許可するように動
作するものである。
れぞれバンクスロツトT0ないしT7のBUSY表示
FF、６２ないし６８はNORゲート、６９はOR
ゲートを表している。図示の回路は、T3，T4を
R3，R2オペランドに割り当てた場合の回路であ
り、T3およびT4が空きでかつ他のT0〜T2，T5〜
T7のうちいずれかのタイミングが空きであるこ
とを検出したとき命令の発信を許可するように動
作するものである。
８個のFF６１−０ないし６１−７は８個のタ
イミング（T0〜T7）に対応しており、これらの
FFがセツトされると、そのタイミングは占有さ
れたこと（BUSY）を意味する。このセツト信
号は命令処理装置より送出される。
イミング（T0〜T7）に対応しており、これらの
FFがセツトされると、そのタイミングは占有さ
れたこと（BUSY）を意味する。このセツト信
号は命令処理装置より送出される。
NORゲート６３ないし６８のいずれかが“１”
を出力、すなわちセレクト信号（SELECT０な
いしSELECT４）を“１”とするためには、
NORゲート６２からの入力が“０”でかつ対応
するFFからの入力が“０”であること、すなわ
ちそのFFが非BUSY（空き）を表している必要が
ある。
を出力、すなわちセレクト信号（SELECT０な
いしSELECT４）を“１”とするためには、
NORゲート６２からの入力が“０”でかつ対応
するFFからの入力が“０”であること、すなわ
ちそのFFが非BUSY（空き）を表している必要が
ある。
さらにNORゲート６２の出力が“０”となる
ためには、FF６１−３および６１−４のいずれ
かあるいは双方が“ON”、すなわちBUSY状態
にセツトされている必要がある。
ためには、FF６１−３および６１−４のいずれ
かあるいは双方が“ON”、すなわちBUSY状態
にセツトされている必要がある。
すなわち、この動作論理は、まずR3およびR2
オペランドのためにT3およびT4スロツトを占有
した後、その他に空き状態のスロツトがあれば、
R1オペランドのために、そのスロツトに対する
セレクト信号を発生させるものである。
オペランドのためにT3およびT4スロツトを占有
した後、その他に空き状態のスロツトがあれば、
R1オペランドのために、そのスロツトに対する
セレクト信号を発生させるものである。
ORゲート６９は、いずれかのセレクト信号が
“１”となつたとき、すなわち、必要なR1オペラ
ンドに対するスロツトが獲得できたとき、命令発
信許可信号を命令処理回路に送出する。
“１”となつたとき、すなわち、必要なR1オペラ
ンドに対するスロツトが獲得できたとき、命令発
信許可信号を命令処理回路に送出する。
従来は、演算パイプラインの段数が固定であつ
たため、たとえば３つの連続するスロツトが空き
状態でないと命令の発信を許可しないようにして
いた。
たため、たとえば３つの連続するスロツトが空き
状態でないと命令の発信を許可しないようにして
いた。
ところが、第６図の回路においては、R3およ
びR2に対応する連続した２つのスロツトさえ空
いていれば、残りのR1に対応するスロツトは、
どのスロツトでも空いてさえいれば命令の発信が
許可されるようになつている。
びR2に対応する連続した２つのスロツトさえ空
いていれば、残りのR1に対応するスロツトは、
どのスロツトでも空いてさえいれば命令の発信が
許可されるようになつている。
そして、このパイプライン制御回路は、スロツ
トのアクセス状況に応じて各セレクト信号
（Select０〜４）を発生し、第１図に示す演算パ
イプラインの各段の出力のどれかを選択すること
により、演算パイプラインの段数を変化させて、
任意の空きスロツトにタイミングを合わせること
が出来る。
トのアクセス状況に応じて各セレクト信号
（Select０〜４）を発生し、第１図に示す演算パ
イプラインの各段の出力のどれかを選択すること
により、演算パイプラインの段数を変化させて、
任意の空きスロツトにタイミングを合わせること
が出来る。
第１図は、本発明に基づく演算パイプラインの
１実施例構成を示している。
１実施例構成を示している。
第１図において、１はベクトルレジスタVRか
ら読み出されたR2オペランド、２は同じくVRか
ら読み出されたR3オペランド、３，４，６はシ
フタ、５は加算器、７−０ないし７−４はバツフ
アレジスタ、８−０ないし８−４はANDゲート、
９はベクトルレジスタVRへ書き込むR1オペラン
ドである。
ら読み出されたR2オペランド、２は同じくVRか
ら読み出されたR3オペランド、３，４，６はシ
フタ、５は加算器、７−０ないし７−４はバツフ
アレジスタ、８−０ないし８−４はANDゲート、
９はベクトルレジスタVRへ書き込むR1オペラン
ドである。
バツフアレジスタ７−０ないし７−４は、クロ
ツクごとに演算結果がコピー転送されるタイミン
グ調整用バツフア段であり、各段の出力は、
ANDゲート８−０ないし８−４において、第６
図のパイプライン制御回路から出力されたセレク
ト信号（Select０〜Select４）によつて択一的に
選択される。
ツクごとに演算結果がコピー転送されるタイミン
グ調整用バツフア段であり、各段の出力は、
ANDゲート８−０ないし８−４において、第６
図のパイプライン制御回路から出力されたセレク
ト信号（Select０〜Select４）によつて択一的に
選択される。
これにより、R1オペランドをベクトルレジス
タVRに書き込むタイミングを、セレクト信号に
より指示された空きのバンクスロツトに整合させ
ることができる。
タVRに書き込むタイミングを、セレクト信号に
より指示された空きのバンクスロツトに整合させ
ることができる。
なお、第６図の回路は、前述したようにT3，
T4スロツトをR3，R2オペランドとして選択した
ときに使用される部分のみを示してある。実際に
は、R3，R2の割り付けには８通りあるので（R3，
R2は連続していなければならないから）８倍の
回路量が必要である。
T4スロツトをR3，R2オペランドとして選択した
ときに使用される部分のみを示してある。実際に
は、R3，R2の割り付けには８通りあるので（R3，
R2は連続していなければならないから）８倍の
回路量が必要である。
以上のように、本発明によれば、従来であれ
ば、空きスロツト位置とスロツト距離関係が不整
合であるために命令処理回路で待たされていた命
令が発信および実行できる機会が増大するので、
ベクトル処理装置の効率を向上させることができ
る。
ば、空きスロツト位置とスロツト距離関係が不整
合であるために命令処理回路で待たされていた命
令が発信および実行できる機会が増大するので、
ベクトル処理装置の効率を向上させることができ
る。
第１図は本発明による演算パイプラインの１実
施例構成を示す図、第２図は一般的なベクトル処
理装置の概略構成を示す図、第３図はスロツトの
使用例を説明する図、第４図はスロツトの使用状
況例を説明する図、第５図はベクトル処理装置の
実施例構成を示す図、第６図はパイプライン制御
回路の実施例構成を示す図である。 第１図において、１はR2オペランド、２はR3
オペランド、５は加算器、７−０ないし７−４は
バツフアレジスタ、８−０ないし８−４はAND
ゲート、９はR1オペランドを示す。
施例構成を示す図、第２図は一般的なベクトル処
理装置の概略構成を示す図、第３図はスロツトの
使用例を説明する図、第４図はスロツトの使用状
況例を説明する図、第５図はベクトル処理装置の
実施例構成を示す図、第６図はパイプライン制御
回路の実施例構成を示す図である。 第１図において、１はR2オペランド、２はR3
オペランド、５は加算器、７−０ないし７−４は
バツフアレジスタ、８−０ないし８−４はAND
ゲート、９はR1オペランドを示す。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、それぞれが定められたアクセ
スタイミングをもつた複数個のバンクにインタリ
ーブされた複数のベクトルレジスタと、複数の演
算パイプラインと、上記主記憶装置とベクトルレ
ジスタとの間でデータを転送するパイプラインと
をそなえたデータ処理システムにおいて、 上記演算パイプラインを使用する演算命令につ
いて、ベクトルレジスタからのオペランドデータ
の読み取りタイミングと演算結果をベクトルレジ
スタに書き込むタイミングとの間隔を可変にして
上記ベクトルレジスタの各バンクの空き状況から
当該演算命令の実行可能性を調べ、実行可能であ
る場合には当該演算命令の発信を許可し、また上
記演算パイプラインは演算結果の書き込みタイミ
ングを可変にできる切り換え可能な段数をもつバ
ツフアをそなえ、当該演算命令について実行可能
とされた読み切りタイミングでベクトルレジスタ
からオペランドデータを読み取り、実行可能にさ
れた書き込みタイミングで演算結果をベクトルレ
ジスタに書き込むように制御されることを特徴と
するパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320685A JPS61202281A (ja) | 1985-03-05 | 1985-03-05 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320685A JPS61202281A (ja) | 1985-03-05 | 1985-03-05 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61202281A JPS61202281A (ja) | 1986-09-08 |
| JPH0479027B2 true JPH0479027B2 (ja) | 1992-12-14 |
Family
ID=12657445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320685A Granted JPS61202281A (ja) | 1985-03-05 | 1985-03-05 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202281A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727363A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Vector data processor |
| JPS5797169A (en) * | 1980-12-06 | 1982-06-16 | Fujitsu Ltd | Vector data processing device |
| JPS5797170A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Control system |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
-
1985
- 1985-03-05 JP JP4320685A patent/JPS61202281A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727363A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Vector data processor |
| JPS5797169A (en) * | 1980-12-06 | 1982-06-16 | Fujitsu Ltd | Vector data processing device |
| JPS5797170A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Control system |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61202281A (ja) | 1986-09-08 |
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