JPH0477140A

JPH0477140A - 位相同期回路

Info

Publication number: JPH0477140A
Application number: JP2188375A
Authority: JP
Inventors: Yuji Tokunaga; 裕治徳永
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-17
Filing date: 1990-07-17
Publication date: 1992-03-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕電圧制御発振器により発振されるパルスをクロツク供給
回路より供給されるクロックと位相同期を行なって出力
する位相同期回路に関し、クロック供給回路において供
給クロックの切替えが行なわれたときに位相同期回路の
出力パルスの変動を抑制することを目的とし、切替えにより２つのクロック発振器の一方のクロックを
出力するクロック供給回路と、電圧制御発振器の出力パ
ルスを前記クロックの位相と比較し、位相差に応じてフ
ィルタ回路の蓄積電圧を変化させて前記電圧制御発振器
の出力周波数を制御し、出力パルスとクロックの位相同
期を行なう位相同期発振回路により構成される位相同期
回路において、前記フィルタ回路の蓄積電圧を受信して
ディジタル値に変換し、該ディジタル値を周期的に記憶
するとともにアナログ電圧に再変換して出力する電圧記
憶手段と、前記フィルタ回路と電圧制御発振器の間に設
け、該フィルタ回路の蓄積電圧と前記電圧記憶手段の出
力電圧を入力し、電圧切替制御手段より切替信号を受信
しないときにフィルタ回路の蓄積電圧、該切替信号を受
信したときに前記電圧記憶手段の出力電圧を前記電圧制
御発振回路に対して出力する電圧切替手段と、前記クロ
ック供給回路においてクロックの切替が行なわれてから
一定時間の間、前記電圧記憶手段に記憶された前記ディ
ジタル値の電圧を固定させて前記電圧切替手段に切替信
号を出力する前記電圧切替制御手段を備えるように構成
する。

〔産業上の利用分野〕

本発明は、電圧制御発振器により発振されるパルスをク
ロック供給回路より供給されるクロックと位相同期を行
なって出力する位相同期回路に関する。

近年、通信システムのディジタル化が進展するのに伴い
、各種の通信機器等に対して供給するクロックパルスの
位相を同期させる必要が増え、位相同期回路が多く用い
られるようになっている。

位相同期回路は基本的にはクロック供給回路と位相同期
発振回路により構成され、位相同期発振回路にはアナロ
グ式のものとディジタル式のものがある。アナログ式の
位相同期発振回路は、通常、電圧制御発振器において発
振したパルスを前記クロック供給回路より供給されるク
ロックを基準として位相比較を行ない、位相差に応じて
電圧制御発振器に入力される制御電圧を変化させること
により発振周波数を変化させて位相同期をとっている。

また基準となるクロックの供給方法には各種の方式があ
るが、前記クロック供給回路に２組のクロック発振器を
備え、切替回路によりその一方を出力として供給するも
のが多い。

以上の如き構成による位相同期回路において、故障また
は点検のために前記クロック供給回路のクロック発振器
の切替えか行なわれると、位相同期発振回路に供給され
る基準のクロックに瞬間的な変化が生ずるが、該位相同
期発振回路内にはアナログ回路が組まれているため、ク
ロック切替復習（の間、出力パルスが不安定となり、該
出力パルスを受信している機器側において異常が検出さ
れることが多い。

このため、クロックの切替えが行なわれたときに位相同
期回路よりの出力パルスが不安定となる時間を極力短く
することが必要となっている。

〔従来の技術〕

第４図は従来技術の回路ブロック図、第５図は従来技術
の他の回路ブロック図、第６図は従来技術のタイムチャ
ート、第７図は第５図の回路ブロックにおけるタイムチ
ャートである。

第４図はクロックが停止したときにも出力クロックの周
波数が大きく変化しないようにするための自走機能を特
に有していない位相同期回路の回路ブロック図、第５図
は自走機能を有する位相同期回路の回路ブロック図の例
を示しているが、第４図及び第５図中の同一部分は同一
記号を用いている。また、第６図は第４図及び第５図の
位相同期回路にクロックが入力されているとき及び該ク
ロックの切替えが行なわれたときのタイムチャートを示
し、図中の■〜［相］は第４図及び第５図中に同一記号
で示した箇所の波形を示す。

以下、第６図を併用して第４図を説明する。

クロック供給回路１０には２組のクロック発振器（ＣＬ
Ｋｏ、　＋　）　１１．１２が設けられ、それぞれの出
力クロックは第６図の■、■に示す如（同期している。

クロック供給回路１０の制御回路（ＣＯＮＴ）１４より
■の制御線に制御信号が出力されていないときは、クロ
ック切替回路（ＳＥＬＦ）１３は０側の入力、即ち、ク
ロック発振器１１よりのクロック■を出力する。該クロ
ック供給回路ＩＯよりの出力クロックは位相同期発振回
路２０にクロック■として入力される。クロック■は位
相同期発振回路２０の位相比較回路２１Ｓに入力される
と、論理積（以下、ＡＮＤと記す）回路２１ｂに直接及
び遅延回路（ＤＬ）２１ａ経由で入力され、クロック■
の立上がり時に該ＡＮＤ回路２１ｂより短いパルス■を
出力してフリップフロップ回路（ＦＦ）　２１ｃ　ラリ
セットさせる。

該フリップフロップ回路２１ｃのクロックパルス端子（
ＣＰ）には電圧制御発振器（ＶＣＯ）２３の出力パルス
＠がカウンタ（ＣＮＴ＋　）２４において分周されたパ
ルス０が入力されている。第６図に示す如（、電圧制御
発振器２３の発振周波数はクロック■及び出力パルス０
の２倍であるとし、前記カウンタ２４において２分の１
に分周されるものとする。前記リセットパルス■が入力
される直前のパルス０の電位を高レベルとすれば、フリ
ップフロップ回路２１ｃのＱ、の出力■は高レベル（以
下、Ｈレベルと記す）、Ｑｏと逆位相の出力を送出する
Ｑｌの出力■は低レベル（以下、Ｌレベルと記す）とな
る。この状態においてはフィルタ回路２２のコンデンサ
ＣＩの蓄積電圧■は電圧Ｅト。１まで充電された状態、
同じくコンデンサＣ２の蓄積電圧■は電圧Ｅｅ−ａ＋ま
で放電された状態となっている。

この状態でフリップフロップ回路２１ｃに前記リセット
パルス■が入力されるとＱｏの出力■はＬレベルとなり
、Ｑｌの出力■はＨレベルとなるため、前記コンデンサ
Ｃ１は抵抗Ｒ１とコンデンサＣ２の時定数により放電を
開始し、またコンデンサＣ２は抵抗Ｒ２とコンデンサＣ
！の時定数により充電を開始する。これに伴い、前記の
蓄積電圧■、■は変化し、次の充放電の切替えまでに■
は電圧Ｅｓ−ａ＋、■は電圧Ｅｅ−８１になる。該蓄積
電圧■、■はそれぞれ抵抗Ｒ３とＲ４を介して演算増幅
器（ＯＰ）２２ａの「−」及び「＋」端子に入力される
が、パルス０とクロック■の位相が標準状態にあるとき
、■と■の電位が一定の関係となり、このとき演算増幅
器２２ａの出力電圧０（第４図の回路では電圧制御発振
器２３に入力される制御電圧０に等しい）が標準電圧と
なって該電圧制御発振器２３の周波数は標準状態を保つ
ように設定されている。

第４図及び第６図より明らかなように、前記リセットパ
ルス■はクロック■の立上がり時のみに発生するため、
該クロック■と同一周期のパルス［相］は該リセットパ
ルス■の周期のほぼ中央で立上がることとなる。従って
、リセットパルス■の周期の中央で７リツプ７０ツブ回
路２１ｃのＣＰ端子にパルス＠が入力され、Ｑｏの出力
■をＨレベル、Ｑｌの出力■をＬレベルとするため、前
記コンデンサＣＩは充電、コンデンサＣ１は放電を開始
する。この場合、電圧制御発振器２３よりの出力パルス
０の周波数がクロック■の周波数よりも高いとパルス０
の立上がり時期がリセットパルス■の周期の中央より早
くなり、リセットパルス■によるコンデンサＣ１及びＣ
２の放電及び充電が充分に行なわれないうちにそれぞれ
充電及び放電に移ることとなるので、前記標準状態に比
して■の電位が■の電位よりも高くなる。■の電位は演
算増幅器２２ａの「−」側に入力されるため、出力電圧
０、即ち、電圧制御発振器２３の制御電圧■は標準状態
より下がり、電圧制御発振器２３の発振周波数を低下さ
せる。パルス０の周波数の方が■より遅い場合は以上の
逆となる。以上の作用により出力パルス０の位相はクロ
ック■の位相と同期がとられる。

次に、クロック供給回路１０においてクロック発振器１
１または１２の一方に異常が発生したり、または点検の
ために制御回路１４が■に制御信号を送出すると、クロ
ック切替回路１３において出力クロックが切替えられる
。このとき、位相同期発振回路２０に供給されるクロッ
ク■は第６図に示す如くパルスの途中でクロック■から
クロック■に切替えられたり、クロック■の一部が消滅
（図示省略）したりする可能性がある。このため、フリ
ップフロップ回路２１ｃのリセット周期が一時的に乱れ
、該フリップフロップ回路２１ｃの出力が送出されるフ
ィルタ回路２２の電位も不規則な変化をし、これに伴っ
て該フィルタ回路２２の蓄積電圧■、■により発振周波
数を制御している電圧制御発振器２３の周波数も変化す
る。該電圧制御発振器２３の出力は前記位相比較回路２
１Ｓにフィードバックされて入力されるため、クロック
が直ぐに安定したとしても電圧制御発振器２３よりの出
力パルス０の周波数を変化させたために位相が一致せず
、暫くの間、位相調整が続けられる。この位相調整は、
フィルタ回路２２などにアナログ回路が多（用いられて
いることもあって、安定するまでに若干の時間を要する
こととなる。即ち、入力のクロックが比較的短時間で安
定したとしても位相同期発振回路２０全体は暫（の間定
常状態に復さず、出力パルス０はその間不安定状態とな
る。

なお、第４図の回路においてクロック■が入力されなく
なった場合は、フリップフロップ回路２１Ｃのリセット
が行なわれな（なるため、フィルタ回路２２の蓄積電圧
■及び■は一方が最大電圧が蓄積された状態、一方が放
電し切り、即ち電位０の状態となるため、電圧制御発振
器２３は上記制御電圧により動作し、出力パルス■が基
準範囲を越えた周波数で動作を続ける可能性が大きい。

第５図は上記の如くクロック■の入力がな（なった場合
に、一定条件において自走する如く設計された回路の一
例である。第５図においては位相比較回路２１が第４図
の位相比較回路２１Ｓと一部異なっており、フリップフ
ロップ回路２１ｃの出力端子Ｑ１が入力端子りに接続さ
れている。タロツク■が入力されている場合の第５図の
回路の動作は第６図に示した場合と同一であるため説明
を省略し、クロック■が入力されない場合の動作につい
て説明する。

第７図は第５図の回路ブロック図においてクロック■が
入力されない場合のタイムチャートを示しており、以下
、第５図と第７図を併用して説明する。

最初にパルス０がＨレベルであり、フリップフロップ回
路２１ｃのＱｏ端子の出力■がＬレベル、従ってＱ、端
子の出力■がＨレベルであると想定し、パルス［相］が
一旦Ｌレベルに変わったのち、再びＨレベルになったも
のとする。なお、該パルス［相］がＬレベルのとき、フ
ィルタ回路２２の蓄積電圧■はクロック■が入力されて
いるときの放電状態の電圧（第６図のＥｓ−ｄ＋）より
低い電圧Ｅ　ｉ−ｄ□となっており、逆に■の電位はク
ロック■が入力されているときの充電状態の電圧（第６
図のＥ８−。

１）より高い電圧Ｅ、−１となっている。

この状態で、フリツプフロツプ回路２１ｃのＣＰ端子に
パルス０のＨレベルが入力されると、Ｄ端子に入力され
ているＱ、端子の出力が出力端子Ｑ。に出力されるため
、該Ｑ０端子よりＨレベルの電位■が出力され、同時に
Ｑ、の出力■はＬレベルとなる。このため、コンデンサ
ＣＩは充電が開始され、コンデンサＣ７は放電を開始す
る。該充放電はパルス０の次の立上がりまで続くが、パ
ルス０の次の立上がりでコンデンサＣ１は放電、コンデ
ンサＣ２は充電に変わる。この充放電の切替え直前の蓄
積電圧は、■が前記電圧Ｅｍ−ｃ２、■か前記電位Ｅｓ
−ａｔとなっている。

第７図と第６図を比較すれば、クロック■が入力されて
いないときのコンデンサＣＩ、Ｃ２の充放電の周期はク
ロック■か入力されているときの２倍であることが明ら
かである。このため、■及び■の蓄積電圧の変動幅Ｅａ
−ａｔ〜Ｅ　ｍ−ａｘ及びＥ９．−０２〜Ｅ　ｅ−ａｘ
はクロック■が入力されているときの変動幅Ｅｓ−ｃｌ
〜Ｅｓ−ｄ＋及びＥｅ−ｃｌ〜Ｅｅ−＝＋（第６図）よ
り広くなっているが一定の範囲内にあり、第４図の回路
における如く最大電位と無電位間に亘って太き（変動す
るよう、なことはない。従って、第５図の回路において
はクロック■が入力されない場合でも出力パルス０は一
定の周波数を維持して自走する。

しかしながら、第５図の回路においても、クロック供給
回路ＩＯにおいてクロックの切替えが行なわれたときの
動作については第４図の回路と変わることがなく、クロ
ック切替後暫くの間、出力パルス０が不安定となること
は避けられない。

〔発明が解決しようとする課題〕

従来技術の位相同期回路においてはクロック供給回路に
おいてクロックの切替えが行なわれると、位相同期回路
の出力パルスが切替え復習（不安定になるという欠点が
ある。

本発明は、クロック供給回路において供給クロックの切
替えが行なわれたときに位相同期回路の出力パルスの変
動を抑制することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１０は位相同期発振回路２０に位相同期用のクロ
ックを供給するクロック供給回路、１１．１２は該クロ
ック供給回路ＩＯ内の２組のクロック発振器、１３は該
クロック供給回路ＩＯにおいて前記２組のクロック発振
器１１．１２より一方のクロックを出力するように切替
えるクロック切替回路、２０は電圧制御発振器２３の出
力パルスを前記クロック供給回路１０より供給されるク
ロックと位相同期をとる位相同期発振回路、２１〜２３
は該位相同期発振回路２０内の構成部分で、２１は電圧
制御発振器２３の出力パルスを該クロックの位相と比較
する位相比較回路、２２は該位相比較回路２１における
位相比較結果により位相差に応じた時間出力される電位
により蓄積電圧を変化させるフィルタ回路、２３は負荷
に出力するパルスを発振し、かつ前記フィルタ回路２２
の蓄積電圧により出力周波数を変化させる電圧制御発振
器である。

また、３１は前記フィルタ回路２２の蓄積電圧を受信し
てディジタル値に変換し、該ディジタル値を周期的に記
憶するとともにアナログ電圧に再変換して出力する電圧
記憶手段、３２は前記フィルタ回路２２と電圧制御発振
器２３の間に設け、該フィルタ回路２２の蓄積電圧と前
記電圧記憶手段３１の出力電圧を入力し、電圧切替制御
手段３３より切替信号を受信しないときはフィルタ回路
２２の蓄積電圧、該切替信号を受信したときは前記電圧
記憶手段３１の出力電圧を前記電圧制御発振回路２３に
対して出力する電圧切替手段、３３は前記クロック供給
回路１０においてクロックの切替が行なわれてから一定
時間の間、前記電圧記憶手段３１に記憶された前記ディ
ジタル値の電圧を固定させて前記電圧切替手段３２に切
替信号を出力する前記電圧切替制御手段である。

〔作　用〕

第１図において、位相同期発振回路２０の電圧制御発振
器２３は負荷に供給するパルスを出力しているが、該出
力パルスを分岐させて位相比較回路２１に入力し、クロ
ック供給回路１０より供給されるクロックと位相比較を
行なっている。位相比較を行なった結果、位相差に応じ
た時間出力する電圧によりフィルタ回路２２を充電また
は放電し、その蓄積電圧により電圧制御発振回路２３の
発振周波数を制御して位相同期を行なっている。

また、電圧記憶手段３１は前記フィルタ回路２２の蓄積
電圧を受信してディジタル値に変換し、該ディジタル値
を周期的に記憶するとともにアナログ電圧に再変換して
電圧切替手段３２に出力している。

該電圧切替手段３２は前記位相同期発振回路２０内のフ
ィルタ回路２２と電圧制御発振器２３間に設けられ、前
記フィルタ回路２２の蓄積電圧と前記電圧記憶手段３１
の出力電圧を入力し、通常、即ち電圧切替制御手段３３
より切替信号を受信しないときはフィルタ回路２２の蓄
積電圧を前記電圧制御発振回路２３に出力するようにし
ている。

一方、クロック供給回路ＩＯにおいては、２組のクロッ
ク発振器１１．１２より出力されるクロックのうちの片
方をクロック切替回路１３を介して前記位相同期発振回
路２０に供給しているが、故障または点検のためクロッ
ク切替回路１３においてクロック発振器を切替えると、
前記位相比較回路２１に入力されるクロックが瞬間的に
切れたり、欠けたりするためフィルタ回路２２に対する
出力に変化を生じ、該フィルタ回路２２の前記蓄積電圧
が一時的に変動する。従来技術の回路では一旦蓄積電圧
が不規則に変化すると安定するまでに若干の時間を要し
たが、第１図の回路では以下の如くして短時間で蓄積電
圧、即ち、電圧制御発振器２３の制御電圧を安定化させ
る。

電圧記憶手段３１はフィルタ回路２２の蓄積電圧を入力
し、ディジタル値に変換して周期的、例えばクロック■
が入力される都度記憶し直し、記憶したディジタル電圧
をアナログ電圧に再変換して電圧切替手段３２に出力し
ている。しかし、該電圧記憶手段３１よりの出力電圧は
電圧切替手段３２が切替動作を行なわない状態では電圧
制御発振器２３には出力されない。この状態で、クロッ
ク供給回路ＩＯにおいてクロック切替回路１３がクロッ
ク発振回路１１．１２の切替を行なうと、切替のための
制御信号がクロック供給回路１０より電圧切替制御手段
３３に対して送出される。該電圧切替制御手段３３は該
信号を受信すると、前記電圧記憶手段３１がディジタル
値で記憶している電圧の周期的記憶を停止させて一定時
間保持したままとし、電圧切替手段３２に対して切替を
行なわせる切替信号を送出し、該電圧切替手段３２に人
力されているフィルタ回路２２の出力電圧を切断し、電
圧記憶手段３１よりの入力電圧を電圧制御発振器２３に
出力させる。該電圧記憶手段３１に記憶されている電圧
はクロックの切替えが行なわれる直前の値であるため、
電圧制御発振器２３は切替直前の状態で同期をとること
となる。

一定時間経過後、電圧切替制御手段３３は前記切替信号
の送出を止める。これにより、電圧切替手段３２はフィ
ルタ回路２２の出力電圧を電圧制御発振器２３に出力す
る。この状態においてはクロック■はすでに安定し、フ
ィルタ回路２２の出力電圧も安定しており、かつクロッ
ク発振器ｌｌと１２は位相が同期しているため、この時
点におけるフィルタ回路２２の出力電圧と電圧記憶手段
３１より出力されていた電圧は基本的に同一電圧となり
、電圧切替手段３２における切替えを元に戻しても出力
パルス０が不安定となることは殆どない。

即ち、第１図の構成において、前記一定時間をフィルタ
回路２２の出力電圧が安定化するのに充分な時間に設定
すれば、該フィルタ回路２２の出力電圧が安定化するま
で切替直前の電圧で電圧制御発振器２３を制御すること
となるため、クロック切替時に出力パルス０が不安定状
態となることが避けられる。

〔実施例〕

第２図は本発明の一実施例の回路ブロック図、第３図は
本発明の一実施例のタイムチャートである。

全図を通じて同一対象物は同一記号をもって示し、１４
はクロック供給回路１０の制御回路、２１ａは遅延回路
（ＤＬ）　、２１ｂはＡＮＤ回路（Ａ　Ｎ　Ｄ　ｒ　）
、２１Ｃはフリップフロップ回路（ＦＦ）　、２２ａは
演算増幅器（ＯＰ）　、２４はカウンタ（ＣＮ　Ｔ　ｒ
　）、２５は否定回路（ＮＯＴ）　、３１ａはアナログ
／ディジタル変換回路（以下、Ａ／Ｄ回路と記す）　、
３１ｂはレジスタ（ＲＥＧ）　、３１ｃはディジタル／
アナログ変換回路（以下、Ｄ／Ａ回路と記す）　、３２
ａは２−１セレクタ（ＳＥＬゆ）、３３ａは単安定バイ
ブレータ回路（以下、ＭＭ回路と記す）　、３３ｂ、３
３ＣはＡＮＤ回路（ＡＮＤｚ、ｓ）、３３ｄはカウンタ
（ＣＮ　Ｔ　２　）、Ｒ１−Ｒ４は抵抗、Ｃ，、Ｃ２は
コンデンサである。また、第２図中の■〜＠は第３図に
波形を示した箇所である。

以下、第３図を併用して第２図を説明する。

クロック供給回路ＩＯには２組のクロック発振器（ＣＬ
Ｋｏ、　ｒ　）　１１．１２が設けられ、それぞれの出
力クロックは第３図の■、■に示す如く同期している。

クロック供給回路１０の制御回路１４より■の制御線に
制御信号が出力されていないときは、クロック切替回路
（ＳＥＬＦ）１３は０側の入力、即ちクロック発振器１
１よりのクロック■をクロック■として位相同期発振回
路２０に出力している。該クロック■は位相比較回路２
１のＡＮＤ回路２１ｂに直接及び遅延回路２１ａ経出で
入力され、クロック■の立上がり時に短いパルス■をフ
リップフロップ回路２１ｃに出力し、該フリップフロッ
プ回路２１ｃをリセットさせる。該フリップフロップ回
路２１ｃのＣＰ端子には電圧制御発振器２３の出力パル
ス＠がカウンタ２４において分周されたパルス０が入力
されている。第３図に示す如（、電圧制御発振器２３の
発振周波数はクロック■及び出力パルス０の２倍である
とし、前記カウンタ２４において２分の１に分周される
ものとする。前記リセットパルス■が入力される直前の
パルス０の電位をＨレベルとすれば、フリップフロップ
回路２１ｃのＱ。の出力■はＨレベル、Ｑ、の出力■は
Ｌレベルとなる。

この状態においてはフィルタ回路２２のコンデンサＣ１
の蓄積電圧■は成る程度充電された状態の電圧Ｅｓ−０
１、同じくコンデンサＣ２の蓄積電圧■は成る程度放電
された状態の電圧Ｅｌｌ−１１１となっている。

この状態でフリップフロップ回路２１ｃに前記リセット
パルス■が入力されるとＱｏの出力■はＬレベルとなり
、Ｑｌの出力■はＨレベルとなるため、前記コンデンサ
Ｃ１は抵抗Ｒ＋とコンデンサＣ１の時定数により放電を
開始し、またコンデンサＣ２は抵抗Ｒ２とコンデンサＣ
２の時定数により充電を開始する。クロック■とパルス
０が同一周期であるとパルス０は前記リセットパルス■
の周期のほぼ中央で立上がるが、この時点で■の電位は
放電された状態の電圧Ｅｓ−ａ＋、■の電位は充電され
た状態の電圧Ｅ、−０１となり、■は充電、■は放電に
変わる。該電位■、■はそれぞれ抵抗Ｒ１とＲ４を介し
て演算増幅器２２ａのｒ−Ｊ及びｒ＋Ｊ端子に入力され
るが、パルス０とクロック■の位相が同期していれば演
算増幅器２２ａの出力電圧０は標準電圧となり、電圧制
御発振器２３の周波数を標準状態を保つように設定され
ている。また、電圧制御発振器２３よりの出力パルス０
の周波数がクロック■の周波数よりも高いとパルス０の
立上がり時期がリセットパルス■の周期の中央より早く
なるため、前記標準状態に比して■の電位が■の電位よ
りも高くなり、演算増幅器２２ａの出力電圧０は標準状
態より下がり、電圧制御発振器２３の発振周波数は低下
する。パルス０の周波数の方が■より遅い場合は以上の
逆となる。以上の作用により出力パルス０の位相はクロ
ック■の位相と同期がとられる。

また、前記フィルタ回路２２の出力電圧０は電圧記憶回
路３１に入力され、Ａ／Ｄ回路３１ａにおいて例えば８
ビツトのディジタル値に変換され、レジスタ３１ｂのり
。−Ｄ７に入力される。レジスタ３１ｂのり。−Ｄ７に
入力されたディジタル電圧値はＣＰにパルスが入力され
たときに該レジスタ３１ｂに記憶されるが、クロック供
給回路ＩＯの制御回路１４の出力である■がＬレベルの
とき、即ち、クロック供給回路１０の■に制御信号が出
力されないでクロック発振器１１の出力■が位相同期発
振回路２０に供給されているときには、電圧切替制御手
段３３の■がＬレベルとなり、ＡＮＤ回路３２ｂのゲー
トが開いた状態となるため、パルス■と同一のパルス０
が入力される都度記憶される。例えば、第３図に示す如
（、時刻ｔ１のパルス０によって該時刻におけるフィル
タ回路２２の出力電圧Ｅ１゜−ｔｌがレジスタ３１ｂ　
輪記憶され、次の時刻ｔ、のパルス■が入力されるまで
保持される。

以上の状態において電圧切替手段３２のカウンタ３３ｄ
は、パルス０が入力される都度リセットされ、ＱＡ、Ｑ
、ともしレベルとなり、次いでカウンタ２４の出力パル
ス０がＡＮＤ回路３３ｃを経て該カウンタ３３ｄのＣＰ
端子に入力されるとＱＡにＨレベルが出力されるが、再
びパルス０が入力されてリセットされるため、該カウン
タ３３ｄのＱａ端子はＨレベルになることがない。

以上の状態において時刻ｔ２のパルス０が入力されたの
ち、クロック供給回路１０の制御回路１４が■に制御信
号を送出したとすると、クロック切替回路１３において
出力クロックが切替えられ、位相同期発振回路２０に供
給されるクロック■は第２図に示す如くパルスの途中で
クロック■からクロック■に切替えられたり、クロック
■の一部が消滅（図示省略）したりする。このため、フ
リップフロップ回路２１ｃのリセット周期が一時的に乱
れ、該フリップフロップ回路２１ｃの出力が送出される
フィルタ回路２２の電位も不規則な変化をする。

一方、前記制御信号■は電圧切替制御回路３３に入力さ
れ、入力後一定時間ＴＭの間、ＭＭ回路３３ａよりＨレ
ベルの出力［相］が送出される。ＭＭ回路３３ａの出力
［相］にＨレベルが送出されている時間Ｔ、の間は■よ
りパルスが出力されないため、前記電圧記憶回路３１の
レジスタ３１ｂは時刻ｔ２において記憶したディジタル
の電圧Ｅ１１１−１２を保持した状態となり、そのアナ
ログ変換電圧０を電圧切替回路３２に出力し続ける。

また、カウンタ３３ｄは■のリセットパルスが入力され
ずにパルス０が入力されるためカウントアツプが行なわ
れ、第３図に示す如くＱＩ！よりＨレベルが出力され、
電圧切替手段３２のセレクタ３２ａを切替える。これに
より電圧記憶回路３１の出力電圧＠、この例ではクロッ
ク切替直前の時点ｔ２における電圧Ｅ１゜−〇が電圧制
御発振器２３の制御電圧０となる。カウンタ３３ｄはＱ
、よりＨレベルが出力されるとＡＮＤ回路３１ａのゲー
トが閉じられるため以後のカウントアツプは行なわれず
、ＱＢよりＨレベルの切替信号０を送出し続ける。

前記ＭＭ回路錘ａに設定される時間Ｔｖはクロック切替
えよりフィルタ回路２２の出力電圧０が安定するのに充
分な時間に設定されるが、時間ＴＭを経過すると■はＬ
レベルとなるため、その後に入力される時刻ｔ３のパル
ス［Ｆ］によりカウンタ３３ｄはリセットされる。これ
に伴い切替信号０はＬレベルとなり、電圧切替手段３２
のセレクタ３２ａはフィルタ回路２２の出力電圧０を電
圧制御発振器２３の制御電圧■として送出する。

上記の如く、第２図の回路においては、クロック■の切
替えにより位相比較回路２１のフリップフロップ回路２
１ｃのリセットが不規則な動作を行ない、これに伴って
フィルタ回路２２の蓄積電圧［Ｆ］が不規則に変動した
としても、電圧制御発振器２３の制御電圧■はクロック
切替え直前のフィルタ回路２２の出力電圧ＥＩＯ−＋２
に固定されるため、位相同期発振回路２０は極めて安定
に動作する。なお、クロック切替え後、電圧切替制御回
路３３より切替信号［相］が出力されるまでの間フィル
タ回路２２の出力電圧■が不規則に変化し、電圧制御発
振器２３の制御電圧を変動させるとしても極めて短い時
間にかぎられるため、出力パルス０が不安定となる時間
は極めて短いものとなる。

以上、第２図及び第３図により本発明の一実施例を説明
したが、第２図及び第３図はあくまで本発明の一実施例
に過ぎず、例えば位相比較回路２１及びフィルタ回路２
２に他の公知の回路を用いても本発明の機能を発揮させ
ることが可能であることは明らかである。また、電圧制
御発振器２３の発振器周波数をクロックの周波数の２倍
として説明したが、本発明が該周波数の如何に関わらず
構成できることも明らかである。本発明はこれらの変形
を排除するものではない。

〔発明の効果〕

以上説明したように、本発明によれば、２つのクロック
発振器の一方のクロックを出力するクロック供給回路よ
りクロックの供給を受け、電圧制御発振器により発振さ
れるパルスを該クロックと位相同期を行なって出力する
位相同期回路において、前記クロック供給回路において
クロック発振器の切替えが行なわれたときに、位相同期
回路より出力されるパルスが不安定となる時間を極めて
短（することが可能となるため、かかる位相同期回路の
安定化に資するところが極めて大きい。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例
回路ブロック図、第３図は本発明の実施例タイムチャー
ト、第４図は従来技術の回路ブロック図（１）、第５図
は従来技術の回路ブロック図（２）、第６図は従来技術
のタイムチャート（１）、第７図は従来技術のタイムチ
ャート（２）である。図中、１０−・−・・・１１．１２クロック供給回路 −・・・・・−・・−クロック発振器・−・・−−−−−−一−−・・クロック切替回路位相
同期発振回路位相比較回路フィルタ回路電圧制御発振器電圧記憶手段電圧切替手段電圧切替制御手段である。

Claims

【特許請求の範囲】　切替えにより２つのクロック発振器（１１、１２）の
一方のクロックを出力するクロック供給回路（１０）と
、電圧制御発振器（２３）の出力パルスを前記クロック
の位相と比較し、位相差に応じてフィルタ回路（２２）
の蓄積電圧を変化させて前記電圧制御発振器（２３）の
出力周波数を制御し、出力パルスとクロックの位相同期
を行なう位相同期発振回路（２０）により構成される位
相同期回路において、前記フィルタ回路（２２）の蓄積電圧を受信してディジ
タル値に変換し、該ディジタル値を周期的に記憶すると
ともにアナログ電圧に再変換して出力する電圧記憶手段
（３１）と、前記フィルタ回路（２２）と電圧制御発振器（２３）の
間に設け、該フィルタ回路（２２）の蓄積電圧と前記電
圧記憶手段（３１）の出力電圧を入力し、電圧切替制御
手段（３３）より切替信号を受信しないときにフィルタ
回路（２２）の蓄積電圧、該切替信号を受信したときに
前記電圧記憶手段（３１）の出力電圧を前記電圧制御発
振回路（２３）に対して出力する電圧切替手段（３２）
と、前記クロック供給回路（１０）においてクロックの切替
が行なわれてから一定時間の間、前記電圧記憶手段（３
１）に記憶された前記ディジタル値の電圧を固定させて
前記電圧切替手段（３２）に切替信号を出力する前記電
圧切替制御手段（３３）を備え、クロックの切替え時に
、位相同期発振回路の電圧制御発振器の制御電圧を一定
時間切替え直前の値に固定することにより、クロック切
替え時における位相同期回路の出力変動を抑制すること
を特徴とする位相同期回路。