JPH0474457A - Semiconductor device and its manufacture - Google Patents
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- Semiconductor Memories (AREA)
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Abstract
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は半導体装置及びその製造方法に関するもので、
特に微細配線を有する高密度LSIに使用されるもので
ある。[Detailed Description of the Invention] [Object of the Invention (Industrial Application Field) The present invention relates to a semiconductor device and a method for manufacturing the same;
It is particularly used for high-density LSIs having fine wiring.
(従来の技術)
従来、半導体装置、例えばビット線か形成されたDRA
Mのメモリセルは、第8図(a)乃至(C)に示すよう
な構造をしている。ここで、同図(b)は同図(a)の
A−A’線に沿う断面図、同図(c)は同図(a)のB
−B’線に沿う断面図である。また、701はP型半導
体基板、702は素子分離酸化膜、703は酸化シリコ
ン膜、704はMOSFETのゲート電極、705はN
型拡散層、706A、706Bは層間絶縁膜、707A
、707Bはコンタクトホール、708はコンデンサの
下部電極、709はキャパシタ絶縁膜、710はコンデ
ンサの上部電極、711はビット線である。(Prior Art) Conventionally, a semiconductor device, for example, a DRA formed with a bit line
The M memory cell has a structure as shown in FIGS. 8(a) to 8(C). Here, the figure (b) is a cross-sectional view along the line AA' in the figure (a), and the figure (c) is a cross-sectional view taken along the line A-A' in the figure (a).
- It is a sectional view along the B' line. Further, 701 is a P-type semiconductor substrate, 702 is an element isolation oxide film, 703 is a silicon oxide film, 704 is a gate electrode of MOSFET, and 705 is an N
Type diffusion layer, 706A, 706B are interlayer insulating films, 707A
, 707B is a contact hole, 708 is a lower electrode of the capacitor, 709 is a capacitor insulating film, 710 is an upper electrode of the capacitor, and 711 is a bit line.
なお、上記メモリセル上には、通常、平坦化された層間
絶縁膜、例えばBPSG膜か形成される。Note that a flattened interlayer insulating film, such as a BPSG film, is usually formed on the memory cell.
また、前記絶縁膜上には、金属(例えばA、Q)配線か
形成される。さらに、前記金属配線上にはパッシベーシ
ョン膜が形成され、DRAMか完成する。以下、DRA
Mが完成するまでの製造方法を第8図乃至第10図を参
照しなから説明する。Further, metal (eg, A, Q) wirings are formed on the insulating film. Furthermore, a passivation film is formed on the metal wiring to complete the DRAM. Below, DRA
The manufacturing method until M is completed will be explained with reference to FIGS. 8 to 10.
まず、第8図に示すように、P型半導体基板701上に
素子分離酸化膜702を形成する。また、P型半導体基
板701の素子領域上に酸化シリコン膜703、ゲート
電極704、及びN型拡散層705をそれぞれ周知の方
法で形成し、MOSFETを形成する。全面に層間絶縁
膜706Aを形成した後、N型拡散層(ソース)705
へ達するコンタクトホール707Aを開孔スる。また、
コンタクトホール707A上にコンデンサの下部電極7
08、キャパシタ絶縁H709、及びコンデンサの上部
電極710を形成し、DRAMのセルキャパシタを形成
する。First, as shown in FIG. 8, an element isolation oxide film 702 is formed on a P-type semiconductor substrate 701. Furthermore, a silicon oxide film 703, a gate electrode 704, and an N-type diffusion layer 705 are each formed on the element region of the P-type semiconductor substrate 701 by well-known methods to form a MOSFET. After forming an interlayer insulating film 706A on the entire surface, an N-type diffusion layer (source) 705 is formed.
A contact hole 707A is opened to reach the contact hole 707A. Also,
The lower electrode 7 of the capacitor is placed on the contact hole 707A.
08, capacitor insulation H709 and capacitor upper electrode 710 are formed to form a DRAM cell capacitor.
全面に層間絶縁膜706Bを形成した後、N型拡散層(
ドレイン)705へ達するコンタクトホール707Bを
開孔する。この後、層間絶縁膜706B及びコンタクト
ホール707B上にビット線711を形成する。ここで
、ビット線711は、例えばMoSi2、WSi2等の
シリサイド膜をスパッタ法により被着することによって
形成される。After forming an interlayer insulating film 706B on the entire surface, an N-type diffusion layer (
A contact hole 707B reaching the drain) 705 is opened. After this, a bit line 711 is formed on the interlayer insulating film 706B and the contact hole 707B. Here, the bit line 711 is formed by depositing a silicide film such as MoSi2 or WSi2 by sputtering.
次に、第9図に示すように、全面に層間絶縁膜712、
例えばボロン(B) リン(P)等を含んだシリケー
トガラス(BPSG膜)を形成する。ここで、同図(b
)に示すように、ビット線711近傍においては、層間
絶縁膜712の段差が大きくなっている。Next, as shown in FIG. 9, an interlayer insulating film 712 is formed on the entire surface.
For example, silicate glass (BPSG film) containing boron (B), phosphorus (P), etc. is formed. Here, the same figure (b
), the level difference in the interlayer insulating film 712 is large near the bit line 711.
次に、第10図に示すように、酸化性雰囲気中において
、高温の熱処理(アニール)を行い、層間絶縁膜712
表面を平坦化する。この時、酸化剤は、層間絶縁膜71
2中を通り抜け、シリサイド膜から構成されるビット線
711を酸化する。Next, as shown in FIG. 10, high-temperature heat treatment (annealing) is performed in an oxidizing atmosphere, and the interlayer insulating film 712 is
Flatten the surface. At this time, the oxidizing agent is applied to the interlayer insulating film 71.
2 and oxidizes the bit line 711 made of a silicide film.
このため、ビット線711の表面には、酸化膜713か
形成される。この後、平坦化された層間絶縁膜712上
に金属(例えばAF)配線714を形成する。また、全
面にパッシベーション膜715を形成し、DRAMを完
成する。Therefore, an oxide film 713 is formed on the surface of the bit line 711. Thereafter, a metal (eg, AF) wiring 714 is formed on the planarized interlayer insulating film 712. Further, a passivation film 715 is formed on the entire surface to complete the DRAM.
しかしなから、上述したような製造方法では、スパッタ
法により形成されたビット線711は、ステップカバレ
ーンが悪く、平面上に比較してコンタクトホール707
B内では、膜厚か薄くなることか知られている。よって
、この状態で、酸化性雰囲気中において熱処理を行うと
、コンタクトホール707B内のビット線711の薄く
なった部分か全て酸化されてしまい、断線や抵抗の増大
を誘発する。つまり、十分な歩留り、信頼性が得られな
いという欠点がある。However, in the manufacturing method described above, the bit line 711 formed by sputtering has a poor step cover lane, and the contact hole 707 is smaller than that on a flat surface.
It is known that within B, the film thickness becomes thinner. Therefore, if heat treatment is performed in an oxidizing atmosphere in this state, the thinned portion of the bit line 711 in the contact hole 707B will be entirely oxidized, causing disconnection and an increase in resistance. In other words, there is a drawback that sufficient yield and reliability cannot be obtained.
(発明が解決しようとする課題)
このように、従来の半導体装置は、コンタクトホール部
での配線のステップカバレージが悪かった。このため、
後に熱処理を施すと、酸化剤か配線と反応し、酸化膜を
形成するため、コンタクトホール内の配線か薄くなった
部分では、断線や抵抗の増大という事態が発生する欠点
があった。(Problems to be Solved by the Invention) As described above, the conventional semiconductor device has poor wiring step coverage in the contact hole portion. For this reason,
When heat treatment is performed later, the oxidizing agent reacts with the wiring and forms an oxide film, which has the disadvantage of causing wire breakage and increased resistance in areas where the wiring is thin in the contact hole.
本発明は、上記欠点を解決すべくなされたもので、コン
タクトホール内での配線の断線や抵抗の増大を防くこと
により、高歩留り、高信頼性を得ることのできる半導体
装置及びその製造方法を提供することを目的とする。The present invention has been made to solve the above-mentioned drawbacks, and is a semiconductor device and method for manufacturing the same that can achieve high yield and high reliability by preventing disconnection of wiring and increase in resistance in contact holes. The purpose is to provide
[発明の構成〕
(課題を解決するための手段)
上記目的を達成するために、本発明の半導体装置は、第
1の導電層と、前記第1の導電層に達するコンタクトホ
ールを有する絶縁層と、前記コンタクトホールを介して
前記第1の導電層に接続される第2の導電層と、前記第
2の導電層の表面の少なくとも一部に形成される耐酸化
性材料とを有している。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, a semiconductor device of the present invention includes a first conductive layer and an insulating layer having a contact hole reaching the first conductive layer. a second conductive layer connected to the first conductive layer through the contact hole; and an oxidation-resistant material formed on at least a portion of the surface of the second conductive layer. There is.
本発明の半導体装置の製造方法は、まず、半導体基板の
表面領域に第1の導電層を形し、前記半導体基板上に第
1の絶縁層を形成する。また、前記第1の絶縁層に前記
第1の導電層に達するコンタクトホールを形成する。さ
らに、全面に第2の導電層を形成した後、前記第2の導
電層をパターニングする。また、全面に耐酸化性材料を
形成し、全面に第2の絶縁層を形成する。この後、酸化
性雰囲気中で熱処理を行うというものである。In the method for manufacturing a semiconductor device of the present invention, first, a first conductive layer is formed on a surface region of a semiconductor substrate, and a first insulating layer is formed on the semiconductor substrate. Further, a contact hole reaching the first conductive layer is formed in the first insulating layer. Furthermore, after forming a second conductive layer on the entire surface, the second conductive layer is patterned. Further, an oxidation-resistant material is formed on the entire surface, and a second insulating layer is formed on the entire surface. After this, heat treatment is performed in an oxidizing atmosphere.
また、本発明の半導体装置の製造方法は、まず、半導体
基板の表面領域に第1の導電層を形成し、前記半導体基
板上に第1の絶縁層を形成する。また、前記第1の絶縁
層に前記第1の導電層に達するコンタクトホールを形成
する。さらに、全面に第2の導電層を形成し、全面に耐
酸化性材料を形成する。また、前記耐酸化性材料及び前
記第2の導電層をパターニングし、全面に第2の絶縁層
を形成する。二の後、酸化性雰囲気中て熱処理を行うも
のである。Further, in the method for manufacturing a semiconductor device of the present invention, first, a first conductive layer is formed in a surface region of a semiconductor substrate, and a first insulating layer is formed on the semiconductor substrate. Further, a contact hole reaching the first conductive layer is formed in the first insulating layer. Furthermore, a second conductive layer is formed on the entire surface, and an oxidation-resistant material is formed on the entire surface. Further, the oxidation-resistant material and the second conductive layer are patterned to form a second insulating layer over the entire surface. After step 2, heat treatment is performed in an oxidizing atmosphere.
(作用)
上記構成によれば、第2の導電層の表面の少なくとも一
部には耐酸化性材料が形成されている。(Function) According to the above configuration, the oxidation-resistant material is formed on at least a portion of the surface of the second conductive layer.
このため、コンタクトホール内での配線の断線や抵抗の
増大を防ぐことができ、高歩留り、高信頼性の半導体装
置を提供することができる。Therefore, it is possible to prevent wire breakage and increase in resistance within the contact hole, and it is possible to provide a semiconductor device with high yield and high reliability.
また、上記方法によれば、コンタクトホール内の導電層
の薄くなった部分に耐酸化性材料を覆わせることかでき
る。また、必要に応じてコンタクトホール外の導電層の
表面の一部に耐酸化性材料を覆わせることかできる。こ
のため、断線等を起こすことなく、配線の低抵抗化を達
成することかできる。Further, according to the above method, the thinned portion of the conductive layer inside the contact hole can be covered with the oxidation-resistant material. Further, if necessary, a part of the surface of the conductive layer outside the contact hole can be covered with an oxidation-resistant material. Therefore, it is possible to reduce the resistance of the wiring without causing disconnection or the like.
(実施例)
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明の一実施例に係わる半導体装置を示すも
のである。ここで、同図(b)は同図(a)のA−A’
線に沿う断面図、同図(c)は同図(a)のB−B’線
に沿う断面図である。ここで、101はP型半導体基板
、102は素子分離酸化膜、103は酸化シリコン膜、
104はMOSFETのゲート電極、105はN型拡散
層(第1の導電層) 、106A、106Bは層間絶縁
膜(絶縁層) 107A、107Bはコンタクトホ
ール、108はコンデンサの下部電極、109はキャパ
シタ絶縁膜、110はコンデンサの上部電極、111は
ビット線(第2の導電層)である。FIG. 1 shows a semiconductor device according to an embodiment of the present invention. Here, the figure (b) is AA' in the figure (a).
A cross-sectional view taken along line B-B' in FIG. 3(a). Here, 101 is a P-type semiconductor substrate, 102 is an element isolation oxide film, 103 is a silicon oxide film,
104 is the gate electrode of the MOSFET, 105 is the N-type diffusion layer (first conductive layer), 106A and 106B are interlayer insulating films (insulating layers), 107A and 107B are contact holes, 108 is the lower electrode of the capacitor, and 109 is the capacitor insulation The film 110 is the upper electrode of the capacitor, and 111 is the bit line (second conductive layer).
即ち、P型半導体基板101上には、素子分離酸化膜1
02が形成されている。また、P型半導体基板101の
素子領域上に酸化シリコン膜103、ゲート電極104
、及びN型拡散層105がそれぞれ形成され、これらに
よりMOSFETが構成されている。全面には、層間絶
縁膜]06Aが形成され、層間絶縁膜106Aには、N
型拡散層(ソース)105へ達するコンタクトホール1
07Aが開孔されている。また、コンタクトホール10
7A上には、コンデンサの下部電極108、キャパシタ
絶縁膜109、及びコンデンサの上部電極110か形成
され、DRAMのセルキャパシタが構成されている。全
面には、層間絶縁膜106Bか形成され、層間絶縁膜1
06Bには、N型拡散層(ドレイン)105へ達するコ
ンタクトホール107Bが開孔されている。層間絶縁膜
106B及びコンタクトホール107B上には、例えば
MoSi2、WSi2等のシリサイド膜により構成され
るビット線111が形成されている。また、ビット線1
11の表面には、例えば513N4から構成される耐酸
化性材料112か形成されている。That is, on the P-type semiconductor substrate 101, an element isolation oxide film 1 is formed.
02 is formed. Further, a silicon oxide film 103 and a gate electrode 104 are provided on the element region of the P-type semiconductor substrate 101.
, and an N-type diffusion layer 105 are formed, respectively, and constitute a MOSFET. An interlayer insulating film]06A is formed on the entire surface, and an N layer is formed on the interlayer insulating film 106A.
Contact hole 1 reaching type diffusion layer (source) 105
07A is drilled. In addition, contact hole 10
A capacitor lower electrode 108, a capacitor insulating film 109, and a capacitor upper electrode 110 are formed on the capacitor 7A to constitute a DRAM cell capacitor. An interlayer insulating film 106B is formed on the entire surface, and an interlayer insulating film 1
A contact hole 107B reaching the N-type diffusion layer (drain) 105 is opened in 06B. A bit line 111 made of a silicide film such as MoSi2 or WSi2 is formed on the interlayer insulating film 106B and the contact hole 107B. Also, bit line 1
On the surface of 11, an oxidation-resistant material 112 made of, for example, 513N4 is formed.
このような構成によれば、ビット線111は、耐酸化性
材料112によりその表面が覆われている。つまり、同
図(a)及び(b)からもわかるように、コンタクトホ
ール107B内のビット線111が薄くなった部分は耐
酸化性材料1]2により覆われているため、熱処理時に
酸化剤により酸化されることがない。よって、コンタク
トホール107B内のビット線111の酸化による断線
や抵抗値の増大を防止することかできる。According to such a configuration, the surface of the bit line 111 is covered with an oxidation-resistant material 112. In other words, as can be seen from the same figures (a) and (b), since the thinned part of the bit line 111 in the contact hole 107B is covered with the oxidation-resistant material 1]2, it is not exposed to the oxidizing agent during heat treatment. Never oxidized. Therefore, it is possible to prevent the bit line 111 in the contact hole 107B from being disconnected or increasing its resistance value due to oxidation.
第2図乃至第4図は、本発明の一実施例に係わる半導体
装置の製造方法を示すものである。2 to 4 show a method of manufacturing a semiconductor device according to an embodiment of the present invention.
まず、第2図に示すように、P型半導体基板101上に
素子分離酸化膜102を形成する。また、P型半導体基
板101の素子領域上に酸化シリコン膜103、ゲート
電極104、及びN型拡散層(第1の導電層)105を
それぞれ周知の方法で形成し、MOSFETを形成する
。全面に層間絶縁膜106Aを形成した後、N型拡散層
(ソス)105へ達するコンタクトホール]07Aを開
孔する。また、コンタクトホール1.07 A上にコン
デンサの下部電極108、キャパシタ絶縁膜109、及
びコンデンサの上部電極110を形成シ、DRAMのセ
ルキャパシタを形成する。全面に層間絶縁膜106Bを
形成した後、N型拡散層(ドレイン)105へ達するコ
ンタクトホール107Bを開孔する。この後、層間絶縁
膜106B及びコンタクトホール107B上にビット線
(第2の導電層)11]を形成する。ここで、ビット線
111は、例えばM o S i 2 、W S i
2等のシリサイド膜をスパッタ法により被着することに
よって形成される。First, as shown in FIG. 2, an element isolation oxide film 102 is formed on a P-type semiconductor substrate 101. Furthermore, a silicon oxide film 103, a gate electrode 104, and an N-type diffusion layer (first conductive layer) 105 are each formed on the element region of the P-type semiconductor substrate 101 by well-known methods to form a MOSFET. After forming an interlayer insulating film 106A on the entire surface, a contact hole]07A reaching the N-type diffusion layer (SOS) 105 is opened. Further, a capacitor lower electrode 108, a capacitor insulating film 109, and a capacitor upper electrode 110 are formed on the contact hole 1.07A, thereby forming a DRAM cell capacitor. After forming an interlayer insulating film 106B over the entire surface, a contact hole 107B reaching the N-type diffusion layer (drain) 105 is opened. Thereafter, a bit line (second conductive layer) 11] is formed on the interlayer insulating film 106B and the contact hole 107B. Here, the bit line 111 is, for example, M o S i 2 , W S i
It is formed by depositing a silicide film such as No. 2 by sputtering.
次に、第3図に示すように、全面に耐酸化性材料112
、例えばSiN膜を形成する。また、耐酸化性材料11
2上に層間絶縁膜(第2の絶縁層)113、例えばボロ
ン(B)、リン(P)等を含んだシリケートガラス(B
PSG膜)を形成する。ここで、同図(b)に示すよう
に、ビットII 111近傍においては、層間絶縁[1
ユ3の段差が大きくなっている。Next, as shown in FIG.
, for example, forming a SiN film. In addition, oxidation-resistant material 11
2, an interlayer insulating film (second insulating layer) 113, for example, silicate glass (B) containing boron (B), phosphorus (P), etc.
PSG film) is formed. Here, as shown in FIG. 2(b), in the vicinity of bit II 111, the interlayer insulation [1
The step difference in Yu 3 is getting bigger.
次に、第4図に示すように、酸化性雰囲気中において、
高温の熱処理(アニール)を行い、層間′絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜11
3中を通り抜けるか、ビット線111の表面か耐酸化性
材料112により覆われているため、コンタクホール1
07B内のビット線111は酸化されることがない。こ
の後、図示しないが、層間絶縁膜113上に金属(例え
ばA[)配線を形成する。また、全面にパッシベーショ
ン膜を形成し、DRAMを完成する。Next, as shown in Figure 4, in an oxidizing atmosphere,
A high-temperature heat treatment (annealing) is performed to form the interlayer insulating film 113.
Flatten the surface. At this time, the oxidizing agent is
3, or the surface of the bit line 111 is covered with the oxidation-resistant material 112.
Bit line 111 within 07B is never oxidized. Thereafter, although not shown, a metal (for example, A[) wiring is formed on the interlayer insulating film 113. Further, a passivation film is formed on the entire surface to complete the DRAM.
このような方法によれば、コンタクトホール107B内
のビット線111の薄くなった部分にも耐酸化性材料]
12か覆われているため、この後、熱処理を行ってもコ
ンタクトホール107B内のビット線111は酸化され
ることかない。よって、ビット線111の断線や抵抗値
の増大を防ぐことかできる。According to such a method, the oxidation-resistant material can also be applied to the thinned portion of the bit line 111 in the contact hole 107B]
Since the contact hole 107B is covered, the bit line 111 inside the contact hole 107B will not be oxidized even if heat treatment is performed thereafter. Therefore, disconnection of the bit line 111 and increase in resistance value can be prevented.
ところで、上記実施例において、ビット線111にNグ
os j2膜を用いた場合、M o S i 2膜は、
酸化されることによりそのシート抵抗値が下がることが
知られている。つまり、断線等を発生させない程度で、
意識的にビット線111を酸化させたい場合か生しる。By the way, in the above embodiment, when an N os j2 film is used for the bit line 111, the mo s i 2 film is
It is known that oxidation reduces the sheet resistance value. In other words, as long as it does not cause disconnection, etc.
This may occur if you intentionally want to oxidize the bit line 111.
このような要求は、以下に示すような方法により満足さ
せることかできる。Such requirements can be satisfied by the method shown below.
第5図乃至第7図は、本発明の他の実施例に係わる半導
体装置の製造方法を示すものである。なお、上述した実
施例と同一の部分には同一の符号を付しである。5 to 7 show a method of manufacturing a semiconductor device according to another embodiment of the present invention. Note that the same parts as in the embodiment described above are given the same reference numerals.
まず、第5図に示すように、P型半導体基板]01上に
素子分離酸化膜102を形成する。また、P型半導体基
板101上に酸化シリコン膜103、ゲート電極104
、及びN型拡散層(第1の導電層)105からなるMO
SFETを形成する。全面にコンタクトホール]07A
を有する層間絶縁膜]06Aを形成する。この後、下部
電極108、キャパシタ絶縁膜109、及び上部電極1
.10からなるDRAMのセルキャパシタを形成する。First, as shown in FIG. 5, an element isolation oxide film 102 is formed on a P-type semiconductor substrate 01. Further, a silicon oxide film 103 and a gate electrode 104 are provided on the P-type semiconductor substrate 101.
, and an N-type diffusion layer (first conductive layer) 105.
Form an SFET. Contact hole all over] 07A
06A is formed. After this, the lower electrode 108, the capacitor insulating film 109, and the upper electrode 1
.. A DRAM cell capacitor consisting of 10 cells is formed.
全面にコンタクトホール107Bを有する層間絶縁膜1
06Bを形成する。続けて、全面に例えばMoS i2
、WS i2等のシリサイド膜を形成する。また、シ
リサイド膜上に例えばSiN膜等の耐酸化性材料112
を形成する。この後、耐酸化性材料112及びシリサイ
ド膜の積層ラパターニングし、ビット線(第2の導電層
)111を形成する。ここで、耐酸化性材料112は、
ビット線111の上面にのみ存在し、その側面には存在
していない。Interlayer insulating film 1 having contact holes 107B on the entire surface
Form 06B. Next, for example, MoS i2 is applied to the entire surface.
, WS i2 or the like is formed. Further, an oxidation-resistant material 112 such as a SiN film is provided on the silicide film.
form. Thereafter, the oxidation-resistant material 112 and the silicide film are laminated and patterned to form the bit line (second conductive layer) 111. Here, the oxidation-resistant material 112 is
It exists only on the top surface of the bit line 111 and does not exist on its side surfaces.
次に、第6図に示すように、全面に層間絶縁膜(第2の
絶縁層)113として、例えばボロン(B)、リン(P
)等を含んだシリケートガラス(BPSG膜)を形成す
る。ここで、同図(b)に示すように、ビット線111
近傍においては、層間絶縁膜113の段差が大きくなっ
ている。Next, as shown in FIG. 6, an interlayer insulating film (second insulating layer) 113, such as boron (B) or phosphorus
), etc., is formed. Here, as shown in FIG. 2(b), the bit line 111
In the vicinity, the step difference in the interlayer insulating film 113 is large.
次に、第7図に示すように、酸化性雰囲気中において、
高温の熱処理(アニール)を行い、層間絶縁膜113表
面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるため、耐酸化性材料112により覆われ
たビット線111の上面を除き、その側面及び下面か酸
化され、酸化膜114か形成される。一方、コンタクホ
ール107B内のビット線111は、耐酸化性材料11
2に覆われているため、酸化されることがない。この後
、図示しないか、層間絶縁膜113上に金属(例えばA
Ω)配線を形成する。また、全面にパッンヘーンヨン膜
を形成し、DRAMを完成する。Next, as shown in FIG. 7, in an oxidizing atmosphere,
A high temperature heat treatment (annealing) is performed to planarize the surface of the interlayer insulating film 113. At this time, the oxidizing agent is applied to the interlayer insulating film 113.
Since the bit line 111 passes through the inside thereof, except for the upper surface covered with the oxidation-resistant material 112, the side and lower surfaces of the bit line 111 are oxidized to form an oxide film 114. On the other hand, the bit line 111 in the contact hole 107B is made of oxidation-resistant material 11
2, so it will not be oxidized. Thereafter, a metal (for example, A
Ω) Form wiring. In addition, a panhaenyong film is formed on the entire surface to complete the DRAM.
このような方法によれば、ビット線111の上面にのみ
耐酸化性材料112が覆われている。このため、断線等
を発生させない程度に、意識的にビット線]1]の側面
及び下面を酸化させ、ビット線111の抵抗値を下げる
ことができる。また、コンタクトホール107B底部に
は酸化剤が届かないため、コンタクトホール107B内
のビット線111の薄くなった部分も酸化されることが
なく、断線や抵抗値の増大も防ぐことかできる。According to this method, only the upper surface of the bit line 111 is covered with the oxidation-resistant material 112. Therefore, the resistance value of the bit line 111 can be lowered by consciously oxidizing the side and bottom surfaces of the bit line [1] to the extent that disconnection or the like does not occur. Further, since the oxidizing agent does not reach the bottom of the contact hole 107B, the thinned portion of the bit line 111 inside the contact hole 107B is not oxidized, and disconnection and increase in resistance can be prevented.
なお、上記実施例において、ビット線111は、多結晶
シリコン膜とシリサイド膜の積層構造となっていてもよ
いことは言うまでもない。また、コンタクトホール10
7Bは、基板101に達するものに限られない。It goes without saying that in the above embodiment, the bit line 111 may have a stacked structure of a polycrystalline silicon film and a silicide film. In addition, contact hole 10
7B is not limited to one that reaches the substrate 101.
さらに、上記実施例では、半導体メモリ装置であるD
RA Mについて説明してきたか、これに限られるもの
ではなく、微細化された半導体素子を有する高密度LS
Iの全てについて適用か可能である。Furthermore, in the above embodiment, the semiconductor memory device D
I have explained RAM, but it is not limited to high-density LS with miniaturized semiconductor elements.
It is possible to apply to all of I.
[発明の効果]
以上、説明したように、本発明の半導体装置及びその製
造方法によれば、次のような効果を奏する。[Effects of the Invention] As described above, according to the semiconductor device and the manufacturing method thereof of the present invention, the following effects are achieved.
パターニングされた導電層の表面の少なくとも一部が耐
酸化性材料により覆われている。このため、コンタクト
ホール内での配線の断線や抵抗の増大を防く二とができ
、高歩留り、高信頼性の半導体装置を提供することかで
きる。At least a portion of the surface of the patterned conductive layer is covered with an oxidation-resistant material. Therefore, it is possible to prevent wire breakage and increase in resistance within the contact hole, and it is possible to provide a semiconductor device with high yield and high reliability.
第1図は本発明の一実施例に係わる半導体装置を示す図
、第2図乃至第4図はそれぞれ本発明の一実施例に係わ
る半導体装置の製造方法を示す図、第5図乃至第7図は
それぞれ本発明の他の実施例こ係わる半導体装置の製造
方法を示す図、第8図乃至第10図はそれぞれ従来の半
導体装置の製造方法を示す図である。
101− P型半導体基板、102・・・素子分離酸化
膜、103・・酸化シリコン膜、104・・・MOSF
ETのゲート電極、105・・・N型拡散層、106A
、106B・・・層間絶縁膜、107A107B・・・
コンタクトホール、108・・・コンデンサの下部電極
、]09・・・キャパシタ絶縁膜、110・・・コンデ
ンサの上部電極、111・・・ビット線、112・・・
耐酸化性材料、113・・・層間絶縁膜、4・・・酸化
膜。1 is a diagram showing a semiconductor device according to an embodiment of the present invention, FIGS. 2 to 4 are diagrams each showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 5 to 7 The figures each show a method of manufacturing a semiconductor device according to another embodiment of the present invention, and FIGS. 8 to 10 each show a method of manufacturing a conventional semiconductor device. 101- P-type semiconductor substrate, 102... element isolation oxide film, 103... silicon oxide film, 104... MOSF
ET gate electrode, 105...N type diffusion layer, 106A
, 106B... interlayer insulating film, 107A107B...
Contact hole, 108... Lower electrode of capacitor, ]09... Capacitor insulating film, 110... Upper electrode of capacitor, 111... Bit line, 112...
Oxidation-resistant material, 113... Interlayer insulating film, 4... Oxide film.
Claims (5)
縁層と、 前記絶縁層上に形成されると共に前記コンタクトホール
を介して前記第1の導電層に接続される第2の導電層と
、 前記第2の導電層の表面の少なくとも一部に形成される
耐酸化性材料と を具備することを特徴とする半導体装置。(1) a first conductive layer; an insulating layer having a contact hole reaching the first conductive layer; formed on the insulating layer and connected to the first conductive layer via the contact hole; A semiconductor device comprising: a second conductive layer; and an oxidation-resistant material formed on at least a portion of a surface of the second conductive layer.
みに形成されていることを特徴とする請求項1記載の半
導体装置。(2) The semiconductor device according to claim 1, wherein the oxidation-resistant material is formed only on the upper surface of the second conductive layer.
び側面に形成されていることを特徴とする請求項1記載
の半導体装置。(3) The semiconductor device according to claim 1, wherein the oxidation-resistant material is formed on an upper surface and side surfaces of the second conductive layer.
工程と、 前記半導体基板上に第1の絶縁層を形成する工程と、 前記第1の絶縁層に前記第1の導電層に達するコンタク
トホールを形成する工程と、 全面に第2の導電層を形成する工程と、 前記第2の導電層をパターニングする工程と、全面に耐
酸化性材料を形成する工程と、 全面に第2の絶縁層を形成する工程と、 酸化性雰囲気中で熱処理を行う工程と を具備することを特徴とする半導体装置の製造方法。(4) forming a first conductive layer on a surface region of a semiconductor substrate; forming a first insulating layer on the semiconductor substrate; and forming a first conductive layer on the first insulating layer. forming a second conductive layer on the entire surface; patterning the second conductive layer; forming an oxidation-resistant material on the entire surface; 1. A method for manufacturing a semiconductor device, comprising the steps of: forming an insulating layer; and performing heat treatment in an oxidizing atmosphere.
工程と、 前記半導体基板上に第1の絶縁層を形成する工程と、 前記第1の絶縁層に前記第1の導電層に達するコンタク
トホールを形成する工程と、 全面に第2の導電層を形成する工程と、 全面に耐酸化性材料を形成する工程と、 前記耐酸化性材料及び前記第2の導電層をパターニング
する工程と、 全面に第2の絶縁層を形成する工程と、 酸化性雰囲気中で熱処理を行う工程と を具備することを特徴とする半導体装置の製造方法。(5) forming a first conductive layer on a surface region of a semiconductor substrate; forming a first insulating layer on the semiconductor substrate; and forming a first conductive layer on the first insulating layer. forming a second conductive layer on the entire surface; forming an oxidation-resistant material on the entire surface; and patterning the oxidation-resistant material and the second conductive layer. A method for manufacturing a semiconductor device, comprising: forming a second insulating layer over the entire surface; and performing heat treatment in an oxidizing atmosphere.
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- 1990-07-17 JP JP2187250A patent/JP2553231B2/en not_active Expired - Fee Related
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