JP2553231B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するもの
で、特に微細配線を有する高密度LSIに使用されるもの
である。The present invention relates to a semiconductor device and a method of manufacturing the same, and is particularly used for a high density LSI having fine wiring.
（従来の技術） 従来、半導体装置、例えばビット線が形成されたDRAM
のメモリセルは、第８図（ａ）乃至（ｃ）に示すような
構造をしている。ここで、同図（ｂ）は同図（ａ）のＡ
−Ａ′線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ′線に沿う断面図である。また、701はＰ型半導体基
板、702は素子分離酸化膜、703は酸化シリコン膜、704
はMOSFETのゲート電極、705はＮ型拡散層、706A,706Bは
層間絶縁膜、707A,707Bはコンタクトホール、708はコン
デンサの下部電極、709はキャパシタ絶縁膜、710はコン
デンサの上部電極、711はビット線である。(Prior Art) Conventionally, a semiconductor device, for example, a DRAM in which a bit line is formed
The memory cell has a structure as shown in FIGS. 8 (a) to 8 (c). Here, the same figure (b) is A of the same figure (a).
-C 'is a cross-sectional view taken along the line A'.
It is sectional drawing which follows the B'line. Further, 701 is a P-type semiconductor substrate, 702 is an element isolation oxide film, 703 is a silicon oxide film, 704
Is a gate electrode of MOSFET, 705 is an N-type diffusion layer, 706A and 706B are interlayer insulating films, 707A and 707B are contact holes, 708 is a lower electrode of a capacitor, 709 is a capacitor insulating film, 710 is an upper electrode of a capacitor, and 711 is It is a bit line.
なお、上記メモリセル上には、通常、平坦化された層
間絶縁膜、例えばBPSG膜が形成される。また、前記絶縁
膜上には、金属（例えばAl）配線が形成される。さら
に、前記金属配線上にはパッシベーション膜が形成さ
れ、DRAMが完成する。以下、DRAMが完成するまでの製造
方法を第８図乃至第10図を参照しながら説明する。A flattened interlayer insulating film, for example, a BPSG film is usually formed on the memory cell. Further, a metal (for example, Al) wiring is formed on the insulating film. Further, a passivation film is formed on the metal wiring to complete the DRAM. Hereinafter, a manufacturing method until the DRAM is completed will be described with reference to FIGS.
まず、第８図に示すように、Ｐ型半導体基板701上に
素子分離酸化膜702を形成する。また、Ｐ型半導体基板7
01の素子領域上に酸化シリコン膜703、ゲート電極704、
及びＮ型拡散層705をそれぞれ周知の方法で形成し、MOS
FETを形成する。全面に層間絶縁膜706Aを形成した後、
Ｎ型拡散層（ソース）705へ達するコンタクトホール707
Aを開孔する。また、コンタクトホール707A上にコンデ
ンサの下部電極708、キャパシタ絶縁膜709、及びコンデ
ンサの上部電極710を形成し、DRAMのセルキャパシタを
形成する。全面に層間絶縁膜706Bを形成した後、Ｎ型拡
散層（ドレイン）705へ達するコンタクトホール707Bを
開孔する。この後、層間絶縁膜706B及びコンタクトホー
ル707B上にビット線711を形成する。ここで、ビット線7
11は、例えばMoSi2、WSi2等のシリサイド膜をスパッタ
法により被着することによって形成される。First, as shown in FIG. 8, an element isolation oxide film 702 is formed on a P-type semiconductor substrate 701. In addition, the P-type semiconductor substrate 7
Silicon oxide film 703, gate electrode 704, on the device region of 01,
And the N-type diffusion layer 705 are formed by a known method,
Form FET. After forming the interlayer insulating film 706A on the entire surface,
Contact hole 707 reaching N type diffusion layer (source) 705
Open A. Further, a lower electrode 708 of the capacitor, a capacitor insulating film 709, and an upper electrode 710 of the capacitor are formed on the contact hole 707A to form a DRAM cell capacitor. After forming an interlayer insulating film 706B on the entire surface, a contact hole 707B reaching the N-type diffusion layer (drain) 705 is opened. Then, the bit line 711 is formed on the interlayer insulating film 706B and the contact hole 707B. Where bit line 7
11 is formed by depositing a silicide film of MoSi 2 , WSi 2 or the like by a sputtering method.
次に、第９図に示すように、全面に層間絶縁膜712、
例えばボロン（Ｂ）、リン（Ｐ）等を含んだシリケート
ガラス（BPSG膜）を形成する。ここで、同図（ｂ）に示
すように、ビット線711近傍においては、層間絶縁膜712
の段差が大きくなっている。Next, as shown in FIG. 9, the interlayer insulating film 712,
For example, a silicate glass (BPSG film) containing boron (B), phosphorus (P), etc. is formed. Here, as shown in FIG. 7B, in the vicinity of the bit line 711, the interlayer insulating film 712 is formed.
The level difference is large.
次に、第10図に示すように、酸化性雰囲気中におい
て、高温の熱処理（アニール）を行い、層間絶縁膜712
表面を平坦化する。この時、酸化剤は、層間絶縁膜712
中を通り抜け、シリサイド膜から構成されるビット線71
1を酸化する。このため、ビット線711の表面には、酸化
膜713が形成される。この後、平坦化された層間絶縁膜7
12上に金属（例えばAl）配線714を形成する。また、全
面にパッシベーション膜715を形成し、DRAMを完成す
る。Next, as shown in FIG. 10, high-temperature heat treatment (annealing) is performed in an oxidizing atmosphere to remove the interlayer insulating film 712.
Flatten the surface. At this time, the oxidizer is the interlayer insulating film 712.
Bit line 71 that passes through and consists of a silicide film
Oxidize 1. Therefore, the oxide film 713 is formed on the surface of the bit line 711. After this, the planarized interlayer insulating film 7
A metal (for example, Al) wiring 714 is formed on 12. Further, a passivation film 715 is formed on the entire surface to complete the DRAM.
しかしながら、上述したような製造方法では、スパッ
タ法により形成されたビット線711は、ステップカバレ
ージが悪く、平面上に比較してコンタントホール707B内
では、膜厚が薄くなることが知られている。よって、こ
の状態で、酸化性雰囲気中において熱処理を行うと、コ
ンタクトホール707B内のビット線711の薄くなった部分
が全て酸化されてしまい、断線や抵抗の増大を誘発す
る。つまり、十分な歩留り、信頼性が得られないという
欠点がある。However, in the manufacturing method as described above, it is known that the bit line 711 formed by the sputtering method has a poor step coverage and has a smaller film thickness in the contact hole 707B as compared with a flat surface. . Therefore, if heat treatment is performed in an oxidizing atmosphere in this state, all the thinned portions of the bit line 711 in the contact hole 707B are oxidized, which causes disconnection and an increase in resistance. That is, there is a drawback that sufficient yield and reliability cannot be obtained.
（発明が解決しようとする課題） このように、従来の半導体装置は、コンタクトホール
部での配線のステップカバレージが悪かった。このた
め、後に熱処理を施すと、酸化剤が配線と反応し、酸化
膜を形成するため、コンタクトホール内の配線が薄くな
った部分では、断線や抵抗の増大という事態が発生する
欠点があった。(Problems to be Solved by the Invention) As described above, in the conventional semiconductor device, the step coverage of the wiring in the contact hole portion was poor. Therefore, when a heat treatment is performed later, the oxidizing agent reacts with the wiring to form an oxide film, so that there is a drawback that disconnection or increase in resistance occurs in a portion where the wiring in the contact hole is thin. .
本発明は、上記欠点を解決すべくなされたもので、コ
ンタクトホール内での配線の断線や抵抗の増大を防ぐこ
とにより、高歩留り、高信頼性を得ることのできる半導
体装置及びその製造方法を提供することを目的とする。The present invention has been made to solve the above drawbacks, by preventing the disconnection of the wiring in the contact hole and the increase in resistance, high yield, a semiconductor device that can obtain high reliability, and a manufacturing method thereof. The purpose is to provide.
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、
第１の誘導層と、前記第１の導電層に達するコンタクト
ホールを有する絶縁層と、前記コンタクトホールを介し
て前記第１の導電層に接続される第２の導電層と、前記
第２の導電層の表面の少なくとも一部に形成される耐酸
化性材料とを有している。[Configuration of the Invention] (Means for Solving the Problems) In order to achieve the above object, a semiconductor device of the present invention is
A first conductive layer; an insulating layer having a contact hole reaching the first conductive layer; a second conductive layer connected to the first conductive layer through the contact hole; And an oxidation resistant material formed on at least a part of the surface of the conductive layer.
本発明の半導体装置の製造方法は、まず、半導体基板
の表面領域に第１の導電層を形し、前記半導体基板上に
第１の絶縁層を形成する。また、前記第１の絶縁層に前
記第１の導電層に達するコンタクトホールを形成する。
さらに、全面に第２の導電層を形成した後、前記第２の
導電層をパターニングする。また、全面に耐酸化性材料
を形成し、全面に第２の絶縁層を形成する。この後、酸
化性雰囲気中で熱処理を行うというものである。In the method for manufacturing a semiconductor device of the present invention, first, a first conductive layer is formed in a surface region of a semiconductor substrate, and a first insulating layer is formed on the semiconductor substrate. Further, a contact hole reaching the first conductive layer is formed in the first insulating layer.
Further, after forming a second conductive layer on the entire surface, the second conductive layer is patterned. Further, an oxidation resistant material is formed on the entire surface and a second insulating layer is formed on the entire surface. After that, heat treatment is performed in an oxidizing atmosphere.
また、本発明の半導体装置の製造方法は、まず、半導
体基板の表面領域に第１の導電層を形成し、前記半導体
基板上に第１の絶縁層を形成する。また、前記第１の絶
縁層に前記第１の導電層に達するコンタクトホールを形
成する。さらに、全面に第２の導電層を形成し、全面に
耐酸化性材料を形成する。また、前記耐酸化性材料及び
前記第２の導電層をパターニングし、全面に第２の絶縁
層を形成する。この後、酸化性雰囲気中で熱処理を行う
ものである。In the method for manufacturing a semiconductor device of the present invention, first, a first conductive layer is formed on the surface region of the semiconductor substrate, and then a first insulating layer is formed on the semiconductor substrate. Further, a contact hole reaching the first conductive layer is formed in the first insulating layer. Further, a second conductive layer is formed on the entire surface, and an oxidation resistant material is formed on the entire surface. The oxidation resistant material and the second conductive layer are patterned to form a second insulating layer on the entire surface. After that, heat treatment is performed in an oxidizing atmosphere.
（作用） 上記構成によれば、第２の導電層の表面の少なくとも
一部には耐酸化性材料が形成されている。このため、コ
ンタクトホール内での配線の断線や抵抗の増大を防ぐこ
とができ、高歩留り、高信頼性の半導体装置を提供する
ことができる。(Operation) According to the above configuration, the oxidation resistant material is formed on at least a part of the surface of the second conductive layer. Therefore, it is possible to prevent disconnection of wiring and increase in resistance in the contact hole, and it is possible to provide a semiconductor device with high yield and high reliability.
また、上記方法によれば、コンタクトホール内の導電
層の薄くなった部分に耐酸化性材料を覆わせることがで
きる。また、必要に応じてコンタクトホール外の導電層
の表面の一部に耐酸化性材料を覆わせることができる。
このため、断線等を起こすことなく、配線の低抵抗化を
達成することができる。Further, according to the above method, the thin portion of the conductive layer in the contact hole can be covered with the oxidation resistant material. If necessary, the surface of the conductive layer outside the contact hole can be covered with an oxidation resistant material.
Therefore, the resistance of the wiring can be reduced without causing breakage or the like.
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。Embodiment An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例に係わる半導体装置を示す
ものである。ここで、同図（ｂ）は同図（ａ）のＡ−
Ａ′線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ′線に沿う断面図である。ここで、101はＰ型半導体
基板、102は素子分離酸化膜、103は酸化シリコン膜、10
4はMOSFETのゲート電極、105はＮ型拡散層（第１の導電
層）、106A,106Bは層間絶縁膜（絶縁層）、107A,107Bは
コンタクトホール、108はコンデンサの下部電極、109は
キャパシタ絶縁膜、110はコンデンサの上部電極、111は
ビット線（第２の導電層）である。FIG. 1 shows a semiconductor device according to an embodiment of the present invention. Here, the same figure (b) is A- of the same figure (a).
A cross-sectional view taken along the line A ′, FIG.
It is sectional drawing which follows the B'line. Here, 101 is a P-type semiconductor substrate, 102 is an element isolation oxide film, 103 is a silicon oxide film, 10
4 is a gate electrode of a MOSFET, 105 is an N-type diffusion layer (first conductive layer), 106A and 106B are interlayer insulating films (insulating layers), 107A and 107B are contact holes, 108 is a lower electrode of a capacitor, and 109 is a capacitor. An insulating film, 110 is an upper electrode of the capacitor, and 111 is a bit line (second conductive layer).
即ち、Ｐ型半導体基板101上には、素子分離酸化膜102
が形成されている。また、Ｐ型半導体基板101の素子領
域上に酸化シリコン膜103、ゲート電極104、及びＮ型拡
散層105がそれぞれ形成され、これらによりMOSFETが構
成されている。全面には、層間絶縁膜106Aが形成され、
層間絶縁膜106Aには、Ｎ型拡散層（ソース）105へ達す
るコンタクトホール107Aが開孔されている。また、コン
タクトホール107A上には、コンデンサの下部電極108、
キャパシタ絶縁膜109、及びコンデンサの上部電極110が
形成され、DRAMのセルキャパシタが構成されている。全
面には、層間絶縁膜106Bが形成され、層間絶縁膜106Bに
は、Ｎ型拡散層（ドレイン）105へ達するコンタクトホ
ール107Bが開孔されている。層間絶縁膜106B及びコンタ
クトホール107B上には、例えばMoSi2、WSi2等のシリサ
イド膜により構成されるビット線111が形成されてい
る。また、ビット線111の表面には、例えばSi3N4から構
成される耐酸化性材料112が形成されている。That is, the element isolation oxide film 102 is formed on the P-type semiconductor substrate 101.
Are formed. Further, a silicon oxide film 103, a gate electrode 104, and an N-type diffusion layer 105 are respectively formed on the element region of the P-type semiconductor substrate 101, and a MOSFET is formed by these. An interlayer insulating film 106A is formed on the entire surface,
A contact hole 107A reaching the N-type diffusion layer (source) 105 is formed in the interlayer insulating film 106A. Further, on the contact hole 107A, the lower electrode 108 of the capacitor,
The capacitor insulating film 109 and the upper electrode 110 of the capacitor are formed to form a DRAM cell capacitor. An interlayer insulating film 106B is formed on the entire surface, and a contact hole 107B reaching the N-type diffusion layer (drain) 105 is formed in the interlayer insulating film 106B. A bit line 111 made of a silicide film such as MoSi 2 or WSi 2 is formed on the interlayer insulating film 106B and the contact hole 107B. An oxidation resistant material 112 made of, for example, Si 3 N 4 is formed on the surface of the bit line 111.
このような構成によれば、ビット線111は、耐酸化性
材料112によりその表面が覆われている。つまり、同図
（ａ）及び（ｂ）からもわかるように、コンタクトホー
ル107B内のビット線111が薄くなった部分は耐酸化性材
料112により覆われているため、熱処理時に酸化剤によ
り酸化されることがない。よって、コンタクトホール10
7B内のビット線111の酸化による断線や抵抗値の増大を
防止することができる。With such a configuration, the surface of the bit line 111 is covered with the oxidation resistant material 112. That is, as can be seen from FIGS. 10A and 10B, the thinned portion of the bit line 111 in the contact hole 107B is covered with the oxidation resistant material 112, and thus is oxidized by the oxidizing agent during the heat treatment. Never. Therefore, the contact hole 10
It is possible to prevent disconnection and increase in resistance value due to oxidation of the bit line 111 in 7B.
第２図乃至第４図は、本発明の一実施例に係わる半導
体装置の製造方法を示すものである。2 to 4 show a method of manufacturing a semiconductor device according to an embodiment of the present invention.
まず、第２図に示すように、Ｐ型半導体基板101上に
素子分離酸化剤102を形成する。また、Ｐ型半導体基板1
01の素子領域上に酸化シリコン膜103、ゲート電極104、
及びＮ型拡散層（第１の導電層）105をそれぞれ周知の
方法で形成し、MOSFETを形成する。全面に層間絶縁膜10
6Aを形成した後、Ｎ型拡散層（ソース）105へ達するコ
ンタクトホール107Aを開孔する。また、コンタクトホー
ル107A上にコンデンサの下部電極108、キャパシタ絶縁
膜109、及びコンデンサの上部電極110を形成し、DRAMの
セルキャパシタを形成する。全面に層間絶縁膜106Bを形
成した後、Ｎ型拡散層（ドレイン）105へ達するコンタ
クトホール107Bを開孔する。この後、層間絶縁膜106B及
びコンタクトホール107B上にビット線（第２の導電層）
111を形成する。ここで、ビット線111は、例えばMoS
i2、WSi2等のシリサイド膜をスパッタ法により被着する
ことによって形成される。First, as shown in FIG. 2, an element isolation oxidizing agent 102 is formed on a P-type semiconductor substrate 101. In addition, the P-type semiconductor substrate 1
Silicon oxide film 103, gate electrode 104, on the device region of 01,
And the N-type diffusion layer (first conductive layer) 105 are formed by known methods to form a MOSFET. Interlayer insulation film 10 on the entire surface
After forming 6A, a contact hole 107A reaching the N-type diffusion layer (source) 105 is opened. Further, a capacitor lower electrode 108, a capacitor insulating film 109, and a capacitor upper electrode 110 are formed on the contact hole 107A to form a DRAM cell capacitor. After forming an interlayer insulating film 106B on the entire surface, a contact hole 107B reaching the N-type diffusion layer (drain) 105 is opened. After that, the bit line (second conductive layer) is formed on the interlayer insulating film 106B and the contact hole 107B.
Form 111. Here, the bit line 111 is, for example, MoS.
It is formed by depositing a silicide film such as i 2 or WSi 2 by a sputtering method.
次に、第３図に示すように、全面に耐酸化性材料11
2、例えばSiN膜を形成する。また、耐酸化性材料112上
に層間絶縁膜（第２の絶縁層）113、例えばボロン
（Ｂ）、リン（Ｐ）等を含んだシリケートガラス（BPSG
膜）を形成する。ここで、同図（ｂ）に示すように、ビ
ット線111近傍においては、層間絶縁膜113の段差が大き
くなっている。Next, as shown in FIG.
2. Form a SiN film, for example. Further, an interlayer insulating film (second insulating layer) 113 such as boron (B), phosphorus (P), etc. on the oxidation resistant material 112 (silicate glass (BPSG)).
Film) is formed. Here, as shown in FIG. 7B, the step difference of the interlayer insulating film 113 is large in the vicinity of the bit line 111.
次に、第４図に示すように、酸化性雰囲気中におい
て、高温の熱処理（アニール）を行い、層間絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるが、ビット線111の表面が耐酸化性材料1
12により覆われているため、コンタクトホール107B内の
ビット線111は酸化されることがない。この後、図示し
ないが、層間絶縁膜113上に金属（例えばAl）配線を形
成する。また、全面にパッシベーション膜を形成し、DR
AMを完成する。Next, as shown in FIG. 4, high-temperature heat treatment (annealing) is performed in an oxidizing atmosphere to form the interlayer insulating film 113.
Flatten the surface. At this time, the oxidizing agent is the interlayer insulating film 113.
Although it passes through the inside, the surface of the bit line 111 is an oxidation resistant material 1
Since it is covered with 12, the bit line 111 in the contact hole 107B is not oxidized. Thereafter, although not shown, a metal (for example, Al) wiring is formed on the interlayer insulating film 113. In addition, a passivation film is formed on the entire surface
Complete the AM.
このような方法によれば、コンタクトホール107B内の
ビット線111の薄くなった部分にも耐酸化性材料112が覆
われているため、この後、熱処理を行ってもコンタクト
ホール107B内のビット線111は酸化されることがない。
よって、ビット線111の断線や抵抗値の増大を防ぐこと
ができる。According to such a method, since the thin portion of the bit line 111 in the contact hole 107B is also covered with the oxidation resistant material 112, even if a heat treatment is performed thereafter, the bit line in the contact hole 107B is 111 is not oxidized.
Therefore, it is possible to prevent disconnection of the bit line 111 and increase in resistance value.
ところで、上記実施例において、ビット線111にMoSi2
膜を用いた場合、MoSi2膜は、酸化されることによりそ
のシート抵抗値が下がることが知られている。つまり、
断線等を発生させない程度で、意識的にビット線111を
酸化させたい場合が生じる。このような要求は、以下に
示すような方法により満足させることができる。By the way, in the above embodiment, the MoSi 2
It is known that when a film is used, the sheet resistance value of the MoSi 2 film is lowered by being oxidized. That is,
There may be a case where it is desired to oxidize the bit line 111 intentionally without causing disconnection or the like. Such a requirement can be satisfied by the method described below.
第５図乃至第７図は、本発明の他の実施例に係わる半
導体装置の製造方法を示すものである。なお、上述した
実施例と同一の部分には同一の符号を付してある。5 to 7 show a method of manufacturing a semiconductor device according to another embodiment of the present invention. The same parts as those in the above-mentioned embodiment are designated by the same reference numerals.
まず、第５図に示すように、Ｐ型半導体基板101上に
素子分離酸化膜102を形成する。また、Ｐ型半導体基板1
01上に酸化シリコン膜103、ゲート電極104、及びＮ型拡
散層（第１の導電層）105からなるMOSFETを形成する。
全面にコンタクトホール107Aを有する層間絶縁膜106Aを
形成する。この後、下部電極108、キャパシタ絶縁膜10
9、及び上部電極110からなるDRAMのセルキャパシタを形
成する。全面にコンタクトホール107Bを有する層間絶縁
膜106Bを形成する。続けて、全面に例えばMoSi2、WSi2
等のシリサイド膜を形成する。また、シリサイド膜上に
例えばSiN膜等の耐酸化性材料112を形成する。この後、
耐酸化性材料112及びシリサイド膜の積層をパターニン
グし、ビット線（第２の導電層）111を形成する。ここ
で、耐酸化性材料112は、ビット線111の上面にのみ存在
し、その側面には存在していない。First, as shown in FIG. 5, an element isolation oxide film 102 is formed on a P-type semiconductor substrate 101. In addition, the P-type semiconductor substrate 1
A MOSFET including a silicon oxide film 103, a gate electrode 104, and an N-type diffusion layer (first conductive layer) 105 is formed on 01.
An interlayer insulating film 106A having a contact hole 107A is formed on the entire surface. After this, the lower electrode 108 and the capacitor insulating film 10
A cell capacitor of the DRAM is formed by 9 and the upper electrode 110. An interlayer insulating film 106B having a contact hole 107B is formed on the entire surface. Continuously, for example, MoSi 2 , WSi 2 on the entire surface
Etc. to form a silicide film. Further, an oxidation resistant material 112 such as a SiN film is formed on the silicide film. After this,
The bit line (second conductive layer) 111 is formed by patterning the stack of the oxidation resistant material 112 and the silicide film. Here, the oxidation resistant material 112 exists only on the upper surface of the bit line 111 and does not exist on the side surface thereof.
次に、第６図に示すように、全面に層間絶縁膜（第２
の絶縁層）113として、例えばボロン（Ｂ）、リン
（Ｐ）等を含んだシリケートガラス（BPSG膜）を形成す
る。ここで、同図（ｂ）に示すように、ビット線111近
傍においては、層間絶縁膜113の段差が大きくなってい
る。Next, as shown in FIG. 6, an interlayer insulating film (second
As the insulating layer) 113, a silicate glass (BPSG film) containing, for example, boron (B), phosphorus (P) or the like is formed. Here, as shown in FIG. 7B, the step difference of the interlayer insulating film 113 is large in the vicinity of the bit line 111.
次に、第７図に示すように、酸化性雰囲気中におい
て、高温の熱処理（アニール）を行い、層間絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるため、耐酸化性材料112により覆われた
ビット線111の上面を除き、その側面及び下面が酸化さ
れ、酸化膜114が形成される。一方、コンタクホール107
B内のビット線111は、耐酸化性材料112に覆われている
ため、酸化されることがない。この後、図示しないが、
層間絶縁膜113上に金属（例えばAl）配線を形成する。
また、全面にパッシベーション膜を形成し、DRAMを完成
する。Next, as shown in FIG. 7, high-temperature heat treatment (annealing) is performed in an oxidizing atmosphere to form the interlayer insulating film 113.
Flatten the surface. At this time, the oxidizing agent is the interlayer insulating film 113.
Since it passes through the inside, the side surface and the lower surface of the bit line 111 except the upper surface of the bit line 111 covered with the oxidation resistant material 112 are oxidized to form an oxide film 114. On the other hand, contact hole 107
Since the bit line 111 in B is covered with the oxidation resistant material 112, it is not oxidized. After this, although not shown,
A metal (for example, Al) wiring is formed on the interlayer insulating film 113.
Further, a passivation film is formed on the entire surface to complete the DRAM.
このような方法によれば、ビット線111の上面にのみ
耐酸化性材料112が覆われている。このため、断線等を
発生させない程度に、意識的にビット線111の側面及び
下面を酸化させ、ビット線111の抵抗値を下げることが
できる。また、コンタクトホール107B底部には酸化剤が
届かないため、コンタクトホール107B内のビット線111
の薄くなった部分も酸化されることがなく、断線や抵抗
値の増大も防ぐことができる。According to such a method, the oxidation resistant material 112 is covered only on the upper surface of the bit line 111. Therefore, it is possible to intentionally oxidize the side surface and the lower surface of the bit line 111 and reduce the resistance value of the bit line 111 to the extent that disconnection or the like is not generated. Also, since the oxidizer does not reach the bottom of the contact hole 107B, the bit line 111 in the contact hole 107B is
The thinned part of the film is not oxidized, and it is possible to prevent disconnection and increase in resistance value.
なお、上記実施例において、ビット1111は、多結晶シ
リコン膜とシリサイド膜の積層構造となっていてもよい
ことは言うまでもない。また、コンタクトホール107B
は、基板101に達するものに限られない。In the above embodiment, it goes without saying that the bit 1111 may have a laminated structure of a polycrystalline silicon film and a silicide film. Also, contact hole 107B
Are not limited to those reaching the substrate 101.
さらに、上記実施例では、半導体メモリ装置であるDR
AMについて説明してきたが、これに限られるものではな
く、微細化された半導体素子を有する高密度LSIの全て
について適用が可能である。Further, in the above-described embodiment, the semiconductor memory device DR
Although the AM has been described, the present invention is not limited to this, and is applicable to all high-density LSIs having a miniaturized semiconductor element.
［発明の効果］ 以上、説明したように、本発明の半導体装置及びその
製造方法によれば、次のような効果を奏する。[Effects of the Invention] As described above, according to the semiconductor device of the present invention and the method of manufacturing the same, the following effects can be obtained.
パターニングされた導電層の表面の少なくとも一部が
耐酸化性材料により覆われている。このため、コンタク
トホール内での配線の断線や抵抗の増大を防ぐことがで
き、高歩留り、高信頼性の半導体装置を提供することが
できる。At least a part of the surface of the patterned conductive layer is covered with the oxidation resistant material. Therefore, it is possible to prevent disconnection of wiring and increase in resistance in the contact hole, and it is possible to provide a semiconductor device with high yield and high reliability.
第１図は本発明の一実施例に係わる半導体装置を示す
図、第２図乃至第４図はそれぞれ本発明の一実施例に係
わる半導体装置の製造方法を示す図、第５図乃至第７図
はそれぞれ本発明の他の実施例に係わる半導体装置の製
造方法を示す図、第８図乃至第10図はそれぞれ従来の半
導体装置の製造方法を示す図である。 101……Ｐ型半導体基板、102……素子分離酸化膜、103
……酸化シリコン膜、104……MOSFETのゲート電極、105
……Ｎ型拡散層、106A,106B……層間絶縁膜、107A,107B
……コンタクトホール、108……コンデンサの下部電
極、109……キャパシタ絶縁膜、110……コンデンサの上
部電極、111……ビット線、112……耐酸化性材料、113
……層間絶縁膜、114……酸化膜。FIG. 1 is a diagram showing a semiconductor device according to one embodiment of the present invention, FIGS. 2 to 4 are diagrams showing a method of manufacturing a semiconductor device according to one embodiment of the present invention, and FIGS. FIG. 8 is a diagram showing a method of manufacturing a semiconductor device according to another embodiment of the present invention, and FIGS. 8 to 10 are diagrams showing a conventional method of manufacturing a semiconductor device. 101: P-type semiconductor substrate, 102: Element isolation oxide film, 103
...... Silicon oxide film, 104 ...... MOSFET gate electrode, 105
...... N-type diffusion layer, 106A, 106B …… Interlayer insulating film, 107A, 107B
...... Contact hole, 108 ...... Capacitor lower electrode, 109 …… Capacitor insulating film, 110 …… Capacitor upper electrode, 111 …… Bit line, 112 …… Oxidation resistant material, 113
...... Interlayer insulating film, 114 …… Oxide film.
Claims (5)
るコンタクトホールを有する絶縁層と、前記絶縁層上に
形成されると共に、前記コンタクトホールの側壁部及び
底部に前記コンタクトホールを埋め込むことなく形成さ
れる第２の導電層と、前記コンタクトホール内の前記第
２の導電層の表面を完全に覆う耐酸化性材料とを具備
し、前記耐酸化性材料は、熱処理時に使用される酸化剤
が前記第２の導電層に達するのを防止する性質を有する
ことを特徴とする半導体装置。1. A first conductive layer, an insulating layer having a contact hole reaching the first conductive layer, and a contact hole formed on the insulating layer and at a side wall and a bottom of the contact hole. A second conductive layer that is formed without burying the metal and an oxidation resistant material that completely covers the surface of the second conductive layer in the contact hole. The oxidation resistant material is used during heat treatment. A semiconductor device having a property of preventing an oxidizer to reach the second conductive layer.
化されることによりそのシート抵抗値が下がる性質を有
する材料から構成され、 前記コンタクトホールの外部において、前記耐酸化性材
料は、前記第２の導電層の上面のみに形成され、 前記コンタクトホールの外部において、前記第２の導電
層の側面及び下面には、前記第２の導電層の酸化膜が形
成されている ことを特徴とする請求項１記載の半導体装置。2. The second conductive layer is composed of a material having a property that its sheet resistance value is lowered by being oxidized by the oxidizing agent, and the oxidation resistant material is outside the contact hole, An oxide film of the second conductive layer is formed only on an upper surface of the second conductive layer, and an oxide film of the second conductive layer is formed on a side surface and a lower surface of the second conductive layer outside the contact hole. The semiconductor device according to claim 1.
ルの外部において前記第２の導電層の上面及び側面に形
成されていることを特徴とする請求項１記載の半導体装
置。3. The semiconductor device according to claim 1, wherein the oxidation resistant material is formed on an upper surface and a side surface of the second conductive layer outside the contact hole.
成する工程と、前記半導体基板上に第１の絶縁層を形成
する工程と、前記第１の絶縁層に前記第１の導電層に達
するコンタクトホールを形成する工程と、前記絶縁層上
及び前記コンタクトホールの側壁部及び底部に前記コン
タクトホールを埋め込むことがない第２の導電層を形成
する工程と、前記第２の導電層をパターニングする工程
と、少なくとも前記コンタクトホール内の前記第２の導
電層上に酸化剤を遮断する性質を有する耐酸化性材料を
形成する工程と、前記第１の絶縁層上に前記第２の導電
層を完全に覆う第２の絶縁層を形成する工程と、前記酸
化剤を含む雰囲気中で熱処理を行い、前記第２の絶縁層
の表面を平坦化する工程とを具備することを特徴とする
半導体装置の製造方法。4. A step of forming a first conductive layer on a surface region of a semiconductor substrate, a step of forming a first insulating layer on the semiconductor substrate, and a step of forming the first conductive layer on the first insulating layer. Forming a contact hole reaching the layer, forming a second conductive layer that does not fill the contact hole on the insulating layer and on the side wall and the bottom of the contact hole, and the second conductive layer Patterning, forming an oxidation resistant material having a property of blocking an oxidant on at least the second conductive layer in the contact hole, and forming the second insulating layer on the first insulating layer. A step of forming a second insulating layer that completely covers the conductive layer; and a step of performing a heat treatment in an atmosphere containing the oxidizing agent to flatten the surface of the second insulating layer. Semiconductor device manufacturing Law.
成する工程と、前記半導体基板上に第１の絶縁層を形成
する工程と、前記第１の絶縁層に前記第１の導電層に達
するコンタクトホールを形成する工程と、前記絶縁層上
及び前記コンタクトホールの側壁部及び底部に前記コン
タクトホールを埋め込むことがない第２の導電層を形成
する工程と、前記第２の導電層上に酸化剤を遮断する性
質を有する耐酸化性材料を形成する工程と、前記耐酸化
性材料及び前記第２の導電層をパターニングする工程
と、前記第１の絶縁層上に前記第２の導電層を完全に覆
う第２の絶縁層を形成する工程と、前記酸化剤を含む雰
囲気中で熱処理を行い、前記第２の絶縁層の表面を平坦
化すると共に前記第２の導電層の側面及び下面を酸化す
る工程とを具備することを特徴とする半導体装置の製造
方法。5. A step of forming a first conductive layer on a surface region of a semiconductor substrate, a step of forming a first insulating layer on the semiconductor substrate, and a step of forming the first conductive layer on the first insulating layer. Forming a contact hole reaching the layer, forming a second conductive layer that does not fill the contact hole on the insulating layer and on the side wall and the bottom of the contact hole, and the second conductive layer Forming an oxidation resistant material having a property of blocking an oxidizing agent thereon, patterning the oxidation resistant material and the second conductive layer, and forming the second insulating layer on the first insulating layer. Forming a second insulating layer that completely covers the conductive layer; and performing heat treatment in an atmosphere containing the oxidant to planarize the surface of the second insulating layer and to form side surfaces of the second conductive layer. And a step of oxidizing the lower surface The method of manufacturing a semiconductor device according to claim and.
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