JPH0473940A - 半導体装置の検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の検査方法に係り、特にフェイスダ
ウン実装用ベアチップ半導体装置の検査方法に関する。

（従来の技術） 半導体装置は初期不良のチップを取除くためにバーンイ
ンなどの試験を施し、良否の検査をしてから出荷するの
が普通である。バーンイン検査は、通常高温雰囲気中で
通電することにより行われ、また−船釣にパッケージさ
れた半導体装置を高温槽内で専用のソケットに接続して
行われる。

また、配線回路ないし回路装置のコンパクト化などを目
的とし、配線基板面にたとえば半導体装置などの能動素
子および抵抗′体などの受動素子を実装することも広く
知られている。しかして、この配線基板に対する半導体
装置の実装は、電子機器の小型化のために、より小型な
パッケージとして実装するようになって来ており、さら
に進んだ形態としていわゆるベアチップの半導体装置を
実装する技術の開発も進められている。

ところで、前記ベアチップの半導体装置においても、出
荷に当ってもしくは実装に先立って通電試験などが要求
される。しかし、前記ベアチップの半導体装置の場合、
電極が極めて小さいものであり、パッケージされた半導
体装置の場合と同様にソケットに接続することがてきな
いため、個別的になさざるを得なかった。

はできない。

（発明が解決しようとする課題） 上記したように、ベアチップの半導体装置に対する実装
前における通電検査は、同時・多量的に実施することが
困難であった。このため、実装前における通電検査には
、繁雑な作業および比較的多くの時間などを要し、生産
性ないし量産性の点で、改善・改良された手段の開発が
望まれている。

本発明は、このような事情に対処してなされたもので゛
、比較的簡易な手段で精度よくかっ、生産性良好にベア
チップの半導体装置について通電検査をなし得る検査方
法の提供を目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る半導体装置の検査方法は、所要の通電検査
用電極バンプ群を有するベアチップの半導体装置を、前
記ベアチップ半導体装置の通電検査用電極バンプ群に対
応し主面に通電検査用電極領域が選択的に突設された検
査基板面上に、前記ベアチップ半導体装置の通電検査用
電極バンプ群と検査基板面上に突設された通電検査用電
極とを互いに対応して対接させ配置し、通電検査を行う
ことを特徴とする。

（作用） 本発明によれば、検査基板に接続するベアチップ半導体
装置の検査用電極バンプ群が、検査基板の突出した部分
（領域）に接続されたとき、ベアチップ半導体装置の検
査用電極バンプ群以外の部分は検査基板には接続しない
状態を維持する。

つまり、ベアチップ半導体装置の通電検査用電極バンプ
と検査基板の突出している部分とが選択的にかつ、互い
に対応して接続された状態を呈し、検査基板上の配線を
通して通電など所要の試験・検査を容易に行うことがで
きる。

（実施例） 第１の実施例は、１メガビットＤＲＡＭチップに適用し
た例である。

先ず試料として次のようにして構成したベアチップ半導
体装置を用意した。すなわち、ＤＲＡＭチップ表面のパ
ッシベーション膜上に感光性ポリイミド樹脂を用いて絶
縁層を設け、その上に蒸着により導電層を設けた後、電
解メツキおよびＰＥＰプロセスとによ７て配線と電極バ
ンプとを構成した。

なお、前記において電解メツキを２段階に分けて行うこ
とにより、高さの異なるバンプを設けることができる。

ここでは通電検査に用いる電極バンプ１ａは３０ミクロ
ンの高さとし、検査に用いない電極バンプ１ｂは６０ミ
クロンの高さとし、また通電検査に用いる電極バンプｌ
ａ群は検査に用いない電極バンプｉｂ群よりもＤＪ？Ａ
Ｍチップ１の外周辺近く設けた。第１図は前記によって
構成したベアチップ半導体装置を平面的に示したもので
ある。

一方、検査基板として次のように構成されたものを用意
した。すなわち、セラミックスからなる基板２ａの主面
に、通常の厚膜プロセスによって多面とりに配線２ｂを
設けた。この検査基板２においては、第２図に平面的に
示すごとく　１枚の検査基板２で同時に４枚のベアチッ
プ１の検査ができるように構成されている。しかして、
前記検査基板２の配線２ｂが突出していない部分（領域
）　２ｃはこの場合凹部を形成するが、この部分は他の
部分よりも２００ミクロン窪んだものとした。なお、第
２図において２ｄはベアチップ１の検査用電極バンプｌ
ａが対接する相対的に突設された電極部領域、２ｅは検
査信号入力端子である。

上記用意したＤＲＡＭチップ１を検査基板２面に、第３
図に断面的に示めすよ・うに、フェースダウン接続に配
設した。つまり、前記ベアチップ１の通電検査用電極バ
ンプ１ａ群に対応し主面に通電検査用電極領域２ｄが選
択的に突設された検査基板２面上に、前記ベアチップ１
の通電検査用電極バンプｌａ群と検査基板２面上に突設
された通電検査用電極２ｄ群とを互いに対応して対接さ
せ配置した。

前記ベアチップ１を検査基板２面上にフェースダウン接
続した後、バーンイン試験を行った。試験後、ＤＲＡＭ
チップ１を検査基板２から容易に離脱することができる
ため、検査基板２は繰返し使用することが可能であった
。この検査において、良品と判定されたＤＲＡＭチップ
１は前記検査に用いなかった電極バンプ１ｂを用いてメ
モリモジュール基板に実装した。

第２の実施例も同種のＤＲＡＭベアチップの通電検査に
適用した例である。

各電極バンプ１ａ、１ｂの形成方法は、前記第１の実施
例の場合と同じであるが、検査に用いる電極バンプｌａ
群よりも検査に用いない電極バンプ１ｂ群をベアチップ
１の外周辺近くに設けた。また、第４同断面的に示すご
とく、いずれの電極バンプ１ａ、ｌｂも高さ３０ミクロ
ンにした。

一方、検査基板２として第１の実施例の場合と同様に構
成されたものを用いたが、第５図に断面的に示すように
、ベアチップ１の検査用電極バンプ１ａの配置に対応し
た部分（接続電極部）　２ｄが他の部分より　２００ミ
クロン程度高く５突した構成の検査基板２を用いても同
様に検査をなし得る。

［発明の効果］ 上記説明したように、本発明に係るベアチップ半導体装
置の検査方法よれば、配線基板面に実装されるベアチッ
プ半導体装置を実装前に、試験・検査することが容易か
つ、量産的にできるので、実装した回路装置の歩留りな
いし信頼性の向上に大きく寄与し得ることになる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の検査方法に用いたＤ
ＲＡＭチップの電極バンプの配置例を示す平面図、第２
図は本発明に係る半導体装置の検査方法に用いた検査基
板の構成例を示す平面図、第３図は本発明に係る半導体
装置の検査方法の実施態様を模式的に示す断面図、第４
図は本発明に係る半導体装置の検査方法に用いたＤＲＡ
Ｍチップの電極バンプの他の配置例を示す断面図、第５
図は本発明に係る半導体装置の検査方法の実施態様を模
式的に示す断面図である。 １・・・・・・ＤＲＡＭベアチップ（導体装置）１ａ・
・・・・・ＤＲＡＭベアチップの検査用電極バンプ１ｂ
・・・・・・ＤＲＡＭベアチップの非検査用電極バンプ
２・・・・・・検査基板 ２ａ・・・・・・セラミック基板 ２ｂ・・・・・・検査基板の配線 ２Ｃ・・・・・・検査基板の凹部 ２ｄ・・・・・・検査基板の接続電極領域（突設部）２
ｅ・・・・・・検査基板の入力端子 出願人　　　　　株式会社　東芝

Claims (1)

1. 【特許請求の範囲】 　所要の通電検査用電極バンプ群を有するベアチップの
   半導体装置を、 前記ベアチップ半導体装置の通電検査用電極バンプ群に
   対応し主面に通電検査用電極領域が選択的に突設された
   検査基板面上に、 前記ベアチップ半導体装置の通電検査用電極バンプ群と
   検査基板面上に突設された通電検査用電極とを互いに対
   応して対接させて配置し、 通電検査を行うことを特徴とする半導体装置の検査方法
   。