JPH0473331B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、２線双方向データ伝送用エコーキヤ
ンセラ装置に関する。

ペア線を用いて２線双方向データ伝送を実現す
るための公知の技術としてエコーキヤンセラがあ
る。エコーキヤンセラは適応型デイジタルフイル
タを用いて、エコーのインパルス応答の長さ分の
送出データ系列に対応した擬似エコー（エコーレ
プリカ）を生成することにより、ハイブリツド・
トランスにて送信信号が受信回路へ洩れ込むこと
により生じエコーを抑圧するように動作する。こ
の時、適応型デイジタルフイルタの各係数は、エ
コーからエコーレプリカを差引いた誤差信号と送
出データとの相関をとることにより逐次修正され
る。今ベースバンド・データ伝送を対象とする
と、伝送路符号としては一般にAMI（Alternate
Mark lnversion）符号やバイフエーズ符号等の
ように、直流バランスの良いものが用いられる。
一例としてAMI符号ではユニポーラ／バイポー
ラ変換において、バイナリの値が“０”の時に
は、０レベルを出力し“１”の時には＋Ｖレベル
と−Ｖレベル（但しＶ＞０）のパルスのうちいず
れか一方を“１”の生起順に交互に出力するよう
に割当てられている。＋Ｖレベルの正パルスと−
Ｖレベルの負パルス波形は理想的には対称となる
べきであるが、現実にはわずかに対称性がくずれ
ている。この時、正負パルス波形の対称性を前提
条件としている従来の適応型デイジタルフイルタ
を用いたエコーキヤンセラではこの正負パルスの
非対称成分の存在が残留エコーレベル増大の要因
となり所望のエコー抑圧度を得ることが不可能と
なる。例えば局と加入者の間に敷設されている電
話用ペア線を利用してベースバンド・データ伝送
を実現する際には、エコー抑圧度として50dB程
度が要求される。50dBのエコー抑圧度を得るに
は正負パルスの対称性を99.997％以上の精度で実
現する必要がある。このような高精度の対称性を
もつ正負パルスの発生回路を実現するには、複雑
な回路を必要とし、調整個所も多い。従つて、回
路規模が増大し、回路調整に多大な工数が必要と
なるから、コストが増加するという欠点をもつ。

本発明の目的は回路規模が小さくかつ回路調整
の不要なエコーキヤンセラ装置を提供することに
ある。

本発明によれば、２線／４線変換回路の４線側
にて送信回路から受信回路へ漏れ込むエコーを、
複数タツプのアダプテイブ・フイルタにより発生
される疑似エコーを用いて抑圧するエコーキヤン
セラー装置であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える第１のタツプ付き遅延回路と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える第２のタ
ツプ付き遅延回路と、前記第１及び第２のタツプ
付き遅延回路の各々の同一タツプ位置の出力を受
ける複数個のタツプ係数発生回路と、該タツプ係
数発生回路の出力と前記第１のタツプ付き遅延回
路のタツプ出力との積を得るための複数個の積回
路と、該複数個の積回路の出力を加算して前記疑
似エコーを得るための加算器とを備え、 前記タツプ係数発生回路において、前記第２の
タツプ付き遅延回路の出力を受け前記極性信号に
対応した第１のタツプ係数と第２のタツプ係数を
保持する手段と、前記第２のタツプ付き遅延回路
の出力を受け前記第１あるいは第２のタツプ係数
のいずれか一方を選択して前記タツプ係数発生回
路の出力とする手段と、受信信号と前記疑似エコ
ーとの差である誤差信号と前記第１のタツプ付き
遅延回路との相関をとり前記保持する手段より得
られた第１及び第２のタツプ係数を前記極性信号
に対応させてそれぞれ個別に適応化する手段によ
り構成したことを特徴とするエコーキヤンセラー
装置が得られる。

また、本発明によれば、２線／４線変換回路の
４線側にて送信回路から受信回路へ漏れ込むエコ
ーを、複数タツプのアダプテイブ・フイルタによ
り発生される疑似エコーを用いて抑圧するエコー
キヤンセラー装置であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える第１のタツプ付き遅延回路と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える第２のタ
ツプ付き遅延回路と、前記第１及び第２のタツプ
付き遅延回路の各々の同一タツプ位置の出力を受
ける複数個のタツプ係数発生回路と、該タツプ係
数発生回路の出力と前記第１のタツプ付き遅延回
路のタツプ出力との積を得るための複数個の積回
路と、該複数個の積回路の出力を加算して前記疑
似エコーを得るための加算器とを備え、 前記タツプ係数発生回路において、前記第２の
タツプ付き遅延回路のタツプ出力を受け前記極性
信号のいずれか一方に対応する第１のタツプ係数
を保持する手段と、前記第２のタツプ付き遅延回
路のタツプ出力を受け他方の前記極性信号に対応
した補正係数を保持する手段と、前記第１のタツ
プ係数を極性反転した値と前記補正係数を加算し
て第２のタツプ係数を得る手段と、 前記第２のタツプ付き遅延回路の出力を受け前
記第１あるいは第２のタツプ係数のいずれか一方
を選択して前記タツプ係数発生回路の出力とする
手段と、受信信号と前記疑似エコーとの差である
誤差信号と前記第１のタツプ付き遅延回路のタツ
プ出力との相関をとり前記第１のタツプ係数を保
持する手段により得られた第１のタツプ係数並び
に前記補正係数を保持する手段により得られた補
正係数を前記極性信号に対応させてそれぞれ個別
に適応化する手段により構成したことを特徴とす
るエコーキヤンセラー装置が得られる。

次に図面を参照して本発明について詳細に説明
する。

第１図は第１の発明の一実施例を示すブロツク
図である。今、第１図の回路は２線伝送路１６を
介して対向で接続されているものとする。加入者
ケーブルを対象とすれば一方が局側に他方が加入
者側に設置されている。ここでは、説明を簡単に
するために、ベースバンドデータ伝送を仮定し、
第１図を加入者側装置として説明する。また、第
１図に示す第１の発明の一実施例では伝送略符号
としてAMI符号を対象としているが後述のよう
に、本発明は他の伝送路符号に対しても適用可能
である。

第１図において、入力端子１に供給される２値
符号系列１２は、送信回路である符号変換回路３
及びアダプテイブ・デイジタルフイルタ６に入力
される。符号変換回路３では、２値符号をAMI
符号に変換して出力する。即ち、２値符号“０”
は零レベルを出力し、２値符号“１”は、正のパ
ルスと負のパルスを交互に出力するように構成さ
れている。この時、２値符号“１”に対し正のパ
ルスが出力されたかあるいは負のパルスが出力さ
れたかの情報を２値で示した符号ビツト１３はア
ダプテイブ・デイジタルフイルタ６に供給され
る。ここで符号ビツト１３の出力値“０”及び
“１”はそれぞれAMI符号の正パルス及び負パル
スに対応しているものとする。また、正及び負パ
ルスのパルス幅は通常Ｔ／２が選ばれる。ここに
Ｔは２値符号系列１２のデータレートであり、単
位は秒とする。符号変換回路３の出力はハイブリ
ツドトランス４を介して２線伝送路１６に送出さ
れる。一方局側から送出された信号は、２線伝送
路１６及びハイブリツドトランス４を介して低域
通過フイルタ５に入力される。ここで、ハイブリ
ツドトランス４において、回路不全あるいはイン
ピーダンス不整合時の原因により符号変換回路３
の出力信号がエコーとなつてハイブリツドトラン
ス４の出力に現われる。即ち低域通過フイルタ５
の入力信号としては、受信信号とエコーが混在し
た混在信号となつている。低域通過フイルタ５は
所要信号帯域以外の高域に存在する雑音を除去す
る役目を果す。アダプテイブ・デイジタルフイル
タ６、Ｄ／Ａコンバータ７、減算器８、サンプル
ホールド回路９、Ａ／Ｄコンバータ１０及び定数
2αを係数とする乗算器１７から成る閉ループ回
路は、適応的にエコーレプリカ１５を生成するこ
とにより、低域通過フイルタ５の出力である混在
信号に含まれているエコー成分を抑圧するように
動作する。ここでアダプテイブ・デイジタルフイ
ルタ６は、Ａ／Ｄコンバータ１０の出力に定数
2αの重みづけを施しや誤差信号１４のレベルを
小さくするように適応動作を行なう。また、ここ
では、AMI符号を仮定しており、その信号帯域
はほぼ１／ＴHzとみなせるから、アダプテイブ・
デイジタルフイルタ６のサンプリング周波数は
２／ＴHzとすればよい。これに伴い、Ｄ／Ａコン
バータ７、サンプルホールド回路９及びＡ／Ｄコ
ンバータ１０のサンプリング周波数も２／ＴHzと
なる。サンプルホールド回路９の出力ではエコー
信号が抑圧されており、受信回路１１に供給され
る。受信回路１１では、線路損失の補償を行なつ
た後、識別回路に入力され、AMI符号は２値符
号に変換させて出力端子２に現われる。次に、ア
ダプテイブ・デイジタルフイルタ６について詳細
に説明する。

第２図は第１図のアダプテイブ・デイジタルフ
イルタ６の一識成例を示したブロツク図である。
同図において、参照数字１００′で示す点線部分
と参照数字１００″で示す点線部分とは全く同一
の機能ブロツクを持つているものとする。参照数
字１４及び１５は第１図の同一参照数字で示す信
号に対応しており、それぞれ誤差信号及びエコー
レプリカを示す。ここで誤差信号１４及びエコー
レプリカ１５のサンプリング周波数は共に２／Ｔ
Hzである。従つて第１図に示すスイツチにより誤
差信号１４はサンプリング周波数が１／ＴHzの２
つの誤差信号１４′及び１４″に分解される。これ
に対し、サンプリング周波数１／ＴHzとなる２個
のエコーレプリカ１５′及び１５″はスイツチによ
りインタプーリされてサンプリング周波数２／Ｔ
Hzのエコーレプリカ１５となる。第２図の例では
Ｎ（正の整数）タツプのトランスバーサルフイル
タを示している。ここではＮはエコーのインパル
ス応答長により定まる整数値である。参照数字１
００′と参照数字１００″は同等の機能を有してい
るので、参照数字１００′についてのみその動作
を説明する。フイルタの各タツプ係数は、係数発
生回路１５１，１５２，……，１５Ｎ−１、１５
Ｎにて生成される。第２図に示す２値符号系列１
２１及び符号ビツト１３１はそれぞれ第１図の参
照番号12，13の信号に対応しており、それぞれＴ
秒の遅延を与える遅延素子１０１及び１１１に供
給される。Ｔ秒の遅延を与える遅延素子１０１，
１０２…，１０Ｎ−１はこの順に直列に接続され
ており、入力及び各タツプ出力であるＮ個の２値
符号系列１２ｉ（ｉ＝１，２，……，Ｎ）はそれ
ぞれ、係数発生回路１５ｉ及び乗算器１４ｉに供
給される。同様に、Ｔ秒の遅延を与える遅延素子
１１１，１１２，……，１１Ｎ−１もこの値に直
列接続されており、入力及び各タツプ出力である
Ｎ個の符号ビツト１３ｉ（ｉ＝１，２，……，Ｎ）
はそれぞれ係数発生回路１５ｉに供給される。一
方乗算器１４１，１４２，……１４Ｎ−１、１４
Ｎの出力はすべて加算器１７０に供給されエコー
レプリカ１５′となり、スイツチに供給される。
さらに誤差信号１４′は、係数発生回路１５１，
１５２，……，１５Ｎ−１、１５Ｎに供給されて
いる。係数発生回路１５ｉ（但しｉ＝１，２，…
…，Ｎ）では、供給される３種の信号の値即ち、
２値符号系列１２ｉ、符号ビツト１３ｉ及び誤差
信号１４′に基づき、係数が逐次修正される。係
数発生回路１５ｉにて得られた各係数１６ｉ（ｉ
＝１，……，Ｎ）は乗算器１４ｉにより２値符号
系列１２ｉと乗算された後加算器１７０に供給さ
れる。参照数字１００″で示すブロツクの動作も
参照数字１００′で示すブロツクと全く同様であ
るが、これらの位相はＴ／２秒だけずれているこ
とに注意する必要がある。次に係数発生回路１５
ｉについて詳細に説明する。

第３図は第２図の係数発生回路１５ｉの一構成
例を示したブロツク図である。同図において破線
で示したブロツクが第２図の係数発生回路１５ｉ
に対応しており、さらにその入出力信号である誤
差信号１４′、２値符号系列１２ｉ、符号ビツト
１３ｉ及び係数１６ｉはそれぞれ第２図の同一番
号の参照数字の信号に対応している。誤差信号１
４′と２値符号系列１２ｉは乗算器２００により
乗算され、その乗算出力はアンド・ゲート６００
の一方の入力として供給されると同時に、アン
ド・ゲート６０１の一方の入力として供給され
る。一方符号ビツト１３ｉは同時に入力される２
値符号系列１２ｉの値の極性を示しており、符号
ビツト１３ｉが“０”の時は正、“１”の時は負
に対応するものと仮定する。なお２値符号系列１
２ｉが“１”の時に対してのみ符号ビツト１３ｉ
は意味を持つており、２値符号系列１２ｉが
“０”の場合には符号ビツト１３ｉは意味を持た
ない。符号ビツト１３ｉは選択回路３００、アン
ド・ゲート６００及びインバーダ７００に供給さ
れる。ここでＴ秒の遅延を与える遅延素子４００
及び加算器５００から成る閉ループ回路は、負の
係数を発生するための回路であり、加算器５００
により遂次修正が行なわれる。その理由は、アン
ド・ゲート６００では符号ビツト１３ｉが“１”
の時のみゲートが開き、乗算器２００の出力がア
ンド・ゲート６００を介して加算器５００に入力
されるからである。符号ビツト１３ｉが“０”の
場合には、アンド・ゲート６００のゲートが閉じ
るから、加算器５００への入力は零となる。これ
に対しＴ秒の遅延を与える遅延素子４０１及び加
算器５０１から成る閉ループ回路は、正の係数を
発生するための回路であり、加算器５０１により
遂次修正が行なわれる。その理由は、符号ビツト
１３ｉがインバータ７００を介してアンド・ゲー
ト６０１の一方の入力として供給されており、符
号ビツト１３ｉが“０”の時のみゲートが開き、
乗算器２００の出力がアンド・ゲート６０１を介
して加算器５０１に入力されるからである。符号
ビツト１３ｉが“１”の場合には、アンド・ゲー
ト６０１のゲートが閉じるから、加算器５０１の
一方の入力は零となる。遅延素子４００及び４０
１の出力はまた、選択回路３００に供給されてい
る。選択回路３００では制御信号として入力され
る符号ビツト１３ｉの値により２個の入力信号の
うちいずれか一方向が選択され係数１６ｉとして
現われる。即ち、符号ビツト１３ｉが“０”の場
合には正の係数である遅延素子４０１の出力が係
数１６ｉとして現われ、一方符号ビツト１３ｉが
“１”の場合には、負の係数である遅延素子４０
０の出力が係数１６ｉとして現われる。以上述べ
たようにエコーキヤンセラーの送出信号として発
生されるパルスの極性に対応して個別に係数を発
生しているので、正／負パルスの非対称性の問題
は解決できる。

次に、第２の発明について図面を参照して詳細
に説明する。第１の発明と第２の発明の相異点は
アダプテイブ・デイジタルフイルタにおける係数
発生の方法にある。従つて、第２の発明の一実施
例としては、第１図及び第２図がそのまま適用で
きるので、両図については説明を省略し、第２図
のＮ個の係数発生回路１５１，１５２，……，１
５Ｎのうちｉ番目（ｉ＝１，２，……，Ｎ）の係
数発生回路１５ｉについて詳細に述べる。

第４図は、第２の発明の一実施例を示したブロ
ツク図である。同図において、破線で示したブロ
ツクが第２図の係数発生回路１５ｉに対応してお
り、またその入出力信号である誤差信号１４，２
値符号系列１２ｉ、符号ビツト１３ｉ及び係数１
６ｉはそれぞれ第２図の同一番号の参照数字に対
応している。さらに第４図において参照数字８０
０の極性反転回路及び参照数字９００の加算器を
除き、第３図の参照数字と同一の番号のものは、
同一の機能を示している。第２の発明は、正パル
ス又は負パルスのいずれか一方に対応する係数発
生回路のみ用意し、他方の係数は、この係数に補
正を加えて得るように構成することに特徴があ
る。

第４図において、誤差信号１４′と２値符号系
列１２ｉは乗算器２００により乗算され、その乗
算出力はアンド・ゲート６００及び６０１の各々
の一方の入力として供給される。一方、符号ビツ
ト１３ｉは、同時に入力される２値符号系列１２
ｉの値の極性を示している。符号ビツト１３ｉは
選択回路３００及びアンド・ゲート６００に供給
されると同時にインバータ７００を介してアン
ド・ゲート６０１に供給される。ここで、Ｔ秒の
遅延を与える遅延素子４０１及び加算器５０１か
ら成る閉ループ回路は、正の係数を発生するため
の回路であり、加算器５０１により遂次修正が行
なわれる。アンド・ゲート６０１では符号ビツト
１３ｉが“０”の時のみゲートが開き、乗算器２
００の出力がアンド・ゲート６０１を介して加算
器５０１に入力される。一方符号ビツト１３ｉが
“１”の場合には、アンド・ゲート６０１のゲー
トが閉じるから、加算器５０１への入力は零とな
る。このようにして正の係数が遅延素子４０１の
出力に得られる。

遅延素子４０１の出力は選択回路３００に供給
されると同時に、極性反転回路８００にも入力さ
れる。極性反転回路８００では、入力の値の符号
を反転させて出力し、加算器９００へ入力する。
一方、Ｔ秒の遅延を与える遅延素子４００及び加
算器５００から成る閉ループ回路は、正の係数の
符号を反転することにより得られた第１次近似の
負の係数に対する補正値を求めるための回路であ
る。ここで、正のパルスと負のパルスは99％の精
度の称性が保たれていることを仮定している。こ
の仮定は、実際的なパルス発生回路において満足
されることが期待できる。アンド・ゲート６００
では符号ビツト１３ｉが“１”の時即ち、負の時
のみゲートが開き、乗算器２００の出力が、アン
ド・ゲート６００を介して加算器５００に入力さ
れる。一方、符号ビツト１３ｉが“０”の場合即
ち正の場合には、アンド・ゲート６００が閉じる
から加算器５００への入力は零となる。このよう
にして負の係数に対する補正値が遅延素子４００
の出力に得られる。そこで加算器９００にて、極
性反転回路８００の出力である第１近似の負の係
数と、遅延素子４００の出力である補正値とを加
算することにり最終的な負の係数が得られる。加
算器９００の出力である負の係数は、選択回路３
００に供給される。選択回路３００では制御信号
として入力される符号ビツト１３ｉに対応して入
力される２つの信号即ち遅延素子４０１から供給
される正の係数又は加算器９００から供給される
負の係数のいずれか一方を選択し、係数１６ｉと
して出力する。なお第４図の例では正の係数を反
転した値に補正を加えて負の係数を得る場合の例
を示したが、逆の場合ももちろん可能である。以
上述べたように、エコーキヤンセラーの送出信号
として発生されるパルスの極性に対応して、個別
は係数を発生しているので、正／負パルスの非対
称性の問題は解決できる。

なお、第１及び第２の発明の実施例では、伝送
路符号としてAMI符号を仮定して説明したが、
バイ・フエーズ符号の様な２値符号に対しても、
本発明は有効である。この場合、例えば次のよう
に実施例を変形すれば実現できる。第１図におい
て、アダプテイブ・デイジタルフイルタに入力さ
れる信号のうち２値符号系列１２を省略する。こ
れに伴い、第２図において、信号１２１が不要と
なるから、遅延素子１０１，１０２，……，１０
Ｎ−１を省略する。従つて、係数発生回路１５ｉ
に入力される信号１２ｉも省略する。また、乗算
器１４１，１４２，……，１４Ｎを省略する代わ
りに係数発生回路１５ｉの出力である係数１６ｉ
を直接加算器１７０に供給する。さらに第３図及
び第４図において、２値符号系列１２ｉが省略さ
れるのに対応して、乗算器２００を省略する代わ
りに、誤差信号１４を直接アンド・ゲート６００
及び６０１に入力する。最後に、アダプテイブ・
デイジタルフイルタのサンプリング速度を採用さ
れた伝送路符号の信号帯域に応じて変化させるの
に対応して第２図参照数字１００′で示すブロツ
クを何組か用意すればよい。（第２図の例では２
組）。以上の変形操作を施すことにより、第１及
び第２の発明をバイ・フエーズ符号のような２値
符号に対しても適用できる。

第１図に示す第１及び第２の発明の一実施例に
おいて、受信回路１１の機能の一部である線路特
性補償機能を、低域通過フイルタ５と加算器８の
間に挿入することも可能である。またＡ／Ｄコン
バータ１０のビツト数を１ビツトにすることもも
ちろん可能である。さらに、サンプルホールド回
路９を受信回路１１の直前に配置することも可能
である。また、サンプルホールド回路９を省略す
る代わりに、Ｄ／Ａコンバータ７と減算器８の間
に低域通過フイルタを挿入することもできる。さ
らにまた、アダプテイブ・デイジタルフイルタ６
をアダプテイブフイルタに置換えることもでき
る。この場合、Ｄ／Ａコンバータ７、サンプルホ
ールド回路９及びＡ／Ｄコンバータ１０は省略さ
れる。

以上詳細に述べたように、第１及び第２の発明
によれば、送出信号として発生される正パルス及
び負パルスを区別するための符号ビツトの値に基
づいて発生パルスの極性パルスの極性に対応した
係数を個別に発生することが可能となるから、正
負パルスの非対称性によるエコー抑圧度の劣化は
発生しないことになる。従つて正負パルスの発生
に複雑な回路を必要としないから回路規模が小さ
くかつ回路調整の不要なエコーキヤンセラ装置を
提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロツク図
である。同図において、参照数字１及び２はそれ
ぞれ入力端子及び出力端子、参照数字３は符号変
換回路、参照数字４はハイブリツド・トランス、
参照数字５は低域通過タツプ、参照数字６はアダ
プテイブ・デイジタルフイルタ、参照数字７は
Ｄ／Ａコンバータ、参照数字８は減算器、参照数
字９はサンプルホールド回路、参照数字１０は、
Ａ／Ｄコンバータ、参照数字１１は受信回路、参
照数字１２は２値符号系列、参照数字１３は符号
ビツト、参照数字１４は誤差信号、参照数字１５
はエコーレプリカ、参照数字１６は２線伝送路、
参照数字１７は乗算器をそれぞれ示す。また第２
図は、第１図のアダプテイブ・デイジタルフイル
タの一構成例の一部を示すブロツク図であり、参
照数字１０ｊ及び１１ｊ（但しｊ＝１，２，……，
Ｎ−１）は遅延素子、参照数字１２ｉ（但しｉ＝
１，２，……，Ｎ）は２値符号系列、参照数字１
３ｉは符号ビツト、参照数字１４ｉは乗算器、参
照数字１５ｉは係数発生回路、参照数字１６ｉは
係数、参照数字１７０は加算器をそれぞれ示す。
さらに第３図及び第４図はそれぞれ第１及び第２
の発明の一実施例を示したブロツク図であり、共
に第２図の係数発生回路１５ｉの詳細を示したも
のである。第３図及び第４図において、参照数字
２００は乗算器、参照数字３００は選択回路、参
照数字４００及び４０１は遅延素子、参照数字５
００及び５０１は加算器、参照数字６００及び６
０１はアンド・ゲート、参照数字７００はインバ
ータ、参照数字８００は極性反転回路、参照数字
９００は加算器をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ ２線／４線変換回路の４線側にて送信回路か
   ら受信回路へ漏れ込むエコーを、複数タツプのア
   ダプテイブ・フイルタにより発生される疑似エコ
   ーを用いて抑圧するエコーキヤンセラー装置であ
   つて、 送信データを受け該送信データ周期単位の複数
   の遅延を与える第１のタツプ付き遅延回路と、前
   記送信回路にて前記送信データに基づき発生され
   た出力パルスの極性を表わす極性信号を受け該送
   信データ周期単位の複数の遅延を与える第２のタ
   ツプ付き遅延回路と、前記第１及び第２のタツプ
   付き遅延回路の各々の同一タツプ位置の出力を受
   ける複数個のタツプ係数発生回路と、該タツプ係
   数発生回路の出力と前記第１のタツプ付き遅延回
   路のタツプ出力との積を得るための複数個の積回
   路と、該複数個の積回路の出力を加算して前記疑
   似エコーを得るための加算器とを備え、 前記タツプ係数発生回路において、前記第２の
   タツプ付き遅延回路の出力を受け前記極性信号に
   対応した第１のタツプ係数と第２のタツプ係数を
   保持する手段と、前記第２のタツプ付き遅延回路
   の出力を受け前記第１あるいは第２のタツプ係数
   のいずれか一方を選択して前記タツプ係数発生回
   路の出力とする手段と、受信信号と前記疑似エコ
   ーとの差である誤差信号と前記第１のタツプ付き
   遅延回路との相関をとり前記保持する手段より得
   られた第１及び第２のタツプ係数を前記極性信号
   に対応させてそれぞれ個別に適応化する手段によ
   り 構成したことを特徴とするエコーキヤンセラー
   装置。 ２ ２線／４線変換回路の４線側にて送信回路か
   ら受信回路へ漏れ込むエコーを、複数タツプのア
   ダプテイブ・フイルタにより発生される疑似エコ
   ーを用いて抑圧するエコーキヤンセラー装置であ
   つて、 送信データを受け該送信データ周期単位の複数
   の遅延を与える第１のタツプ付き遅延回路と、前
   記送信回路にて前記送信データに基づき発生され
   た出力パルスの極性を表わす極性信号を受け該送
   信データ周期単位の複数の遅延を与える第２のタ
   ツプ付き遅延回路と、前記第１及び第２のタツプ
   付き遅延回路の各々の同一タツプ位置の出力を受
   ける複数個のタツプ係数発生回路と、該タツプ係
   数発生回路の出力と前記第１のタツプ付き遅延回
   路のタツプ出力との積を得るための複数個の積回
   路と、該複数個の積回路の出力を加算して前記疑
   似エコーを得るための加算器とを備え、 前記タツプ係数発生回路において、前記第２の
   タツプ付き遅延回路の出力を受け前記極性信号の
   いずれか一方に対応した第１のタツプ係数を保持
   する手段と、前記第２のタツプ付き遅延回路のタ
   ツプ出力を受け他方の前記極性信号に対応した補
   正係数を保持する手段と、前記第１のタツプ係数
   を極性反転した値と前記補正係数を加算して第２
   のタツプ係数を得る手段と、 前記第２のタツプ付き遅延回路の出力を受け前
   記第１あるいは第２のタツプ係数のいずれか一方
   を選択して前記タツプ係数発生回路の出力とする
   手段と、受信信号と前記疑似エコーとの差である
   誤差信号と前記第１のタツプ付き遅延回路のタツ
   プ出力との相関をとり前記第１のタツプ係数を保
   持する手段により得られた第１のタツプ係数並び
   に前記補正係数を保持する手段により得られた補
   正係数を前記極性信号に対応させてそれぞれ個別
   に適応化する手段により構成したことを特徴とす
   るエコーキヤンセラー装置。