JPH0473181B2 - - Google Patents

Description

【発明の詳細な説明】

〔概要〕 データバス幅の異なる２組のバス間でダイレク
トメモリアクセス（DMA）転送を行うとき、転
送データを一方のデータバス幅に揃えた後にバス
要求を出力すると、バス要求からバス許可までの
時間が無駄となる。 本発明のDMA制御方式は、転送データがバツ
フアに揃う前にバス要求を行うもので、万一バス
許可時にデータが揃つていないときはバス使用を
放棄し、揃つた時点でバス要求を再出力する。 〔産業上の利用分野〕 本発明はデータバス幅の異なるバス間における
DMA制御方式の改良に関する。 複数バイト幅（例えば４バイト）を持つシステ
ムバスにデイスク装置等デバイスからの１バイト
幅のデータをDMA転送する場合、１バイト幅の
データをバツフアに４バイト揃えてからバス要求
を出力している。 このため、バス許可を得るまでの調停時間が無
駄となり、これを解決し高速でDMA転送を行う
DMA制御方式が求められている。 〔従来の技術〕 第３図は従来のDMA制御方式説明図であり、
に処理装置ブロツク図、に動作タイムチヤー
ト図を示す。 第３図−において、１はシステムバス１００
の使用要求（バス要求）を調停するバス調停部２
を備えたプロセツサユニツトCPU、３は主メモ
リ、４はデイスク装置５と主メモリ３との間の
DMA転送を制御するデイスク制御部であり、デ
イスク制御部４とデイスク装置５との間は１バイ
ト幅のデータバスを備えたインタフエースバス１
０１で接続されたものである。 上記構成の処理装置において、１バイト幅のイ
ンタフエースバス１０１と４バイト幅のシステム
バス１００との間でDMA転送を行うため、デイ
スク制御部４に４バイトのバツフア７を設け、デ
イスク装置５からデータを転送するときは、第３
図−に示すように、４バイトのデータがバツフ
ア７に揃つたときバス要求REQを出力し、バス
許可ACKがバス調停部２より返送されたとき、
システムバス１００をアクセスして主メモリ３に
バツフア７のデータを転送する。 主メモリ３によりデイスク装置５に転送する場
合は、バツフア７に４バイトのデータを格納した
後１バイトごと順次転送するが、その４バイトデ
ータをデイスク装置５に転送終了した後にバス要
求REQを出力し、バス許可後次の４バイトデー
タをバツフア７に読込んでいる。 〔発明が解決しようとする問題点〕 周辺装置から転送されるデータのバイト幅は通
常１バイトであり、システムバスは２〜４バイト
幅のものが使用されている。 このため、バツフアを介して一方のバイト幅に
揃えて転送しているが、システムバス側をアクセ
スするとき、従来はバツフアにデータが揃つた後
（周辺装置→システムバス）またはバツフアに格
納したデータが周辺装置に転送された後バス要求
を出力していた。 このためバス要求を出力してからバス許可が返
送される時間が無駄となる問題点があつた。 本発明は、上記無駄時間を解消し、高速に
DMA転送を行うDMA制御方式を提供すること
を目的とする。 〔問題点を解決するための手段〕 上記目的のため、本発明のDMA制御方式は、
第１図本発明の原理説明図に示すように、 複数バイトのデータバス幅を有する第１のバス
１００と、１バイトのデータバス幅を有する第２
のバス１０１と、第１のバスのデータバス幅と同
一バイト数の容量を備え、第１のバスおよび第２
のバスのいずれか一方のバスに出力されたデータ
を格納するとともに、該データを他方のバスのデ
ータバス幅に整列せしめて該他方のバスに出力す
るバツフア７と、第１のバスに対するバス要求
REQを第１のバスと該バツフアとの間の前記複
数バイトの１組のデータ転送ごとに出力し、バス
許可ACK後に第１のバスをアクセスして前記バ
ツフアと第１のバスとの間でデータ転送を行うダ
イレクトメモリアクセス制御部９とを備える処理
装置において、第２のバスと該バツフアとの間の
前記複数バイトの１組のデータ転送において、該
複数バイトのうちの所定バイト数のデータが転送
された時点で、次のバス要求REQの出力を指示
するバス要求条件設定部１０と、第２のバスにお
ける前記複数バイトのデータ転送の終了を検出し
て終了信号５３を出力するバスアクセス条件設定
部１１と、前記次のバス要求REQに対するバス
許可ACKが応答されたとき、該終了信号５３が
出力されていれば、第１のバスをアクセスし、該
終了信号が出力されていなければ所定のダミーア
クセスを実行して第１のバスの使用を終了させる
とともに該終了信号５３が出力された時点でバス
要求REQの再出力を指示する放棄再要求部８と
を設け、該バツフアと第２のバス１０１との間の
前記１組のデータ転送が終了する所定前に、該バ
ツフアと第１のバス１００との間のデータ転送の
ためのバス要求を出力するように構成し、第２の
バスにおける前記データ転送が終了する以前にバ
ス許可が応答された場合は前記ダミーアクセスを
実行して該バス許可を放棄し、該データ転送が終
了した時点で該バス要求を再出力するように構成
する。 〔作用〕 第２のバス（以下１バイト幅のインタフエース
バス）１０１より、第１のバス（以下４バイト幅
のシステムバス）１００へデータを転送する場
合、インタフエースバス１０１から所定バイト、
例えば１バイト目のデータがバツフアに格納され
たとき、バス要求REQを出力する。 バス許可ACKが返送されたときシステムバス
１００をアクセスしてバツフアの内容を転送する
が、万一インタフエースバス１０１側で４バイト
の転送が終了していなければバス使用を放棄する
とともに転送終了後にバス使用を再要求する。
（Relinquish and Retry） なお、バス使用を放棄する方法としてバス規約
に基づきダミーアクセスを実行すると放棄され
る。この場合、即ちバツフア７の内容をシステム
バス１００に出力して転送先メモリにライトする
場合のダミーアクセスとしては、例えば、次の方
法がある。 システムバス１００に接続されている転送先
メモリに出力するライト信号をリード信号に変
換してリードアクセスを実行する。この際、シ
ステムバスとバツフア７との間をゲート等によ
り切断してシステムバス１００に出力されたリ
ードデータがバツフア７へ転送されることを阻
止する。また、転送先メモリのアドレスは歩進
させず、リトライ時には前回と同じアドレスデ
ータを出力してライトする。 ライトアクセスを実行して放棄する。この
際、転送先アドレスは歩進させずそのままにし
ておく。そしてすべてのデータが揃つた時点で
バス要求してライトする。つまり転送先に重ね
書きする。 一方、システムバス１００よりインタフエース
バス１０１に転送する場合、バツフアに格納した
データをインタフエースバス１０１に１バイトご
と順次出力するが、所定バイト出力したとき次の
４バイトデータをバツフア７に格納するためのバ
ス要求REQを出力する。 この場合もバス許可ACKが応答されたときバ
ツフアデータの転送が終了していなければ、放棄
再要求を行う。この場合の放棄のためのダミーア
クセスは、バツフア７とシステムバス１００とを
ゲート等で切断した状態でリードアクセスを行
う。つまりバツフア７の内容がすべてインタフエ
ースバス１０１に出力されていなければ、システ
ムバス１００に出力されたリードデータを読み捨
てる。そしてアドレスはそのままにしておき、リ
トライ時にこのアドレスでリードアクセスする。
以上により、従来発生していたバス要求−バス許
可間の無駄時間を削減または減少させることがで
きる。 〔実施例〕 本発明の実施例を第２図、第３図を参照しつつ
説明する。以下ダミーアクセスとして前述した
に示したアクセスを実行する例を示す。本実施例
は第３図の処理装置に適用した例を示したもの
で、第２図ａにデイスク制御部ブロツク図、第２
図ｂに動作説明図を示し、処理装置全体の構成、
符号は第３図を使用する。 第２図ａにおいて、デイスク制御部は、 インタフエースバス１０１を制御してデイスク
装置５との間でデータのやりとりを行うデバイス
制御部１３、 それぞれ１バイト×４組のレジスタ（〜）
より構成されるライトレジスタ７ａ、リードレジ
スタ７ｂ、 ライトレジスタ７ａ、リードレジスタ７ｂの４
組の各レジスタを選択するためのカウンタ等で構
成されるレジスタ選択部１４および１５、 DMA制御部９、 バス要求条件設定部１０、 バスアクセス条件設定部１１、 システムバス１００の開閉制御を行うゲート１
６および１７ 等より構成される。 デバイス制御部１３は、インタフエースバス１
０１の制御線１０３に基づきデイスク装置５との
間でデータのやりとりを行うが、デイスク装置５
からシステムバス１００に転送するときはレジス
タ選択部１４にカウントアツプ信号５０を出力し
てライトレジスタ７ａの各レジスタ（〜）を
選択し、データ線１０４に１バイトごと出力され
た４バイトのデータを順次（→）格納する。 また、リードレジスタ７ｂにシステムバス１０
０より４バイトのデータが転送されたとき、カウ
ントアツプ信号５１をレジスタ選択部１５に出力
してリードレジスタ７ｂを順次選択し、１バイト
ごとインタフエースバス１０１に出力する。 バス要求条件設定部１０は、上記カウントアツ
プ信号５０，５１をそれぞれ計数する２組のカウ
ンタおよび比較回路より構成されるもので、例え
ば２バイト目転送終了（カウントアツプ信号５０
または５１を２パルス計数）を検出した後バス要
求指示信号５２を出力する。 バスアクセス条件設定部１１は上記４バイト転
送終了を検出して終了／未終了信号５３を出力す
るもので、カウントアツプ信号５０，５１をそれ
ぞれ４パルス計数する２組のカウンタより構成さ
れる。 なお、DMA転送のスタートを指示するDMA
ST Reg１８、転送データブロツクのバイト数を
指示するレングスReg２１、転送先アドレスを指
示するアドレスReg２２、転送方向を指示する
Ｒ／WReg２３は、それぞれCPU１よりセツトさ
れるものであり、またタイミング制御部２０はシ
ステムバス１００のアクセス制御を行うもの、バ
ス要求部１９は各部からの信号を判別してバス要
求REQを出力するものである。 なお、第１図に示した放棄再要求部８は、タイ
ミング制御部２０、ゲート２６、ゲート２７より
構成される。 以下、第２図ｂを参照しつつ、デイスク装置５
よりシステムバス１００へのデータ転送を例と
し、また２バイト目にバス要求REQを出力する
場合の動作を説明する。 (1) デバイス制御部１３は、デイスク装置５が出
力した１バイトのデータを確認信号を返送する
とともにカウントアツプ信号５０を出力してラ
イトレジスタ７ａ−に格納する。 これにより、バス要求条件設定部１０および
バスアクセス条件設定部１１は“１”をカウン
トする。 (2) 続いてデイスク装置５は２バイト目のデータ
を転送し、デバイス制御部１３はカウントアツ
プ信号５０を出力してこれをライトレジスタ７
ａ−に格納する。 (3) バス要求条件設定部１０は“２”を計数し、
バス要求部１９にバス要求信号５２を出力す
る。 DMA ST RegはCPU１により“１”がセ
ツトされているから、バス要求部１９はバス要
求指示信号５２を受取ることができ、バス調停
部２にバス要求REQを出力する。 (4) 続いて３バイト目、４バイト目のデータがデ
イスク装置５より転送され、所定のライトレジ
スタ（７ａ−，）に格納される。 (5) バス許可ACKがゲート２５を介して応答さ
れたとき、タイミング制御部２０はバスアクセ
スを開始する。 このとき、終了／未終了信号５３に“１”
（終了）が出力されていると、Ｒ／WRegにセ
ツトされている“１”（Ｗ信号）がゲート２７
を通してＲ／Ｗ信号線に出力され、且つゲート
１６、ゲート１７が開いて、アドレスReg２２
の内容がアドレスバスに出力されて主メモリ３
の所定のアドレスにライトレジスタ７ａの４バ
イトデータが格納される。 続いて、ゲート２６を通じてカウンタ２８が
カウントアツプされ、一旦バス放棄した後レン
グスReg２２が“０”になるまで上記動作を繰
り返す。第２図ｂ− 以上により、設定した２バイト目でバス要求
が出力され、バス許可が応答されている間に残
り２バイトのデータが転送されるため、従来生
じていたバス要求−バス許可間の時間が短縮さ
れる。 なお、デイスク装置の回転待ち等によつて、
バス許可が応答されたときに４バイトのデータ
が揃つていない場合は、以下のような処理が行
われる。 (5) バス許可ACKによりタイミング制御部２０
がバスのアクセスを開始したとき、終了／未終
了信号が“０”（未終了）ならば、ゲート２７
の出力は“０”（Ｒ信号）となり、アドレス
Reg２２の指定するデータが読出される。この
とき、ゲート１７は閉じた状態に制御され、読
出されたデータはリードレジスタ７ｂには格納
されず、読み捨てられる。このダミーサイクル
によりバス使用が放棄されるが、タイミング制
御部２０が出力するカウントアツプ信号はゲー
ト２６により禁止され、従つてアドレスReg２
２、レングスReg２１の値はそのまま保たれ
る。第２図ｂ− (6) バスアクセス条件設定部１１が４バイト転送
を確認したとき（終了／未終了信号５３が
“１”）、タイミング制御部２０は、バス要求部
１９にバス要求を指令する。これにより、改め
てライトレジスタ７ａの内容がアドレスReg２
２の指示するアドレスに格納される。 以上はインタフエースバス１０１よりシステム
バス１００への転送例を示したが、逆方向転送の
場合も同様に実施できる。 即ち、４バイトのデータがリードレジスタ７ｂ
に転送された後、１バイトづつインタフエースバ
イト１０１に出力するが、例えばバス要求条件設
定部１０の１組のカウンタに２バイト目を設定す
ると、２バイト転送された後にバス要求指示信号
５２が出力され、バス要求部１９によつてバス要
求REQが出力される。この場合も、バス許可
ACKが応答されたときに、終了／未終了信号５
３として“１”が出力されていれば、直ちにシス
テムバス１００に対してリードアクセスが行なわ
れて次のデータがリードレジスタ７ｂに格納され
るが、終了／未終了信号として“０”が出力され
ているときは、システムバス１００に読出された
データはゲート１７によつて阻止され、且つ、ア
ドレスReg２２の値が保持される。そして、この
ダミーアクセスにより一旦バス許可が放棄され、
終了／未終了信号５３が“１”になつたとき、バ
ス要求REQが再出力される。 なお、インタフエースバス１０１として通常１
バイトとしたが、システムバス１００とのバイト
幅の比が整数倍であれば容易に適用することがで
きる。 〔発明の効果〕 上記詳細に説明したように、本発明は、異なる
バイト幅を備える２組のバス間のDMA転送にお
いて、データが一方のバイト幅に揃う以前にバス
要求を出力するDMA制御方式を提供するもので
あるから、高速のDMA転送を実現できる効果は
極めて大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図ａは実施
例のデイスク制御部ブロツク図、第２図ｂは動作
説明図で、は動作タイムチヤート図（その１）、
は動作タイムチヤート図（その２）、第３図は
従来のDMA制御方式説明図で、は処理装置ブ
ロツク図、は動作タイムチヤート図、である。
図中、 １はプロセツサユニツトCPU、２はバス調停
部、３は主メモリ、４はデイスク制御部、５はデ
イスク装置、６はDMA制御部、７はバツフア、
７ａ（〜）はライトレジスタ、７ｂはリード
レジスタ、８は放棄再要求部、９はDMA制御
部、１０はバス要求条件設定部、１１はバスアク
セス条件設定部、１３はデバイス制御部、１４，
１５はレジスタ選択部、１６，１７，２５，２
６，２７はゲート、１８はDMA ST Reg、１９
はバス要求部、２０はタイミング制御部、２１は
レングスReg、２２はアドレスReg、２３はＲ／
WReg、２８はカウンタ、５０，５１はカウント
アツプ信号、５２はバス要求指示信号、５３は終
了／未終了信号で、“１”は終了、“０”は未終
了、５４はＲ／Ｗ信号で、“１”はライト信号、
“０”はリード信号、１００はシステムバス（第
１のバス）、１０１はインタフエースバス（第２
のバス）で、１０３は制御線、１０４はデータバ
ス、REQは第１のバスに対するバス要求、ACK
はREQに対するバス許可、である。

Claims (1)

1. 【特許請求の範囲】 １ 複数バイトのデータバス幅を有する第１のバ
   ス１００と、 １バイトのデータバス幅を有する第２のバス１
   ０１と、 第１のバスのデータバス幅と同一のバイト数の
   容量を備え、第１のバスおよび第２のバスのいず
   れか一方のバスに出力されたデータを格納すると
   ともに、該データを他方のバスのデータバス幅に
   整列せしめて該他方のバスに出力するバツフア７
   と、 第１のバスに対するバス要求REQを第１のバ
   スと該バツフアとの間の前記複数バイトの１組の
   データ転送ごとに出力し、バス許可ACK後に第
   １のバスをアクセスして前記バツフアと第１のバ
   スとの間でデータ転送を行うダイレクトメモリア
   クセス制御部９とを備える処理装置において、 第２のバスと該バツフアとの間の前記複数バイ
   トの１組のデータ転送において、該複数バイトの
   うちの所定バイト数のデータが転送された時点
   で、次のバス要求REQの出力を指示するバス要
   求条件設定部１０と、 第２のバスにおける前記複数バイトのデータ転
   送の終了を検出して終了信号５３を出力するバス
   アクセス条件設定部１１と、 前記次のバス要求REQに対するバス許可ACK
   が応答されたとき、該終了信号５３が出力されて
   いれば、第１のバスをアクセスし、該終了信号が
   出力されていなければ所定のダミーアクセスを実
   行して第１のバスの使用を終了させるとともに該
   終了信号５３が出力された時点でバス要求REQ
   の再出力を指示する放棄再要求部８と を設け、該バツフアと第２のバス１０１との間の
   前記１組のデータ転送が終了する所定前に、該バ
   ツフアと第１のバス１００との間のデータ転送の
   ためのバス要求を出力するように構成し、第２の
   バスにおける前記データ転送が終了する以前にバ
   ス許可が応答された場合は前記ダミーアクセスを
   実行して該バス許可を放棄し、該データ転送が終
   了した時点で該バス要求を再出力することを特徴
   とするダイレクトメモリアクセス制御方式。