JPH0469895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0469895A JPH0469895A JP2184514A JP18451490A JPH0469895A JP H0469895 A JPH0469895 A JP H0469895A JP 2184514 A JP2184514 A JP 2184514A JP 18451490 A JP18451490 A JP 18451490A JP H0469895 A JPH0469895 A JP H0469895A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000012360 testing method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 240000003473 Grevillea banksii Species 0.000 description 1
- 241000152447 Hades Species 0.000 description 1
- 102000003815 Interleukin-11 Human genes 0.000 description 1
- 108090000177 Interleukin-11 Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明a−itき込きドライバのディスチャージ能力
をb]変とすることにより、ビット線の°°L°゛レベ
ルの設定11位を変化させる半導体記憶装置に関するも
のである。
をb]変とすることにより、ビット線の°°L°゛レベ
ルの設定11位を変化させる半導体記憶装置に関するも
のである。
第2図に従来のスタテイク型半導体記憶装置のiFA込
みドライバとメモリセルの回路図を示す。
みドライバとメモリセルの回路図を示す。
メモリセルにデータを4き込む場合、WIJ2図中のア
クセスゲートQ11.Q12 ft導通状態にし、プル
アップトランジスタQ15.Q17およびプルダウント
ランジスタQ]6 、Q18で構成される書き込みドラ
イバにより、ビット線のいずれか一方を強制的に°°L
゛。
クセスゲートQ11.Q12 ft導通状態にし、プル
アップトランジスタQ15.Q17およびプルダウント
ランジスタQ]6 、Q18で構成される書き込みドラ
イバにより、ビット線のいずれか一方を強制的に°°L
゛。
レベルに立ち下げる。これにより、メモリセル内の記憶
ノードN]1.N12に框、曹き込みデータに応じた電
位が設定される。
ノードN]1.N12に框、曹き込みデータに応じた電
位が設定される。
い1、メモリセルの初期状態がノードNil −”H”
。
。
/ −)’ N12−”L”であるとして、この状態か
らのデータの一*S換えを考える。トランジスタQ15
.Q16から成る4F′き込みドライバを用いて、アク
セスゲートQllに直結されるビット#Th”L”レベ
ルにプルダウンし、ノードNllの電位を強制的に°°
L1ルベルへ低下させる。この時アクセスゲートトラン
ジスタQ12に連結されたビット線に高電位にチャ−ジ
されているため、ノードNilの電位に低下し、メモリ
セル内のドライバトランジスタQ13が非導通となる。
らのデータの一*S換えを考える。トランジスタQ15
.Q16から成る4F′き込みドライバを用いて、アク
セスゲートQllに直結されるビット#Th”L”レベ
ルにプルダウンし、ノードNllの電位を強制的に°°
L1ルベルへ低下させる。この時アクセスゲートトラン
ジスタQ12に連結されたビット線に高電位にチャ−ジ
されているため、ノードNilの電位に低下し、メモリ
セル内のドライバトランジスタQ13が非導通となる。
そして、ノードN]2の電位に“H“°へ上昇して行き
、データの反転すなわち書き込みが終了する。この後、
アクセストランジスタQl 1.Q12を非導通とする
と、新しいセル状態が安定状態として維持される。
、データの反転すなわち書き込みが終了する。この後、
アクセストランジスタQl 1.Q12を非導通とする
と、新しいセル状態が安定状態として維持される。
第3図は以上に述べた書き込み動作の入出力伝達特性の
曲線図を示す。この図において、曲mAにトランジスタ
Q1i、Q]3で構成されるインバーターの伝達特性で
、曲線Bid)ランジスタQ12 、Q14で構成され
るインバーターの伝達特性である。曲線A、Bの交点R
H#S込み時のメモリセルの安定点を示すものであるが
、正常な1ilFき込みを行う場合には、この交点は唯
−点でなければならない。
曲線図を示す。この図において、曲mAにトランジスタ
Q1i、Q]3で構成されるインバーターの伝達特性で
、曲線Bid)ランジスタQ12 、Q14で構成され
るインバーターの伝達特性である。曲線A、Bの交点R
H#S込み時のメモリセルの安定点を示すものであるが
、正常な1ilFき込みを行う場合には、この交点は唯
−点でなければならない。
また、曲線^、B間の最小内接円の直径Di(安定な誉
き込み動作のマージンを示すものであり、Dの値が大で
ある程マージンに大きくなる。図中の曲線A’ ld
”H″側のビット線しベル?固定り、 °゛L°。
き込み動作のマージンを示すものであり、Dの値が大で
ある程マージンに大きくなる。図中の曲線A’ ld
”H″側のビット線しベル?固定り、 °゛L°。
側のビット線レベルを多少高めに設定した時の伝達特性
である。この時曲線A′ニ曲線^のときよりも曲線Bに
接近し、最小内接円の直径(D′)が小さくなっている
(DrくD)。即ちこれに書き込み動作のマージンがビ
ット線レベルに依存することを示しており、”“L”°
側のビット線レベルが高いと安定な書き込み動作が得ら
れないことを示している。
である。この時曲線A′ニ曲線^のときよりも曲線Bに
接近し、最小内接円の直径(D′)が小さくなっている
(DrくD)。即ちこれに書き込み動作のマージンがビ
ット線レベルに依存することを示しており、”“L”°
側のビット線レベルが高いと安定な書き込み動作が得ら
れないことを示している。
そこで従来のものでは第2図に示す吾き込みドライバを
用いて、“’L″側のビット線電位をでをるたけ低くプ
ルダウンできるよう設計されていた。
用いて、“’L″側のビット線電位をでをるたけ低くプ
ルダウンできるよう設計されていた。
従来の半導体記憶装置の書き込みドライバに以上のよう
に、書き込み動作ができるたけ安定なものとなるように
設定されていた。しかし、そのためにに°“L I+側
ビット?fiA[位をできるだけ低く設定する必要があ
り、ディスチャージおよびチャージアップに時間を要す
る結果を招く。設定は最終的にaこのような半導体記憶
装置の希望動作速度との兼ね合いで決定されることにな
るが、この時、半導体記憶装置のテストなど特に実使用
時はど安定性を必要としない場合の考慮になされていな
い。
に、書き込み動作ができるたけ安定なものとなるように
設定されていた。しかし、そのためにに°“L I+側
ビット?fiA[位をできるだけ低く設定する必要があ
り、ディスチャージおよびチャージアップに時間を要す
る結果を招く。設定は最終的にaこのような半導体記憶
装置の希望動作速度との兼ね合いで決定されることにな
るが、この時、半導体記憶装置のテストなど特に実使用
時はど安定性を必要としない場合の考慮になされていな
い。
特に、半導体記憶装置が大容菫になるにつれてテス)%
間が膨大なものとなっており、テスト時のみ高速なメモ
リ動作が得られるようにしなければならないという問題
点があった。
間が膨大なものとなっており、テスト時のみ高速なメモ
リ動作が得られるようにしなければならないという問題
点があった。
この発明に上記のような問題点を解消するためになされ
たもので、通常の使用時に充分安定な書き込み動作が得
られるようにするとともに、テスト時などで框誉き込み
がTl11能な範囲で安定性を確保して高速なメモリー
動作ができるように制御できる半導体記憶装置を得るこ
とを目的とする。
たもので、通常の使用時に充分安定な書き込み動作が得
られるようにするとともに、テスト時などで框誉き込み
がTl11能な範囲で安定性を確保して高速なメモリー
動作ができるように制御できる半導体記憶装置を得るこ
とを目的とする。
この発明に係る半導体記憶装置に、W−き込みドライバ
のプルダウン回路を入力データの他に新たに導入した外
部信号でも制御で青るようにし、通常のX4き込み動作
の°′L°゛薔き込みの際に、ビット線電位の引き抜き
が大^くなるようプルダウン回路を制御して、充分安定
な曹青込み動作が得られるようにするとともに、プルダ
ウン回路のディスチャージ能力を下げビット線電位のI
ILI+レベルを高めに設定して高速メモリー動作が得
られるようにしたものである。
のプルダウン回路を入力データの他に新たに導入した外
部信号でも制御で青るようにし、通常のX4き込み動作
の°′L°゛薔き込みの際に、ビット線電位の引き抜き
が大^くなるようプルダウン回路を制御して、充分安定
な曹青込み動作が得られるようにするとともに、プルダ
ウン回路のディスチャージ能力を下げビット線電位のI
ILI+レベルを高めに設定して高速メモリー動作が得
られるようにしたものである。
この発明における半導体記憶装置に、外部からの信号に
より薔き込みドライバのプルタウントランジスタを制御
し、半導体記憶装置のテスト等でにプルダウンによるデ
ィスチャージ能力を小さくし、通常のメモリ創作時VC
ハデイスチャージ能力を大きくする。
より薔き込みドライバのプルタウントランジスタを制御
し、半導体記憶装置のテスト等でにプルダウンによるデ
ィスチャージ能力を小さくし、通常のメモリ創作時VC
ハデイスチャージ能力を大きくする。
以下、この発明の一実施例を図について説明する。第1
図にこの発明の一実施例である書き込みドライバとSR
AMメモリセルの回路図である。図中、曹キ込みドライ
バはトランジスタQ5.Q6あるいaQ7 、Q8で、
前記従来のものの4き込みドライバと同一の回路を構成
している。しかし、これらの曹き込みドライバにプルダ
ウントランジスタQ6.Q8と並列接続してプルダウン
トランジスタQ9.Q10が設けられており、書き込み
ドライバによるビット線のディスチャージ能力が可変で
きるようになつている。2本のビット線にそれぞれ接続
する書き込みドライバの内、−万のビットgに接続する
プルアップトランジスタQ5の入力と他方のビット線に
接続するプルダウントランジスタQ8の入力に同′ば位
の信号Dinが入力され、Dinの反転信号扇かプルダ
ウントランジスタQ6とプルアップトランジスタQ7に
入力されている。また、トランジスタQ6に並列接続さ
7″Lfc、プルダウントランジスタQ9の入力には、
トランジスタQ5が非導通の時に:l−Jトランジスタ
Q9も非導通となり、トランジスタQ5が導通の時Ki
lトランジスタQ9が4通あるいは非導通全選択で責る
ような信号Tが導入されている。一方、トランジスタQ
7に並列接続されたプルダウントランジスタQIOの入
力ににトランジスタQ7とQIOの関係が前述したトラ
ンジスタQ5とQ9の関係と同一になるような信号で且
つトランジスタQ9に導入した信号Tの反転あるいに同
相の信号Uが導入されている。これらの関係を満たすよ
うに信号TおよびJJヲ発生するために、図示の如<
Dinおよび鮪。と新たに外部力)ら導入した制御信号
Cの論理和をとる回路1が設けられている。勿論、この
信号TおよびUi宅生する方法に他の任意の方法を用い
ることも可能である。
図にこの発明の一実施例である書き込みドライバとSR
AMメモリセルの回路図である。図中、曹キ込みドライ
バはトランジスタQ5.Q6あるいaQ7 、Q8で、
前記従来のものの4き込みドライバと同一の回路を構成
している。しかし、これらの曹き込みドライバにプルダ
ウントランジスタQ6.Q8と並列接続してプルダウン
トランジスタQ9.Q10が設けられており、書き込み
ドライバによるビット線のディスチャージ能力が可変で
きるようになつている。2本のビット線にそれぞれ接続
する書き込みドライバの内、−万のビットgに接続する
プルアップトランジスタQ5の入力と他方のビット線に
接続するプルダウントランジスタQ8の入力に同′ば位
の信号Dinが入力され、Dinの反転信号扇かプルダ
ウントランジスタQ6とプルアップトランジスタQ7に
入力されている。また、トランジスタQ6に並列接続さ
7″Lfc、プルダウントランジスタQ9の入力には、
トランジスタQ5が非導通の時に:l−Jトランジスタ
Q9も非導通となり、トランジスタQ5が導通の時Ki
lトランジスタQ9が4通あるいは非導通全選択で責る
ような信号Tが導入されている。一方、トランジスタQ
7に並列接続されたプルダウントランジスタQIOの入
力ににトランジスタQ7とQIOの関係が前述したトラ
ンジスタQ5とQ9の関係と同一になるような信号で且
つトランジスタQ9に導入した信号Tの反転あるいに同
相の信号Uが導入されている。これらの関係を満たすよ
うに信号TおよびJJヲ発生するために、図示の如<
Dinおよび鮪。と新たに外部力)ら導入した制御信号
Cの論理和をとる回路1が設けられている。勿論、この
信号TおよびUi宅生する方法に他の任意の方法を用い
ることも可能である。
次に回路の動作について説明する。初期状態においてノ
ードN1が11 Hl+、ノードN2がL IIとして
データの書き換えを行う場合、誉き込みデータDinを
“L”’+Dinを°“H”に設定して書き込みドライ
バに入力する。この時、プルダウントランジスタの制御
信号であるCを一曜H++に設定した場合、DinとC
の論理和7 HIIHII + DjnとCの論理和L
] [”L”となる。以上の信号群Dio、 Dio、
T、 Uの設定によって、ノードN1に接続する書き
込みドライノくのプルダウントランジスタQ6.Q9が
導通状態となり、ノードN1の電位はアクセストランジ
スタQ1トビット線を介してディスチャージされる。ま
た、この時アクセストランジスタ02 K連結されたビ
・ント線は島電位にチャージされたままであるため、ト
ランジスタQ2が導通状態となるとノードN2の電位が
上昇し、これに伴なってドライノぜトランジスタQ3は
導通状態となり、ノードN1の電位に更に低下する。一
方、ドライバトランジスタQ6ニノードNUの電位低下
とともに非導通となり、ノードN2の電位に上昇する。
ードN1が11 Hl+、ノードN2がL IIとして
データの書き換えを行う場合、誉き込みデータDinを
“L”’+Dinを°“H”に設定して書き込みドライ
バに入力する。この時、プルダウントランジスタの制御
信号であるCを一曜H++に設定した場合、DinとC
の論理和7 HIIHII + DjnとCの論理和L
] [”L”となる。以上の信号群Dio、 Dio、
T、 Uの設定によって、ノードN1に接続する書き
込みドライノくのプルダウントランジスタQ6.Q9が
導通状態となり、ノードN1の電位はアクセストランジ
スタQ1トビット線を介してディスチャージされる。ま
た、この時アクセストランジスタ02 K連結されたビ
・ント線は島電位にチャージされたままであるため、ト
ランジスタQ2が導通状態となるとノードN2の電位が
上昇し、これに伴なってドライノぜトランジスタQ3は
導通状態となり、ノードN1の電位に更に低下する。一
方、ドライバトランジスタQ6ニノードNUの電位低下
とともに非導通となり、ノードN2の電位に上昇する。
この後、アクセストランジスタQl 、Q2 k非導通
とすると、反転したデータが安定状態として維持される
。
とすると、反転したデータが安定状態として維持される
。
以上のデータの省き込みでに俳号Cによりフルダウント
ランジスタQ9に4通状態とし、並列接続されたトラン
ジスタQ6とともにビット線をディスチャージしている
。上記実施例による書き込みドライバでに、この2つの
トランジスタが同時に4通状態となる時に、充分なビッ
ト線電位の低下を実施することができ、安定なデータ書
き込み動作が得られる。
ランジスタQ9に4通状態とし、並列接続されたトラン
ジスタQ6とともにビット線をディスチャージしている
。上記実施例による書き込みドライバでに、この2つの
トランジスタが同時に4通状態となる時に、充分なビッ
ト線電位の低下を実施することができ、安定なデータ書
き込み動作が得られる。
次に、プルダウントランジスタの制御信号Cを” L
”に設定し7を場合のデータの書き込み動作を説明する
。前述と同様にノードN1がIIH″、ノードN2が°
L°゛の初期状態からデータの書き換えを行うとすると
、信号Cが°°L゛°であるため論理信号TとUにとも
にII l−11となり、プルダウントランジスタQ9
は非導通となる。このためノーVNIK連結するビット
線のディスチャージはトランジスタQ6のみで行われる
ことになり、ビット線電位にトランジスタQ9導通時に
比し高めに設定される。勿論、この時のビット線電位に
ノードN1に“L″のデータft4Fき込むことが可能
なレベルであるが、安定書き込みのマージンは小さくな
る。しかしながら、ビット線・IL11レベルの値に常
に高めのものとなるために、ビット線k IIHI+レ
ベルにチャージアップする1待間に短縮される。
”に設定し7を場合のデータの書き込み動作を説明する
。前述と同様にノードN1がIIH″、ノードN2が°
L°゛の初期状態からデータの書き換えを行うとすると
、信号Cが°°L゛°であるため論理信号TとUにとも
にII l−11となり、プルダウントランジスタQ9
は非導通となる。このためノーVNIK連結するビット
線のディスチャージはトランジスタQ6のみで行われる
ことになり、ビット線電位にトランジスタQ9導通時に
比し高めに設定される。勿論、この時のビット線電位に
ノードN1に“L″のデータft4Fき込むことが可能
なレベルであるが、安定書き込みのマージンは小さくな
る。しかしながら、ビット線・IL11レベルの値に常
に高めのものとなるために、ビット線k IIHI+レ
ベルにチャージアップする1待間に短縮される。
以上のようにこの発明によれば、書き込みドライバのプ
ルダウントランジスタ制御にエリ、ビット線のディスチ
ャージ能力を可変できるように構成したので、通常のメ
モリー動作の場合には充分安定な誉き込みができると同
時に、メモリーテストなどでは書き込みの安定性を失な
わせて高速なメモリー動作を得ることができるなどの効
果がある0
ルダウントランジスタ制御にエリ、ビット線のディスチ
ャージ能力を可変できるように構成したので、通常のメ
モリー動作の場合には充分安定な誉き込みができると同
時に、メモリーテストなどでは書き込みの安定性を失な
わせて高速なメモリー動作を得ることができるなどの効
果がある0
第1図にこの発明の一実施例である省き込みドライバを
有する半導体記憶装置の回路図、第2図は従来の半導体
記憶装置の誓き込みドライバとメモリセルの回路図、第
3図は第2図に示す回路の! 動作を示す曲線図である。 図において、1に論理和回路、Ql 、Q2はアクセス
ゲートトランジスタ、Q3.Q4iドライバトランジス
タ、Q5.Q?iプルアップトランジスタ、 Q6゜Q
8 、Q9 、Q10にプルダウントランジスタを示す
。
有する半導体記憶装置の回路図、第2図は従来の半導体
記憶装置の誓き込みドライバとメモリセルの回路図、第
3図は第2図に示す回路の! 動作を示す曲線図である。 図において、1に論理和回路、Ql 、Q2はアクセス
ゲートトランジスタ、Q3.Q4iドライバトランジス
タ、Q5.Q?iプルアップトランジスタ、 Q6゜Q
8 、Q9 、Q10にプルダウントランジスタを示す
。
Claims (1)
- 【特許請求の範囲】 ビット線電位をプルダウンする際にディスチャージ能力
を可変としたプルダウン回路を有する書き込みドライバ
と、 前記プルダウン回路を制御するために導入した外部から
の信号と、 この外部からの信号とメモリセルへの書き込み入力デー
タとの論理和をとる論理回路とを備え、メモリセルへの
データ書き込みにおいて、“L”を書き込む記憶ノード
に連結するビット線の電位を“L”の書き込みが可能で
ある範囲内で上下させたことを特徴とする半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2184514A JPH0469895A (ja) | 1990-07-10 | 1990-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2184514A JPH0469895A (ja) | 1990-07-10 | 1990-07-10 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0469895A true JPH0469895A (ja) | 1992-03-05 |
Family
ID=16154532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2184514A Pending JPH0469895A (ja) | 1990-07-10 | 1990-07-10 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0469895A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216174A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体記憶装置 |
US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
-
1990
- 1990-07-10 JP JP2184514A patent/JPH0469895A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216174A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体記憶装置 |
US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
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