JPH046913A - プログラマブル論理素子 - Google Patents
プログラマブル論理素子Info
- Publication number
- JPH046913A JPH046913A JP2107900A JP10790090A JPH046913A JP H046913 A JPH046913 A JP H046913A JP 2107900 A JP2107900 A JP 2107900A JP 10790090 A JP10790090 A JP 10790090A JP H046913 A JPH046913 A JP H046913A
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- JP
- Japan
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- programmable logic
- logic element
- flip
- input
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 229920001610 polycaprolactone Polymers 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、プログラマブル論理要素を複数備え、且つそ
れらのプログラマブル論理要素間を任意に結線可能なプ
ログラマブル論理素子に係り、特に、前記プログラマブ
ル論理要素に含まれるフリップフロップや組み合せ論理
部の使用効率を高めることが可能なプログラマブル論理
素子に関するものである。
れらのプログラマブル論理要素間を任意に結線可能なプ
ログラマブル論理素子に係り、特に、前記プログラマブ
ル論理要素に含まれるフリップフロップや組み合せ論理
部の使用効率を高めることが可能なプログラマブル論理
素子に関するものである。
従来より、ユーザーが手元において任意の論理回路を実
別可能に構成されたプログラマブル論理素子が知られて
いる。 第７図は、従来のプログラマブル論理素子の例の構成図
である。このプログラマブル論理素子は、チップ１００
上に、プログラマブルな論理要素ＰＬＥ （プログラマ
ブル・ロジック・エレメント）１０１を複数備え、更に
プログラマブルな配線手段１０２によって、各論理要素
１０１の入出力が任意に結線できるように構成されてい
る。 前記プログラマブルな論理要素１０１は、プログラマブ
ルなＡＮｒ）平面やＯＲ平面を有するＰＬＡ（プログラ
マブル・ロジック・アレイ）やテーブルルックアップ方
式の論理回路等の組み合せ論理部を有し、必要により、
フリップフロップを１個乃至は複数個備えている。 第８図は、特開平１−１３４６２２に開示された、プロ
グラマブルな論理要素１０１の従来例を示す回路図であ
る。第８図では、プログラマブルな組み合せ論理部１０
３の出力を複数のＤ型フリップフロップ１０４・・・の
Ｄ入力端子へ接続し、タロツク入力端子１０５に入力さ
れるクロックでサンプリングして、前記フリップフロッ
プ１０４・・・のＱ出力端子をそのプログラマブル論理
要素１０１の出力端子１０６としている。 なお第８図の従来例では、フリップフロップ１０４の使
用効率を高めるために、プログラマブル論理要素１０１
内の各フリップフロップ１０４・・・の入力信号にプロ
グラマブルなセレクタ１０７を設け、組み合せ論理部１
０３の出力の他に、入力端子１０８に入力される他のプ
ログラマブル論理要素からの出力を直接フリップフロッ
プ１０４に入力可能として、シフトレジスタの構成を容
易とすることが提案されている。
別可能に構成されたプログラマブル論理素子が知られて
いる。 第７図は、従来のプログラマブル論理素子の例の構成図
である。このプログラマブル論理素子は、チップ１００
上に、プログラマブルな論理要素ＰＬＥ （プログラマ
ブル・ロジック・エレメント）１０１を複数備え、更に
プログラマブルな配線手段１０２によって、各論理要素
１０１の入出力が任意に結線できるように構成されてい
る。 前記プログラマブルな論理要素１０１は、プログラマブ
ルなＡＮｒ）平面やＯＲ平面を有するＰＬＡ（プログラ
マブル・ロジック・アレイ）やテーブルルックアップ方
式の論理回路等の組み合せ論理部を有し、必要により、
フリップフロップを１個乃至は複数個備えている。 第８図は、特開平１−１３４６２２に開示された、プロ
グラマブルな論理要素１０１の従来例を示す回路図であ
る。第８図では、プログラマブルな組み合せ論理部１０
３の出力を複数のＤ型フリップフロップ１０４・・・の
Ｄ入力端子へ接続し、タロツク入力端子１０５に入力さ
れるクロックでサンプリングして、前記フリップフロッ
プ１０４・・・のＱ出力端子をそのプログラマブル論理
要素１０１の出力端子１０６としている。 なお第８図の従来例では、フリップフロップ１０４の使
用効率を高めるために、プログラマブル論理要素１０１
内の各フリップフロップ１０４・・・の入力信号にプロ
グラマブルなセレクタ１０７を設け、組み合せ論理部１
０３の出力の他に、入力端子１０８に入力される他のプ
ログラマブル論理要素からの出力を直接フリップフロッ
プ１０４に入力可能として、シフトレジスタの構成を容
易とすることが提案されている。
しかしながら、第８図に示したプログラマブル論理要素
を含むプログラマブル論理素子においては、ノリツブフ
ロップ１０４の入力信号が、プログラミングによって信
号の選択状態が決定されてしまい、プログラミング後に
その選択状態を変更することが不可能なプログラマブル
セレクタ１０７を介して供給されているので、シリアル
信号をパラレル信号に変換するシリアル−パラレル変換
回路や、逆にパラレル信号をシリアル信号に変換するパ
ラレル−シリアル変換回路を、このプログラマブル論理
素子で構成する場合には、１つのフリップフロップ毎に
必ず１個以上の組み合せ論理部を使用してしまい、プロ
グラマブル論理要素を多く消費してしまうという問題点
を有していた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、プログラマブル論理要素に含まれるフリップフロ
ップや組み合せ論理部の使用効率を向上させることがで
きるプログラマブル論理素子を提供することを目的とす
る。 ［課題を解決するための手段１ 本発明は、プログラマブル論理要素を複数備え、且つそ
れらのプログラマブル論理要素間を任意に結線可能なプ
ログラマブル論理素子において、前記プログラマブル論
理要素が、第１の入力端子と、第２の入力端子と、セレ
クト信号入力端子と、出力端子と、組み合せ論理部と、
前記セレクト信号入力端子から入力されるセレクト信号
によって入力が選択されるダイナミックセレクタと、該
ダイナミックセレクタの出力信号が入力されるフリップ
フロップとを備え、前記フリップフロップに接続された
ダイナミックセレクタの少くとも１個の入力信号の１つ
を、自己のプログラマブル論理要素の第１の入力端子か
ら供給し、前記フリップフロップ少く、とも１個の出力
信号を、自己のプログラマブル論理要素の出力端子へ出
力するようにして、前記課題を達成したものである。 又、前記プログラマブル論理素子が前記フリップフロッ
プをｎ個（ｎ≧２）備え、第１番目のフリップフロップ
に接続された前記ダイナミックセレクタの入力信号の１
つを、自己のプログラマブル論理要素の第１の入力端子
から供給し、第１番目（ｉ＝２〜ロー１）のフリップフ
ロップの出力信号を、第ｉ＋１番目のフリップ７０ツブ
に接続されるダイナミックセレクタの入力信号の１つと
し、第ｎ番目のフリップ７０ツブの出力信号を、自己の
プログラマブル論理素子の出力端子へ出力するようにし
たものである。 又、前記ダイナミックセレクタの他の入力信号を、自己
のプログラマブル論理要素内の前記組み合せ論理部の出
力信号、又は、前記第２の入力端子からの入力信号とし
たものである。 又、前記プログラマブル論理素子の出力端子を、他のプ
ログラマブル論理要素の第１の入力端子に接続するよう
にしたものである。
を含むプログラマブル論理素子においては、ノリツブフ
ロップ１０４の入力信号が、プログラミングによって信
号の選択状態が決定されてしまい、プログラミング後に
その選択状態を変更することが不可能なプログラマブル
セレクタ１０７を介して供給されているので、シリアル
信号をパラレル信号に変換するシリアル−パラレル変換
回路や、逆にパラレル信号をシリアル信号に変換するパ
ラレル−シリアル変換回路を、このプログラマブル論理
素子で構成する場合には、１つのフリップフロップ毎に
必ず１個以上の組み合せ論理部を使用してしまい、プロ
グラマブル論理要素を多く消費してしまうという問題点
を有していた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、プログラマブル論理要素に含まれるフリップフロ
ップや組み合せ論理部の使用効率を向上させることがで
きるプログラマブル論理素子を提供することを目的とす
る。 ［課題を解決するための手段１ 本発明は、プログラマブル論理要素を複数備え、且つそ
れらのプログラマブル論理要素間を任意に結線可能なプ
ログラマブル論理素子において、前記プログラマブル論
理要素が、第１の入力端子と、第２の入力端子と、セレ
クト信号入力端子と、出力端子と、組み合せ論理部と、
前記セレクト信号入力端子から入力されるセレクト信号
によって入力が選択されるダイナミックセレクタと、該
ダイナミックセレクタの出力信号が入力されるフリップ
フロップとを備え、前記フリップフロップに接続された
ダイナミックセレクタの少くとも１個の入力信号の１つ
を、自己のプログラマブル論理要素の第１の入力端子か
ら供給し、前記フリップフロップ少く、とも１個の出力
信号を、自己のプログラマブル論理要素の出力端子へ出
力するようにして、前記課題を達成したものである。 又、前記プログラマブル論理素子が前記フリップフロッ
プをｎ個（ｎ≧２）備え、第１番目のフリップフロップ
に接続された前記ダイナミックセレクタの入力信号の１
つを、自己のプログラマブル論理要素の第１の入力端子
から供給し、第１番目（ｉ＝２〜ロー１）のフリップフ
ロップの出力信号を、第ｉ＋１番目のフリップ７０ツブ
に接続されるダイナミックセレクタの入力信号の１つと
し、第ｎ番目のフリップ７０ツブの出力信号を、自己の
プログラマブル論理素子の出力端子へ出力するようにし
たものである。 又、前記ダイナミックセレクタの他の入力信号を、自己
のプログラマブル論理要素内の前記組み合せ論理部の出
力信号、又は、前記第２の入力端子からの入力信号とし
たものである。 又、前記プログラマブル論理素子の出力端子を、他のプ
ログラマブル論理要素の第１の入力端子に接続するよう
にしたものである。
【作用及び効果１
本発明においては、プログラマブル論理要素に、セレク
ト信号入力端子と、該セレクト信号入力端子から入力さ
れるセレクト信号によって切換えられるダイナミックセ
レクタを設け、該ダイナミックセレクタの切換えによっ
て、例えば自己のプログラマブル論理要素内の組み合せ
論理部の出力と他のプログラマブル論理要素からの出力
をダイナミックに選択可能としている。従って、プログ
ラマブル論理要素内のフリップフロップや組み合せ論理
部の使用効率を向上させることができる。又、プログラ
マブル配線を使用することなく、シフトレジスタやパラ
レル−シリアル変換回路等を構成することができるので
、動作速度を向上させることもできる。 【実施例】 以下図面を参照して、本発明の実施例を詳細に説明する
。 本発明の第１実施例に含まれるプログラマブル論理要素
１０は、第１図に示す如く、例えば他のプログラマブル
論理要素からの出力が入力される第１の入力端子１２と
、例えば組み合せ論理部３０への入力信号が入力される
第２の入力端子群１４と、セレクト信号入力端子１６と
、例えばフリップフロップ３６．３８の出力信号を出力
するためのフリップフロップ出力端子１８と、自己のプ
ログラマブル論理要素の出力を例えば他のプログラマブ
ル論理要素に出力するための出力端子２０と、前記入力
端子群１４から入力される入力信号の組み合せ論理を出
力する組み合せ論理部３０と、前記セレクト信号入力端
子１６から入力されるセレクト信号によって入力が選択
されるダイナミックセレクタ３２．３４と、該ダイナミ
ックセレクタ３２．３４の出力信号がそれぞれ入力され
る２つのフリップフロップ３６．３８とから構成され、
１番目のフリップフロップ３６の出力が２番目のダイナ
ミックセレクタ３４の入力端子Ａに出力され、２番目の
フリップフロップ３８の出力信号が自己のプログラマブ
ル論理要素の出力端子２０に出力されている。 本実施例において、１番目のフリップフロップ３６の入
力信号りは、１番目のダイナミックセレクタ３２から供
給され、該１番目のダイナミックセレクタ３２の入力信
号は、他のプログラマブル論理要素の出力端子（２０）
に接続される入力端子１２、又は、自己のプログラマブ
ル論理要素１０内の組み合せ論理部３０の出力信号のい
ずれかから選択される。又、２番目のフリップフロップ
３８の入力信号は、２番目のダイナミックセレクタ３４
から供給され、該２番目のダイナミックセレクタ３４の
入力信号は、前記１番目のフリップフロップ３６の出力
信号、又は、前記組み合せ論環部３０の出力信号のいず
れかから選択される。 なお、ダイナミックセレクタ３２．３４のセレクト信号
は、セレクト信号入力端子１６から供給される。 本実
施例において、セレクト信号入力端子１６から入力され
るセレクト信号が、前記ダイナミックセレクタ３２．３
４の状態を共にＡ側とづ−るものである場合には、フリ
ップフロップ３６．３８はシフトレジスタとして動作す
る。一方、前記セレクト信号が、ダイナミックセレクタ
３２．３４の状態を共にＢ側とするものである場合には
、フリップフロップ３６．３８は、前記組み合せ論理部
３０の出力信号をラッチするように動作する。 このようにして、パラレル信号−シリアル信号の変換回
路が容易に構成できる。又、ここで構成したパラレル−
シリアル変換回路とプログラマブル配線を利用すること
によって、シリアル−パラレル変換回路を構成すること
も可能である。 このようにして、フリップフロップ３６．３８の入力信
号を、ダイナミックセレクタ３２．３４によってダイナ
ミックに選択できるようにして、フリップフロップや組
み合せ論理部の使用効率を向上することができる。 なお前記実施例においては、組み合せ論理部３０が１個
どされ、フリップフロップが２個とされていたが、組み
合せ論理部やフリップフロップの個数はこれに限定され
ない。 第２因は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第２実施例を示したもの
である。 この第２実施例は、主に、組み合せ論理部としての１個
のプログラマブル組み合せ論理回路ＰＣＬ（プログラマ
ブル・コンビネーショナル・ロジック）４０と、１＠の
ダイナミックセレクタ４２と、１個のフリップフロップ
４４とから構成されている。 他の点については、前記第１実施例と同様であるので説
明は省略する。 この第２実施例を用いたパラレル−シリアル変換回路の
一例を第３図に、又、そのタイミングチャートを第４図
に示す。図において、ＳＥＬはセレクト信号、ＣＬＫは
クロック信号である。 第５区は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第３実施例を示したもの
である。 この第３実施例は、主に、２個のＰＣＬ４０Ａ、４０Ｂ
と、２個のダイナミックセレクタ４２Ａ、４２Ｂと、２
個のフリップフロップ４４Ａ、４４Ｂとから構成されて
いる。 他の点については、前記第１実施例と同様であるので説
明は省略する。 第６図は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第３実施例を示したもの
である。 この第３実施例は、主に、３個のＰＣＬ４０Ａ、４０Ｂ
、４０Ｃと、３個のダイナミックセレクタ４２Ａ、４２
Ｂ、４２Ｇと、３個のフリップフロップ４４Ａ、４４Ｂ
、４４Ｃとから構成されている。 他の点については、前記第１実施例と同様であるので説
明は省略する。 なお前記実施例においては、いずれも、ダイナミックセ
レクタの入力信号として、組み合せ論理部（ＰＣＬ）の
出力信号と、他のフリップフロップの出力信号とを含む
場合について説明していたが、本発明はこれに限定され
ず、例えば組み合せ論理部で処理されない入力信号を、
直接ダイナミックセレクタの入力信号として供給するよ
うにしてもよい。
ト信号入力端子と、該セレクト信号入力端子から入力さ
れるセレクト信号によって切換えられるダイナミックセ
レクタを設け、該ダイナミックセレクタの切換えによっ
て、例えば自己のプログラマブル論理要素内の組み合せ
論理部の出力と他のプログラマブル論理要素からの出力
をダイナミックに選択可能としている。従って、プログ
ラマブル論理要素内のフリップフロップや組み合せ論理
部の使用効率を向上させることができる。又、プログラ
マブル配線を使用することなく、シフトレジスタやパラ
レル−シリアル変換回路等を構成することができるので
、動作速度を向上させることもできる。 【実施例】 以下図面を参照して、本発明の実施例を詳細に説明する
。 本発明の第１実施例に含まれるプログラマブル論理要素
１０は、第１図に示す如く、例えば他のプログラマブル
論理要素からの出力が入力される第１の入力端子１２と
、例えば組み合せ論理部３０への入力信号が入力される
第２の入力端子群１４と、セレクト信号入力端子１６と
、例えばフリップフロップ３６．３８の出力信号を出力
するためのフリップフロップ出力端子１８と、自己のプ
ログラマブル論理要素の出力を例えば他のプログラマブ
ル論理要素に出力するための出力端子２０と、前記入力
端子群１４から入力される入力信号の組み合せ論理を出
力する組み合せ論理部３０と、前記セレクト信号入力端
子１６から入力されるセレクト信号によって入力が選択
されるダイナミックセレクタ３２．３４と、該ダイナミ
ックセレクタ３２．３４の出力信号がそれぞれ入力され
る２つのフリップフロップ３６．３８とから構成され、
１番目のフリップフロップ３６の出力が２番目のダイナ
ミックセレクタ３４の入力端子Ａに出力され、２番目の
フリップフロップ３８の出力信号が自己のプログラマブ
ル論理要素の出力端子２０に出力されている。 本実施例において、１番目のフリップフロップ３６の入
力信号りは、１番目のダイナミックセレクタ３２から供
給され、該１番目のダイナミックセレクタ３２の入力信
号は、他のプログラマブル論理要素の出力端子（２０）
に接続される入力端子１２、又は、自己のプログラマブ
ル論理要素１０内の組み合せ論理部３０の出力信号のい
ずれかから選択される。又、２番目のフリップフロップ
３８の入力信号は、２番目のダイナミックセレクタ３４
から供給され、該２番目のダイナミックセレクタ３４の
入力信号は、前記１番目のフリップフロップ３６の出力
信号、又は、前記組み合せ論環部３０の出力信号のいず
れかから選択される。 なお、ダイナミックセレクタ３２．３４のセレクト信号
は、セレクト信号入力端子１６から供給される。 本実
施例において、セレクト信号入力端子１６から入力され
るセレクト信号が、前記ダイナミックセレクタ３２．３
４の状態を共にＡ側とづ−るものである場合には、フリ
ップフロップ３６．３８はシフトレジスタとして動作す
る。一方、前記セレクト信号が、ダイナミックセレクタ
３２．３４の状態を共にＢ側とするものである場合には
、フリップフロップ３６．３８は、前記組み合せ論理部
３０の出力信号をラッチするように動作する。 このようにして、パラレル信号−シリアル信号の変換回
路が容易に構成できる。又、ここで構成したパラレル−
シリアル変換回路とプログラマブル配線を利用すること
によって、シリアル−パラレル変換回路を構成すること
も可能である。 このようにして、フリップフロップ３６．３８の入力信
号を、ダイナミックセレクタ３２．３４によってダイナ
ミックに選択できるようにして、フリップフロップや組
み合せ論理部の使用効率を向上することができる。 なお前記実施例においては、組み合せ論理部３０が１個
どされ、フリップフロップが２個とされていたが、組み
合せ論理部やフリップフロップの個数はこれに限定され
ない。 第２因は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第２実施例を示したもの
である。 この第２実施例は、主に、組み合せ論理部としての１個
のプログラマブル組み合せ論理回路ＰＣＬ（プログラマ
ブル・コンビネーショナル・ロジック）４０と、１＠の
ダイナミックセレクタ４２と、１個のフリップフロップ
４４とから構成されている。 他の点については、前記第１実施例と同様であるので説
明は省略する。 この第２実施例を用いたパラレル−シリアル変換回路の
一例を第３図に、又、そのタイミングチャートを第４図
に示す。図において、ＳＥＬはセレクト信号、ＣＬＫは
クロック信号である。 第５区は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第３実施例を示したもの
である。 この第３実施例は、主に、２個のＰＣＬ４０Ａ、４０Ｂ
と、２個のダイナミックセレクタ４２Ａ、４２Ｂと、２
個のフリップフロップ４４Ａ、４４Ｂとから構成されて
いる。 他の点については、前記第１実施例と同様であるので説
明は省略する。 第６図は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第３実施例を示したもの
である。 この第３実施例は、主に、３個のＰＣＬ４０Ａ、４０Ｂ
、４０Ｃと、３個のダイナミックセレクタ４２Ａ、４２
Ｂ、４２Ｇと、３個のフリップフロップ４４Ａ、４４Ｂ
、４４Ｃとから構成されている。 他の点については、前記第１実施例と同様であるので説
明は省略する。 なお前記実施例においては、いずれも、ダイナミックセ
レクタの入力信号として、組み合せ論理部（ＰＣＬ）の
出力信号と、他のフリップフロップの出力信号とを含む
場合について説明していたが、本発明はこれに限定され
ず、例えば組み合せ論理部で処理されない入力信号を、
直接ダイナミックセレクタの入力信号として供給するよ
うにしてもよい。
第１図は、本発明に係るプログラマブル論理素子で用い
られるプログラマブル論理要素の第１実施例を示すブロ
ック線図、 第２図は、本発明の第２実施例で用いられるプログラマ
ブル論理要素を示すブロック線図、第３図は、第２実施
例を用いて構成したパラレル−シリアル変換回路の一例
を示すブロック線図、第４図は、第３図の回路における
各部動作波形を示すタイミングチャート、 第５図は、本発明に係るプログラマブル論理素子で用い
られるプログラマブル論理要素の第３実施例を示すブロ
ック線図、 第６図は、同じく第４実施例を示すブロック線図、 第７図は、従来のプログラマブル論理素子の全体構成を
示す略示平面図、 第８図は、従来のプログラマブル論理素子で用いられる
プログラマブル論理要素の一例を示すブロック線図であ
る。
られるプログラマブル論理要素の第１実施例を示すブロ
ック線図、 第２図は、本発明の第２実施例で用いられるプログラマ
ブル論理要素を示すブロック線図、第３図は、第２実施
例を用いて構成したパラレル−シリアル変換回路の一例
を示すブロック線図、第４図は、第３図の回路における
各部動作波形を示すタイミングチャート、 第５図は、本発明に係るプログラマブル論理素子で用い
られるプログラマブル論理要素の第３実施例を示すブロ
ック線図、 第６図は、同じく第４実施例を示すブロック線図、 第７図は、従来のプログラマブル論理素子の全体構成を
示す略示平面図、 第８図は、従来のプログラマブル論理素子で用いられる
プログラマブル論理要素の一例を示すブロック線図であ
る。
Claims (4)
- （１）プログラマブル論理要素を複数備え、且つそれら
のプログラマブル論理要素間を任意に結線可能なプログ
ラマブル論理素子において、 前記プログラマブル論理要素が、 第１の入力端子と、 第２の入力端子と、 セレクト信号入力端子と、 出力端子と、 組み合せ論理部と、 前記セレクト信号入力端子から入力されるセレクト信号
によって入力が選択されるダイナミックセレクタと、 該ダイナミックセレクタの出力信号が入力されるフリッ
プフロップとを備え、 前記フリップフロップに接続されたダイナミックセレク
タの少くとも１個の入力信号の１つが、自己のプログラ
マブル論理要素の第１の入力端子から供給され、 前記フリップフロップの少くとも１個の出力信号が、自
己のプログラマブル論理要素の出力端子へ出力されるこ
とを特徴とするプログラマブル論理素子。 - （２）請求項１において、前記プログラマブル論理素子
が前記フリップフロップをｎ個（ｎ≧２）備え、 第１番目のフリップフロップに接続された前記ダイナミ
ックセレクタの入力信号の１つが、自己のプログラマブ
ル論理要素の第１の入力端子から供給され、 第ｉ番目（ｉ＝２〜ｎ−１）のフリップフロップの出力
信号が、第ｉ＋１番目のフリップフロップに接続される
ダイナミックセレクタの入力信号の１つとされ、 第ｎ番目のフリップフロップの出力信号が、自己のプロ
グラマブル論理素子の出力端子へ出力されることを特徴
とするプログラマブル論理素子。 - （３）請求項１又は２において、前記ダイナミックセレ
クタの他の入力信号が、自己のプログラマブル論理要素
内の前記組み合せ論理部の出力信号、又は、前記第２の
入力端子からの入力信号であることを特徴とするプログ
ラマブル論理素子。 - （４）請求項１乃至３のいずれか一項において、前記プ
ログラマブル論理素子の出力端子が、他のプログラマブ
ル論理要素の第１の入力端子に接続されることを特徴と
するプログラマブル論理素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107900A JPH046913A (ja) | 1990-04-24 | 1990-04-24 | プログラマブル論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107900A JPH046913A (ja) | 1990-04-24 | 1990-04-24 | プログラマブル論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046913A true JPH046913A (ja) | 1992-01-10 |
Family
ID=14470917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107900A Pending JPH046913A (ja) | 1990-04-24 | 1990-04-24 | プログラマブル論理素子 |
Country Status (1)
| Country | Link |
|---|---|
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