JPH0468701A - Ｉｃパッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にＩＣパッケージに関するものであり
、より特定的には、アナログＩＣおよびアナログハイブ
リッドＩＣ用パッケージに関するものである。

［従来の技術］ 近年ＧａＡｓおよびＳｉを用いたトランジスタや分周器
、増幅器等のＩＣが、ＩＧＨｚ以上で実用化されている
。このようなＩＣは、信頼性確保のために、セラミック
やメタルを用いたパッケージで封止されて、使われてい
る。この場合、ＩＧＨｚ以上の高周波で使用する場合に
おいて、問題となるのは、良好な特性を維持するために
、パッケージ構造を複雑としなければならず、その結果
高価なものになるということであった。

第３図は、従来用いられているメタルパッケージの斜視
図である。このメタルパッケージは、金属ベース１０に
穴空は加工し、その穴にリードピン１１と封止用ガラス
１２を挿入してつくられる。

この同軸構造によって特性インピーダンスが所定の値に
される。しかし、このメタルパッケージは、パッケージ
内外のり−ドピン１１の突出した部分が、大きなインダ
クタンスを持ち、この接続部分の特性が悪いという問題
点があった。

第４図は、従来用いられているセラミックパッケージの
斜視図である。図において、１３は外部リード、ｉ４は
セラミックスペース、１５は信号メタライズパターン、
１６はＩＣ搭載用キャビティ、１７はキャップ封止用メ
タライズである。このセラミックパッケージにおいては
、上記のメタルパッケージの問題点はないが、表面実装
をするために、外部リード１３を曲げると、その部分で
大きな特性劣化を招くという問題点があった。また、上
述のメタルパッケージおよびセラミックパッケージにお
いては、図を見ても明らかなように、構造が複雑であり
、高価なものとなってしまうという問題点がある。

上述のような問題点を解決するために、特開平１−１２
５９５９号公報は、第５Ａ図、第５Ｂ図および第６図に
示すような高周波用パッケージを提案している。

第５Ａ図は高周波パッケージの裏面図であり、第５Ｂ図
は表面図であり、第６図は第５Ａ図におけるＶｌ−ＶＩ
線に沿う断面図である。

これらの図を参照して、誘電体２０の裏面には、外部取
り出し用電極２を接続するためのＲＦリード取付メタラ
イズ３が設けられている。ＲＦり一ド取付メタライズ３
を間隔を置いて取り囲むように、裏面のグランドメタラ
イズ４ａが設けられている。裏面のグランドメタライズ
４ａには、グランドリード１が接続されている。誘電体
２０の表面には、ポンディングパッド６が設けられてお
り、ポンディングパッド６を取り囲むように、表面全面
に、表面のグランドメタライズ４ｂが形成されている。

このように構成される高周波パッケージは、第７図に示
すように使用される。

すなわち、第７図を参照して、誘電体２０の表面側にＩ
Ｃｌ３を搭載する。そして、外部取り出し用電極２をス
ルーホール１９（第５Ｂ図をも参照）およびワイヤ２１
を介してＩＣｌ３に接続する。その後、金属キャップ２
２を表面側に接着し、ＩＣｌ３を保護する。上述のよう
に構成されるノくッケージは、現在量も安価なパッケー
ジであり、かつ表面実装も可能な、優れたものである。

［発明が解決しようとする課題］ しかしながら、第６図を、参照して、外部取り出し電極
２をマイクロストリップライン（外部取り出し用電極２
とグランドメタライズ４ｂが誘電体２０を挾んで対向し
ている構造）としているため、誘電体２０の表面に大面
積のグランドメタライズ４ｂのパターンを必要とする。

そのため、表面には、はとんど配線パ゛ターンを描くこ
とができない。

通常、アナログ用ＩＣでは、回路整合用パターンが必要
であるが、このようなパターンを形成することができな
い。

もう１つの問題点は、マイクロストリップラインの幅Ｗ
は、通常誘電体２０にアルミナを用いると、誘電体厚み
■と１：１になるため、太い外部取り出し用電極２を用
いたい場合、厚いアルミナを用いなければならなかった
。誘電体に厚いアルミナを用いると、インピーダンス整
合のとれていないスルーホールの長さが長くなるため、
特性劣化を招く。

この発明は、上記のような問題点を解決するためになさ
れたもので、良好な高周波特性を持ち、かつ、表面に部
品搭載のスペースを十分に持つ、ＩＣ用パッケージを提
供することを目的とする。

［課題を解決するための手段］ この発明に係るＩＣ用パッケージは、外部取り出し用電
極と、一方の面と他方の面とを有する誘電体基板と、を
備えている。誘電体基板の一方の面には、上記外部取り
出し用電極を接続するＲＦリード取付メタライズが設け
られている。また誘電体基板の一方の面には、上記ＲＦ
リード取付メタライズを所定の間隔を置いて取り囲むよ
うに、グランドメタライズが設けられている。外部取り
出し用電極はコプレナー伝送線路とされている。

［作用コ ＲＦリード取付メタライズとグランドメタライズとを、
共に、誘電体の一方の面に設け、外部取り出し用電極を
コプレナー伝送線路としているので、誘電体の他方の面
に大面積のグランドパターンを必要としない。そのため
、当該ＩＣパッケージは、誘電体の他方の面に部品搭載
のスペースを十分に持つようになる。

また、外部取り出し用電極をコプレナー伝送線路として
いるため、誘電体の裏面にクランドがなくても、特性イ
ンピーダンスを５０Ωにすることが可能となる。そのた
め、誘電体厚によって、線幅が決まってしまうマイクロ
ストリップラインに比べて、自由度が大きい。

［実施例］ 以下、この発明の実施例を図について説明する。

第１Ａ図は実施例に係るＩＣ用パッケージの裏面図であ
り、第１Ｂ図は表面図である。第２図は、第１Ａ図にお
ける■−■線に沿う断面図である。

これらの図を参照して、誘電体２０は、厚みＩが０．６
５ｍｍ’のアルミナである。パッケージサイズは、１７
ｍｍ口である。誘電体２０の表面の外周部には、幅１ｍ
ｍのキャップ封止用メタライズパターン５が形成されて
いる。また誘電体２０の表面には、伝送線路および整合
回路等のパターン６が形成されている。これらのパター
ン６は、同時焼成法により、Ｗメタライズにより形成し
た。

伝送線路のパターン６は、幅０．６５ｍｍのマイクロス
トリップラインにより特性インピーダンス５０Ωとなる
ようにした。

誘電体２０の裏面には、外部電極取り出し用電極２を接
続するＲＦリード取付メタライズ３が形成されている。

ＲＦリード取付メタライズ３を所定の間隔を置いて取り
囲むように、裏面全面に、グランドメタライに４が形成
されている。

外部取出し用電極２は、幅０．４ｍｍの信号線用リード
である。グランドメタライズ４の上には、幅１ｍｍのベ
ースと一体となったグランドリード１が形成されている
。グランドリード１と外部取り出し用電極２は、４２ア
ロイ（４２％Ｎｉ−Ｆｅ合金）を用いており、メタライ
ズパターンとＡｇロー付けにより接続されている。

グランドメタライズ４のパターンとＲＦリードロー付は
用メタライズ３のパターンは、コプレナー構造となるよ
うに、ＲＦリードロー付は用メタライズ３のパターンの
幅を１ｍｍとし、グランドメタライズ４のパターンとの
ギャップＧを０．５ｍｍとしている。これにより、特性
インピーダンスＺｏは約５０Ωとなる。

ＲＦリード取付メタライズ３は、第１Ａ図および第８図
の（第１Ａ図における部分拡大図）に示すように、幅が
均一（１ｍｍ）のものでもよいし、第９図に示すように
、キャップ封止用環状メタライズ５の下の部分が幅Ｑ、
５ｍｍに細くなっているものでもよい。

評価用として、互いに対向する外部取り出し用電極２．
２間が、５０Ωのマイクロストリップラインで接続され
ているものも作製した。パ・ソケージは、通常のセラミ
ックパッケージの製造プロセスで作製し、最後にＮ　１
−Ａｕメツキを施した。

出来上がったパッケージを、ネットワークアナライザで
測定したところ、幅１’ｍｍのもので、５ＧＨｚまで損
失が−１，５ｄＢ以下、幅０．６ｍｍのもので８ＧＨｚ
まで−１，５ｄＢ以下であることが確認された。これに
よって、当該パッケージは、十分使用に耐え得ることが
わかった。

また、当該実施例では、第１Ｂ図を参照して、誘電体基
板２０の表面にグランドメタライズノくターンを形成し
ないので、表面に種々の機能素子を形成することができ
るという利点がある。

また、第１Ｂ図を参照して、キャップ封止用環状メタラ
イズパターン５に、グランドメタライズ４に接続される
スルーホール２３が、使用周波数の波長の２分の１以下
のピッチで接続されるように構成すると、不要な共振を
防ぐことができるようになる。

以上、本発明を要約すると次のとおりである。

（１）　特許請求の範囲第１項に記載のＩＣ用パッケー
ジであって、 前記誘電体基板の他方の面には信号伝送線路が設けられ
、該信号伝送線路はマイクロストリップ構造となってい
る。

（２、特許請求の範囲第１項に記載のＩＣ用パッケージ
であって、 前記誘電体基板の他方の面には、キャップ封止用環状メ
タライズパターンが設けられ、前記ＲＦリード取付メタ
ライズの、前記キャップ封止用環状メタライズパターン
の下部分における幅は、それ以外の部分よりも細くされ
ている。

（３）　特許請求の範囲第１項に記載のＩＣ用パッケー
ジであって、 前記誘電体基板の他方の面には、キャップ封止用環状メ
タライズパターンが設けられ、前記キャップ封止用原状
メタライズパターンには、前記グランドメタライズに接
続されるスルーホールが、使用周波数の波長の１／２以
下のピッチで接続されている。

（４）　特許請求の範囲第１項に記載のＩＣ用パッケー
ジであって、 前記ＲＦリード取付メタライズと前記グランドメタライ
ズとの間隔は、前記誘電体の厚み以下にされている。

［発明の効果コ 以上説明したとおり、この発明に係るＩＣ用パッケージ
によれば、ＲＦリード取付メタライズとグランドメタラ
イズとを共に、誘電体の一方の面に設け、外部取り出し
用電極をコプレナー伝送線路としているので、誘電体の
他方の面に大面積のグランドパターンを必要としない。

そのため、当該ＩＣパッケージは、誘電体の他方の面に
、部品搭載のスペースを十分に持つようになる。その結
果、種々の機能素子を誘電体の他方の面に形成すること
が可能となる。

また、外部取り出し用電極をコプレナー伝送線路として
いるため、誘電体の裏面にグランドがなくても、特性イ
ンピーダンスを５０Ωにすることが可能となる。そのた
め、誘電体層によって、線幅が決まってしまうというマ
イクロストリップラインに比べて自由度が大きい。その
結果、高周波特性の優れたものが得られるという効果を
奏する。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例に係るＩＣ用パッケー
ジの裏面図であり、第１Ｂ図は表面図である。第２図は
、第１Ａ図における■−■線に沿う断面図である。第３
図は、従来のメタルパッケージの斜視図である。第４図
は、従来のセラミックパッケージの斜視図である。第５
Ａ図は、従来の高周波用パッケージの裏面図である。第
５Ｂ図は従来の高周波用パッケージの表面図である。第
６図は、第５Ａ図におけるＶＩ−ＶＩ線に沿う断面図で
ある。第７図は、従来の高周波用パッケージにＩＣチッ
プを搭載し、金属キャップで封止してなる半導体装置の
断面図である。第８図は、第１Ａ図におけるＲＦリード
取付メタライズの部分の拡大図である。第９図は、この
発明の他の実施例に係るＲＦリード取付メタライズの平
面図である。 図において、２は外部取り出し用電極、３はＲＦリード
取付メタライズ、４はグランドメタライズ、２０は誘電
体基板である。 ２　：　Ｑ４１ｆｊｂｌ上（＃１電４÷　３　ＲＦシー
ド算１１メタラづス゛　　　４２°う、トメタライスも
３図 も４図

Claims (1)

1. 【特許請求の範囲】 外部取り出し用電極と、 一方の面と他方の面とを有する誘電体基板と、前記誘電
   体基板の一方の面に設けられ、前記外部取出し用電極を
   接続するＲＦリード取付メタライズと、 前記誘電体基板の一方の面に設けられ、かつ前記ＲＦリ
   ード取付メタライズを所定の間隔を置いて取り囲むよう
   に設けられたグランドメタライズと、を備え、 前記外部取り出し用電極をコプレナー伝送線路としてい
   る、ＩＣパッケージ。