JPH046854A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH046854A JPH046854A JP10931490A JP10931490A JPH046854A JP H046854 A JPH046854 A JP H046854A JP 10931490 A JP10931490 A JP 10931490A JP 10931490 A JP10931490 A JP 10931490A JP H046854 A JPH046854 A JP H046854A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- comparator
- time
- integrated circuit
- turning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌｌ上凹１１±！
本発明は集積回路装置に関するものであり、特にその端
子ビン数の削減に関する。
子ビン数の削減に関する。
盗】μＬ改新
ビデオテープレコーダのモータ等を制御するサーボＩＣ
はシステムマイクロコンピュータのコード信号によって
その動作モードが設定される。そして、最近はシステム
マイクロコンピュータからサーボ用ＩＣに伝送されるコ
ード信号はＩＣの端子ビンを減らす目的からシリアル通
信で送られるようになっているものが多い。
はシステムマイクロコンピュータのコード信号によって
その動作モードが設定される。そして、最近はシステム
マイクロコンピュータからサーボ用ＩＣに伝送されるコ
ード信号はＩＣの端子ビンを減らす目的からシリアル通
信で送られるようになっているものが多い。
シカし、ＩＣの電源ＯＮ時には前記マイクロコンピュー
タからの制御コードが確立されていないため、そのまま
では、サーボ用ＩＣが不所望な動作を行なってしまう。
タからの制御コードが確立されていないため、そのまま
では、サーボ用ＩＣが不所望な動作を行なってしまう。
これを避けるため電源投入時にサボ用ＩＣにリセットを
かけることが行なわれ、そのための端子（即ちリセット
用端子）が特別に設けられている。
かけることが行なわれ、そのための端子（即ちリセット
用端子）が特別に設けられている。
日 が よ と るしかしながら、
このように電源ＯＮ時のリセット専用の端子を設けるこ
とはＩＣ装置の端子数が増加することを意味し、ＩＣ装
置の小型化に阻害となる。
このように電源ＯＮ時のリセット専用の端子を設けるこ
とはＩＣ装置の端子数が増加することを意味し、ＩＣ装
置の小型化に阻害となる。
本発明はこのような点に鑑みなされたものであつて、電
源ＯＮ時のリセット機能をもちながらＩＣ装置全体とし
ての端子数の増大を抑えるようにした集積回路装置を提
供することを目的とする。
源ＯＮ時のリセット機能をもちながらＩＣ装置全体とし
ての端子数の増大を抑えるようにした集積回路装置を提
供することを目的とする。
るための
上記目的を達成するため本発明では、電源ＯＮ時に内部
回路のリセットを行なうための時定数回路素子を外付け
するリセット端子を有する集積回路装置において、 前記リセット端子を第１のスレショールドレベルｖＴ１
をもった第１コンパレータと、第２のスレショールドレ
ベルＶＴ２をもった第２コンパレータに接続し、前記リ
セット端子の電圧Ｖｉが、Ｖｉが、Ｖｉ＜ＶＴ１では電
源ＯＮ時のリセットモードとし、ＶＴＩ＜ Ｖｉ＜ Ｖ
Ｔ２ではテストモードとなるようにしている。
回路のリセットを行なうための時定数回路素子を外付け
するリセット端子を有する集積回路装置において、 前記リセット端子を第１のスレショールドレベルｖＴ１
をもった第１コンパレータと、第２のスレショールドレ
ベルＶＴ２をもった第２コンパレータに接続し、前記リ
セット端子の電圧Ｖｉが、Ｖｉが、Ｖｉ＜ＶＴ１では電
源ＯＮ時のリセットモードとし、ＶＴＩ＜ Ｖｉ＜ Ｖ
Ｔ２ではテストモードとなるようにしている。
作−１−
このような構成によると、１つの端子が電源ＯＮ時のリ
セット端子として用いられると共に、テスト端子として
も用いられる。
セット端子として用いられると共に、テスト端子として
も用いられる。
ス」１例−
以下、本発明の実施例を図面を参照しつつ説明する。第
１図において、２はサーボ用ＩＣ（集積回路装置）１に
設けられたリセット端子であり、コンデンサ３が外付け
される。ＩＣＩの内部に関しては、この端子２は抵抗４
を介して（ハ）点の電源ＶＤＤに接続されると共に第１
、第２コンパレータ５．６の（−）入力端子に接続され
ている。第１コンパレータ５の（＋）入力端子は抵抗Ｒ
１とＲ２の接続点（イ）に、またＩｉ２コンパレータ６
の（＋）入力端子は抵抗Ｒ２とＲ３の接続点（ロ）にそ
れぞれ接続されている。抵抗Ｒ３の他端は（ニ）点を通
して電源ＶＤＤに接続され、抵抗Ｒ１の他端は接地電位
点に接続されている。（イ）点の電圧ＶＴＩは第１コン
パレータ５のスレショールドレベルをなし、（ｒＪ）点
の電圧ＶＴ２は第２コンパレータ６のスレショールドレ
ベルをなす。
１図において、２はサーボ用ＩＣ（集積回路装置）１に
設けられたリセット端子であり、コンデンサ３が外付け
される。ＩＣＩの内部に関しては、この端子２は抵抗４
を介して（ハ）点の電源ＶＤＤに接続されると共に第１
、第２コンパレータ５．６の（−）入力端子に接続され
ている。第１コンパレータ５の（＋）入力端子は抵抗Ｒ
１とＲ２の接続点（イ）に、またＩｉ２コンパレータ６
の（＋）入力端子は抵抗Ｒ２とＲ３の接続点（ロ）にそ
れぞれ接続されている。抵抗Ｒ３の他端は（ニ）点を通
して電源ＶＤＤに接続され、抵抗Ｒ１の他端は接地電位
点に接続されている。（イ）点の電圧ＶＴＩは第１コン
パレータ５のスレショールドレベルをなし、（ｒＪ）点
の電圧ＶＴ２は第２コンパレータ６のスレショールドレ
ベルをなす。
今、電源ＶＤＤをＯＮすると、リセット端子２の電圧Ｖ
ｉは第２図（ａ）に示すように抵抗２とコンデンサ３に
よる時定数で上昇していく。そして、Ｖｉ＜ＶＴＩ では第１コンパレータ５の出力はハイレベルとなり、第
２コンパレータ６の出力もハイレベルである。この期間
を第２図においてＦｌで示す。次に、ＶＴＩ＜Ｖｉ＜Ｖ
Ｔ２ では第１コンパレータ５の出力はローレベルになり、第
２コンパレータ６の出力はノ１イレベルのままである。
ｉは第２図（ａ）に示すように抵抗２とコンデンサ３に
よる時定数で上昇していく。そして、Ｖｉ＜ＶＴＩ では第１コンパレータ５の出力はハイレベルとなり、第
２コンパレータ６の出力もハイレベルである。この期間
を第２図においてＦｌで示す。次に、ＶＴＩ＜Ｖｉ＜Ｖ
Ｔ２ では第１コンパレータ５の出力はローレベルになり、第
２コンパレータ６の出力はノ１イレベルのままである。
この期間は第２図においてＦ２で示される。 更に、
ＶＴ２＜Ｖｉ
では第１コンパレータ５の出力はローレベル、第２コン
パレータ６の出力もローレベルとなる。
パレータ６の出力もローレベルとなる。
この期間は第２図においてＦ３で示されて′＆）る。第
２図（ｂ）及び（ｃ）は端子２の電圧Ｖｉの変化に応じ
て変化する第１、第２コンパレータ５．６の出力電圧を
示している。
２図（ｂ）及び（ｃ）は端子２の電圧Ｖｉの変化に応じ
て変化する第１、第２コンパレータ５．６の出力電圧を
示している。
内部の回路７には線路８を通して電ｆｉＶＤＤが与えら
れるが、第１コンパレータ５及び第２コンノ（レータ６
からハイレベルの出力が与えられてしするときはリセッ
ト状態となり、逆に第１、第２コンパレータからローレ
ベルが与えられているときは通常動作状態となる。第１
コンパレータ５の出力がローレベルで、第２コンパレー
タ６の出力が）ハイレベルのときは内部回路７はテスト
モードとなる。電源ＯＮ時にリセット状態から通常動作
状態に移行する際に、テストモード状態（第２図のＦ２
期間）を経るが、これは−瞬であるため問題は生じない
。
れるが、第１コンパレータ５及び第２コンノ（レータ６
からハイレベルの出力が与えられてしするときはリセッ
ト状態となり、逆に第１、第２コンパレータからローレ
ベルが与えられているときは通常動作状態となる。第１
コンパレータ５の出力がローレベルで、第２コンパレー
タ６の出力が）ハイレベルのときは内部回路７はテスト
モードとなる。電源ＯＮ時にリセット状態から通常動作
状態に移行する際に、テストモード状態（第２図のＦ２
期間）を経るが、これは−瞬であるため問題は生じない
。
次に、内部回路７をテストするときは端子２に外部より
ＶＴＩ ＜ Ｖｉ ＜ ＶＴ２
を満たすＶｉを印加する。この場合は終始その電圧関係
を満たしている。
を満たしている。
呈１工処釆。
以上説明した通り、本発明によれば、１つの端子が電Ｉ
ＫＯＮ時のリセット端子として用いられると共に、テス
ト端子としても用いられるので、集積回路全体としての
端子数の増加を招かなくて済むという効果があり、有効
である。
ＫＯＮ時のリセット端子として用いられると共に、テス
ト端子としても用いられるので、集積回路全体としての
端子数の増加を招かなくて済むという効果があり、有効
である。
第１図は本発明を実施した集積回路装置の回路図であり
、第２図はその動作説明図である。 ｌ・・・集積回路装置、 ２・・・リセット端子、訃
・・コンデンサ、 ４・・・抵抗、５・・・第１コ
ンパレータ、 ６・・・第２コンパレータ、 ７・−・内部回路。
、第２図はその動作説明図である。 ｌ・・・集積回路装置、 ２・・・リセット端子、訃
・・コンデンサ、 ４・・・抵抗、５・・・第１コ
ンパレータ、 ６・・・第２コンパレータ、 ７・−・内部回路。
Claims (1)
- （１）電源ＯＮ時に内部回路のリセットを行なうための
時定数回路素子を外付けするリセット端子を有する集積
回路装置において、 前記リセット端子を第１のスレシヨールドレベルＶＴ１
をもつた第１コンパレータと、第２のスレショールドレ
ベルＶＴ２をもつた第２コンパレータに接続し、前記リ
セット端子の電圧Ｖｉが、Ｖｉ＜ＶＴ１では電源ＯＮ時
のリセットモードとし、ＶＴ１＜Ｖｉ＜ＶＴ２ではテス
トモードとなるようにしたことを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109314A JP2603355B2 (ja) | 1990-04-24 | 1990-04-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109314A JP2603355B2 (ja) | 1990-04-24 | 1990-04-24 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046854A true JPH046854A (ja) | 1992-01-10 |
| JP2603355B2 JP2603355B2 (ja) | 1997-04-23 |
Family
ID=14507071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109314A Expired - Lifetime JP2603355B2 (ja) | 1990-04-24 | 1990-04-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603355B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372783B2 (en) | 2003-06-03 | 2008-05-13 | Fujitsu Limited | Optical information storage apparatus and optical information storage system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208733A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Preventing circuit for malfunction |
-
1990
- 1990-04-24 JP JP2109314A patent/JP2603355B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208733A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Preventing circuit for malfunction |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372783B2 (en) | 2003-06-03 | 2008-05-13 | Fujitsu Limited | Optical information storage apparatus and optical information storage system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2603355B2 (ja) | 1997-04-23 |
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