JPH0463434A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0463434A
JPH0463434A JP17801390A JP17801390A JPH0463434A JP H0463434 A JPH0463434 A JP H0463434A JP 17801390 A JP17801390 A JP 17801390A JP 17801390 A JP17801390 A JP 17801390A JP H0463434 A JPH0463434 A JP H0463434A
Authority
JP
Japan
Prior art keywords
electrode pad
bump
film
pad
semiconductor device
Prior art date
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Pending
Application number
JP17801390A
Other languages
English (en)
Inventor
Hiroshi Tobimatsu
博 飛松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH0463434A publication Critical patent/JPH0463434A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野1 この発明は、表面にバンプが形成される半導体装置に係
り、特にその電極パッドの構造に関するものである。
[従来の技術] 半導体素子のパッケージングの1つであるフィルムキャ
リア方式において、半導体素子の電極パッドと、フィル
ムキャリアのリード端子とは電極パッド上に形成された
バンプと呼ばれる突起電極を介して接合される。
従来、半導体素子の電極パッドは、第4図に示すような
構造である。すなわち、集積回路が形成された半導体基
板1上に電極パッド(金属パッド)12が形成され、こ
の電極パッド12は所要の開口部が形成された表面保護
膜3で保護されている。この電極パッド12上にバンプ
が形成されると第5図に示す構造となる。この図で、4
はバリアメタルであるバンプ下地金属膜、5はバンプで
ある。第5図のバンプ5の形成方法は一般に次の通りで
ある。
まず、第4図に示す集積回路が形成された半導体基板1
にバリヤメタルであるバンプ下地金属膜4を成膜する。
このバンプ下地金属膜4は、通常、電極パッド12およ
びバンプ5と密着性の高い金属を用いるため、多層構造
となっている。次に、フォトリソグラフィー工程を行い
、バンプ5の形成のためのレジストパターンを形成する
。そして、電気メツキによりパターン内にバンプ5を形
成する。この時、バンプ5の表面は電極パッド12上の
表面保護膜3の開口による段差を反映した形状となる。
その後、不要となったレジストを除去し、最後にバンプ
5をマスクとしてバンプ下地金属膜4をエツチングする
以上のようにして形成されたバンプ5はフィルムキャリ
アのリード端子6と接合されると、第6図に示す構造と
なる。
[発明が解決しようとする課題] 従来の半導体素子では、バンプ5の表面形態が電極パッ
ド12上の表面保護膜3の開口による段差を反映した凹
凸をもつため、この凹凸状のバンプ表面に接合されるフ
ィルムキャリアのリード端子6との接合時に熱的および
機械的ストレスが局部的に集中し、バンプ5下の構成材
料が破壊したり、また、リード端子6との接続強度など
の信頼性が低下するなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、バンプとリード端子との接合時の熱的およ
び機械的ストレスの局部的集中を回避し、また、接続強
度等の信頼性の高い半導体装置を得ることを目的とする
[課題を解決するための手段] この発明に係る半導体装置は、半導体基板上に形成した
金属パッドの表面に開口部を設けて表面保護膜を形成し
、さらに、表面保護膜の開口部内の金属パッド上に表面
保護膜に対し平坦となる膜厚に金属膜を形成して電極パ
ッドを形成し、この電極パッド上にバンプを形成したも
のである。
[作用] この発明における半導体装置は、バンプの形成部分を平
坦にしたことにより、バンプ表面が平坦となり、リード
端子はこの平坦面に接続され、熱的および機械的ストレ
スが特定部分に集中することがなくなる。
[実施例] 以下、この発明の一実施例を図面によって説明する。
第1図はこの発明の半導体装置の一実施例を示す電極パ
ッド構造を説明するための断面図である。第1図におい
て、電極パッド2は凸型となっており、表面保護膜3の
電極パッド2上の開口部段差がなく平坦になっている。
この電極パッド2は選択CV D (Chemical
 Vapor Deposition )法を用いるこ
とにより、第4図に示す従来型の電極パッド12から容
易に形成することができる。たとえば、従来型のAI2
の電極パッド12が形成されている半導体装置に選択C
VD法によりAJ2の成膜を行えば、絶縁体である表面
保護膜3上にはA℃は成膜されず、表面保護膜3が開口
している電極パッド12上のみにAρが成長し、この発
明による構造の電極パッド2となる。また、AI2では
な(タングステンの成膜を行った場合、バリアメタルと
してバンプ下地金属膜4に利用できる。
その他の電極パッド2の形成方法として、従来の電極パ
ッド12の形成後に半導体装置の製造に一般に用いられ
る成膜、フォトリソグラフィー、加工(エツチング)の
工程を行うことも可能である。
以上のような方法により、この発明の構造をもった電極
パッド2を形成した後、バンプ5を形成すると、第2図
に示す構造となり、表面保護膜3と電極パッド2とは段
差がないことから表面が平坦なバンプ5が形成され、こ
のバンプ5にリード端子6を接合すると、第3図に示す
ように平坦面に接合され、接合強度も向上する構造とな
る。
[発明の効果] 以上説明したように、この発明は、半導体基板上に形成
した金属パッドの表面に開口部を設けて表面保護膜を形
成し、さらに、表面保護膜の開口部内の金属パッド上に
表面保護膜に対し平坦となる膜厚に金属膜を形成して電
極パッドを形成し、この電極パッド上にバンプを形成し
たので、表面が平坦なバンプが形成でき、フィルムキャ
リアのリード端子との接合時の熱的および機械的ストレ
スの局部的集中が回避でき、また、バンプとリード端子
との接続強度も向上し、高信頼性の半導体装置が得られ
る効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による半導体装置の電極パ
ッド構造を示す断面図、第2図はこの発明の電極パッド
上にバンプを形成した断面図、第3図はこの発明の半導
体装置を実装した時の断面図、第4図は従来の半導体装
置の電極パッド構造を示す断面図、第5図は従来の電極
パッド上にバンプを形成した断面図、第6図は従来の半
導体装置を実装した時の断面図である。 図において、1は半導体基板、2は電極パッド、3は表
面保護膜、4はバンプ下地金属膜、5はバンプ、6はリ
ード端子である。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1.  半導体基板上に形成した金属パッドの表面に開口部を
    設けて表面保護膜を形成し、さらに、前記表面保護膜の
    開口部内の前記金属パッド上に前記表面保護膜に対し平
    坦となる膜厚に金属膜を形成して電極パッドを形成し、
    この電極パッド上にバンプを形成したことを特徴とする
    半導体装置。
JP17801390A 1990-07-03 1990-07-03 半導体装置 Pending JPH0463434A (ja)

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JP17801390A JPH0463434A (ja) 1990-07-03 1990-07-03 半導体装置

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JP17801390A JPH0463434A (ja) 1990-07-03 1990-07-03 半導体装置

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JP17801390A Pending JPH0463434A (ja) 1990-07-03 1990-07-03 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251704B1 (en) 1997-12-25 2001-06-26 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor devices having solder bumps with reduced cracks

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251704B1 (en) 1997-12-25 2001-06-26 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor devices having solder bumps with reduced cracks
US6259163B1 (en) * 1997-12-25 2001-07-10 Oki Electric Industry Co., Ltd. Bond pad for stress releif between a substrate and an external substrate

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