JPH0463086U - - Google Patents

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JPH0463086U
JPH0463086U JP10541690U JP10541690U JPH0463086U JP H0463086 U JPH0463086 U JP H0463086U JP 10541690 U JP10541690 U JP 10541690U JP 10541690 U JP10541690 U JP 10541690U JP H0463086 U JPH0463086 U JP H0463086U
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wiring pattern
test board
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lsi
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JP10541690U
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【図面の簡単な説明】
第１図ａ，ｂは本考案の第１の実施例の平面図
及びソケツトを実装したテストボードと検査装置
のＡ―Ａ線断面図、第２図ａ〜ｃは第１図のソケ
ツトピン用のスルーホールの断面図、表面図及び
底面図、第３図ａ〜ｅは第１図の検査装置ピン用
のスルーホールの断面図、各層のパターン表面図
、第４図ａ，ｂは本考案の第２の実施例の平面図
及びソケツトを実装したテストボードと検査装置
のＢ―Ｂ線断面図、第５図ａ，ｂは従来のＬＳＩ
テストボードの一例の平面図及び側面図である。 ２……ソケツト、３……引出線層、４……電源
層、５……グランド電位層、６……グランド層、
７……ソケツトからの引出線、８，９，１０……
グランド層上配線パターン、１１……絶縁層、１
２……ソケツトピン用スルーホール、１３，１４
……検査ピン用スルーホール、１５，１６……導
通パターン、１７……環状分離帯。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 被試験ＬＳＩを実装するためのソケツトを有
    するＬＳＩテストボードにおいて、電気的に導通
    なパターンをいくつかの層にわけて形成するとと
    もに、半導体集積回路の検査装置に接続するとと
    もにソケツトの各端子に接続される引出し線パタ
    ーンを第一の層に形成し、さらに電源に接続され
    る第二の層と第四の層上の配線パターンとを接続
    するスルーホールを設け、さらにグランドに接続
    される第三の層と前記第四の層上の配線パターン
    とを接続するスルーホールを設け、さらに前記第
    一の層の引出し線パターンと前記第四の層上の配
    線パターンとを接続するスルーホールを設け、そ
    して選択的に前記第一の層の引出し線に接続され
    る前記第四の層上の配線パターンを前記第二の層
    に接続される配線パターンならびに前記第三の層
    に接続される配線パターンにそれぞれ対応して電
    気的接続を行うことを特徴とするＬＳＩテストボ
    ード。 ２ 請求範囲１項記載のテストボードにおいて、
    前記第一の層上でスルーホールに接続される配線
    パターンを形成し、さらに選択的に電気的接続を
    行うことを特徴とするＬＳＩテストボード。
JP10541690U 1990-10-05 1990-10-05 Pending JPH0463086U (ja)

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JP10541690U JPH0463086U (ja) 1990-10-05 1990-10-05

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JPH0463086U true JPH0463086U (ja) 1992-05-29

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006337159A (ja) * 2005-06-01 2006-12-14 Nippon Eng Kk プリント配線基板、及び、半導体試験装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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