JPH0460595A - 電子楽器用処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は電子楽器用処理装置に関し、特に電子楽器用
処理装置の構造的なアーキテクチャに関する。

［発明の背景］ 近年、電子楽器はコンピユータ化されている。

しかし、大量で高速のデータ処理が必要な楽音の生成に
係る部分は音源回路と呼ばれる専用構造のハードウェア
で行われており、マイクロコンピュタは楽器への制御入
力＜ｍ盤やコンソールパネルからの入力、ＭＩＤＩその
他の外部制御入力、内部または外部の演奏メモリからの
入力等）を処理し、音源回路に適したコマンドを音源回
路に転送するに留まっている。

楽音生成処理は音源回路ハードウェアで行い、楽器の制
御入力の処理をマイクロコンピュータで行うという電子
楽器のシステムアーキテクチャ−にはいくつかの問題が
ある。第１の音源回路ハードウェアは楽音パラメータを
処理する種々の処理段階の随所にデータを一時的に記憶
する記憶装置、ｙＩ算を行う演算回路を必要とするので
必然的に回路規模が大きくなる。第２に音標回路ハード
ウェアを設計変更する場合に、しばしば大規模な回路変
更が余儀なくされ、多大の開発時間、労力を要する。更
にマイクロコンピュータと音源回路ハードウェアとの間
のインターフェースについても、音源回路ハードウェア
ごとに検討し直し、開発し直す必要がある。

以上の理由から、本件出願人は音源回路ハードウェアを
使用することなくマイクロコンピュータのプログラム制
御だけで楽音を生成することのできる電子楽器用処理装
置を提案した（特願昭６３３３４１５８号）。

この出願の実施例は単一のＣＰＵがプログラムを実行し
て楽音を生成する構成を示している。この場合、楽音生
成能力を上げるにはＣＰＵの処理速度を上げる必要があ
る。残念ながら、ＣＰＵの処理速度は使用する半導体デ
バイスの動作速度限界等によって制限されるために、実
現できる楽音生成能力に限界があった。

［発明の目的Ｊ したがって、この発明の目的は音源回路ハードウェアを
使用することなく比較的高い楽音生成能力を有する電子
楽器用処理装置を提供することである。

［発明の構成、作用１ この発明によれば、各ＣＰＵが各々のプログラムで動作
するように構成した複数のＣＰＵを有し、前記複数のＣ
ＰＵが前記プログラムに従って楽音信号の生成処理を並
列に実行する手段を含むことを特徴とする電子楽器用処
理装置が提供される。

この構成によれば、従来のような音源回路ハードウェア
を必要とせずにＣＰＵの数に応じて高い楽音生成能力を
有する電子楽器用処理装置を得ることができる。また、
個々のＣＰＵ自体のハードウェアは構造上、格別の差異
がない同一のものを使用でき、基本的には各ＣＰＵが実
行するプログラムについてのみ、各ＣＰＵの処理目的に
合わせたものを使用すればよく、電子楽器用処理装置と
してのシステム構築が容易となる。

楽音信号の生成処理を並列に実行する手段は、１例とし
て、複数のＣＰＵの各々が音源チャンネルを分担する形
式で並列処理を行う態様をとる。

例えば、第１のＣＰＵがＮ個の音源チャンネルに対する
楽音信号生成処理を取り扱い、第２のｃＰＵが別のＮ個
の音源チャンネルに対する楽音信号生成処理を取り扱う
、この構成は同時発音可能なポリフォニック数を増大さ
せるのに有効である。

好ましい４１１成例として、前記ｊＩｉ数のＣＰＵは１
つのメインＣＰＵとこのメインＣＰＵによって制御され
る少なくとも１つのサブＣＰＵから成り、前記メインＣ
ＰＵは、楽器への入力を処理するための入力処理プログ
ラムと入力処理プログラムによる前記楽器への入力の処
理結果に基づいて楽音を生成するための楽音生成プログ
ラムとを記憶するＭＣＰＵプログラム記憶手段と、前記
ＭＣＰＵプログラム記憶手段のアドレスを制御するＭＣ
ＰＵアドレス制御回路手段と、前記楽器への入力処理と
前記楽音の生成処理に必要なデータを記憶するＭＣＰＵ
データ記憶手段と、演算処理を行うＭＣＰＵ演算処理回
路手段と、前記ＭＣＰＵプログラム記憶手段のプログラ
ムの各命令を解読して前記ＭＣＰＵアドレス制御回路手
段、前記ＭＣＰ［Ｊデータ記憶手段、前記ＭＣＰＵ演算
処理回路手段の動作を制御するＭＣＰＵオペレージ、ン
制御回路手段と、を有し、前記サブＣＰＵの各々は、前
記ＭＣＰＵプログラム記憶手段の前記入力処理プログラ
ムによる前記楽器への入力の処理結果に基づいて楽音を
生成するための楽音生成プログラムを記憶するＳＣＰＵ
プログラム記憶手段と、前記５ｃｐｕプログラム記憶手
段のアドレスを制御するＳＣＰＵアドレス制御回路手段
と、前記楽音の生成処理に必要なデータを記憶するＳＣ
ＰＵデ一タ記憶手段と、演算処理を行うＳＣＰＵ演算処
理回路手段と、前記ＳＣＰＵプログラム記憶手段のプロ
グラムの各命令を解読して前記ＳＣＰＵアドレス制御回
路手段、前記ＳＣＰＵデ一タ記憶手段、前記ＳＣＰＵ演
算回路手段の動作を制御するＳＣＰＵオペレ一シヨン制
御回路手段とを有する。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する６ く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１〜第３４図）は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装置（
ＣＰＵ）を使用することであり、従来のような専用構造
のハードウェア音源は不要である。１つのＣＰＵがメイ
ンＣＰＵあるいはマスターＣＰＵ　（１０）として４！
、音源処理のみでなくアプリケーション（この場合、楽
器）に従う入力装置帽１、機能キー等）、出力装置Ｉ（
ＤＡＣ等）を取り扱う（第４図、第５図）、他のＣＰＵ
はマスターＣＰＵに対してサブＣＰＨないしスレーブＣ
ＰＵ　（２０）として働き、音源処理を実行する（第６
図）、シたがって、音源処理について各ＣＰＵの負担が
分担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラブドを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音標処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状態）に移行するとともにその終了信号がマスターＣＰ
Ｕに伝えられる（第８図、第１６図）、この特徴により
、マスターＣＰＵはサブＣＰＵの動作期間を有効に管理
、把握できる。更に、この特徴により、高速処理が要求
される音源処理タスク（楽音信号のデジタルサンプルを
生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラブド処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラブド処理ルーチンの実行の結果
、インタラブド処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのような工ンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラブド処理ルーチ
ンが＃照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラブド処理ルーチンに制御が移ってはならな
い。これを防止するため、第１の方式としてデータ更新
が完了するまでインタラブドをマスクしてインタラブド
ｓ理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラブド処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい値を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスレーブＣ
ＰＵに対するデータアクセス問題に関する。従来の複数
ＣＰＵマイクロコンピュータシステムでは、一般に、Ｃ
ＰＵ間のデータ転送は一連のシーケンスを通して行われ
、相当の時間を要する０代表的には、データのアクセス
を要求するＣＰＵからアクセスが要求詐れるＣＰＵに対
し、アクセス要求信号を送る。このアクセス要求信号に
対しアクセスが要求されるＣＰＵは実行中のオペレーシ
ョンを完了した後に承認（アクノリッジ）信号をＣＰＵ
に渡して停止状態となる。アクセス要求信号送信後、承
認信号が受信されるまでの間、要求側のＣＰＵは待ち状
態になる。承認信号を受けて要求側のＣＰＵは被要求側
のＣＰＵの内部メモリに対し、実際のデータアクセスを
実行する。このように従来のＣＰＵ間データアクセス方
式は時間を要するので高速処理が望まれる電子楽器のよ
うなアプリケーションには適さない、これを解決するた
め１本実施例では、第１のデータアクセス方式として、
上記第２の特徴を利用してサブＣＰＵが停止状態にある
ときにマスターＣＰＵがサブＣＰＵの内部メモリ（２０
６）に対しデータをリード／ライト（アクセス）する停
止モード制御方式が開示され（第２２図）、第２のデー
タアクセス方式として待ち状態なしにマスターＣＰＵが
サブＣＰＵをデータアクセスする（サブＣＰＵはデータ
アクセス中のみ強制的に停止状態にされる）瞬時データ
アクセス方式とが開示される（第２３図〜第２５図）。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例のｔ！Ｉ４６の特徴１士データ変換処理（シフ
ト、反転、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）上に変換されたデータを得るために、転送（リ
ートアクセス）命令によりデータメモリのデータを演算
用メモリに移し、しかる後、変換命令により、＠算用メ
モリのデータをＡＬＵを介して変換する。所望のデータ
変換を行うために複数の変換命令を実行する必要もしば
しば生じる。このように、従来においてはデータ変換の
処理に時間がかかるという問題があり、特に音源処理の
ように高速処理が要求されるアプリケーションにおいて
は大きな問題となる。これを解決するため、この実施例
によれば、データやアドレス変換ハードウェア（６０，
７０）を設は特殊な転送命令（変換付転送命令）を実行
することにより、その命令に応答するデータ・アドレス
変換ハードウェアを介して所望のデータ変換が施された
データが演算用メモリ（１０６，２０６）に取り込まれ
るようにしている。したがって、所望の変換データを得
るのに、複数の命令を実行するのではなく単一の命令を
実行すればよく処理の高速化が図れる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である。本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ１ＣＰＵｌ０１
２００で示す）を有する。

各ＣＰＵｌ０．２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する。ＭＣＰＵＩＯは音
源処理（第５図）以外にシステム全体の制御、例えば入
力ボート１１８、出力ポート１２０に接続される入力装
Ｍ（例えば鍵盤、機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
１００の制御等を行う（第４図）、これに対し、ＳＣＰ
Ｕ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵＩ
ＯとＳＣＰＵ２０に共用される。ＭＣＰＵＩＯからのア
ドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭＡ
、外部メモリアトレスラッチ３０のＭＣＰＵ外部メモリ
アドレスラッチ３０Ｍ、アドレス切り換え回路４０、ア
ドレス変換回路６０を介して外部データメモリ９０のア
ドレス入力に加えられる。一方、ＳＣＰＵ２０からのア
ドレス情報はＳＣＰＵ２０に結合するアドレス／ヘスＳ
Ａ、ＳＣＰＵ外部メモリアドレスラッチ３ＯＳ、アドレ
ス切り換え回路４０、アドレス変換回路６０を通して外
部データメモリ９０のアドレス入力に加えられる。外部
データメモリ９０からＭＣＰＵＩＯへのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０．外部メモリデークラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵｌｏに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０からＳＣＰＵ２０へのデータ伝送径路は外部
データメモリ９０のデータ出力、データ変換回路７０．
ＳＣＰＵ外部メモリデータラッチ８゜Ｓ、ＳＣＰＵ２０
に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯとＳＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａとＳＣＰＵからの外部メモリアク
セスを要求する信号ｒｏｍａの各々に応答してアドレス
切り換え回路４０を制御してアドレス切り換え回路４０
にＭＣＰＵＩＯからのアドレスとＳＣＰＵ２０からのア
ドレスのいずれかを外部メモリ９０へのアドレスとして
選択させる。このためにメモリ装置競合回避回路５０か
らの選択信号ＭＳＥＬによりアドレス切り換え回路４０
は選択動作を行う、外部メモリ９０へのアドレスが確定
するとメモリ装置競合回避回路５０は外部メモリ９０に
対するチップ選択信号ＣＥと出力イネーブル信号ＯＥを
アクティブにする。これにより外部メモリ９０からデー
タが出力され、データ変換回路７０を通してそのデータ
が外部メモリランチ８００入カバスに現われる。ここで
、メモリ装Ｍ競合回避回路５０はデータアクセスを要求
したＣＰＵにデータを送るためにＭＣＰＵ外部メモリデ
ータラッチ８０Ｍ、ＳＣＰＵ外部メモリデータラッチ８
ｏＳのいずれかを作動してデータをラッチさせる。この
ためにＭＣＰＵ外部メモリデータラ７チ８０Ｍはメモリ
装置競合回避回路５０からのラッチ信号ＭＤＬによりラ
ッチ動作し、ＳＣＰＵ外部メモリデータラッチ８０Ｓは
メモリ装置競合回避回路５０からのラッチ信号ＳＤＬに
よりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰ　Ｕ　（ＭＣＰ　Ｕ　ｉ
　ＯかＳＣＰＵ２０）から出力ごれたアドレス（論理ア
ドレス）を選択的に変更して外部データメモリ９０に実
際に入力されるアドレスを形成するものであり、データ
変換回路７０は外部データメモリ９０から出力されたデ
ータを選択的に変更してＣＰＵ（ＭＣＰＵＩＯかＳＣＰ
Ｕ２０）に実際に入力ｙれるデータを形成するものであ
る。各変換回路６０，７０における変換の態様を指定す
るために、制御信号が使用される。各ＣＰＵｌ０．２０
において、外部データメモリ９０に対するデータアクセ
スは転送命令を実行することで行われる。転送命令に基
づいてＣＰＵで生成される制御信号をＭＨＩ、ＭＲ２、
ＭＲ３（ＭＣＰＵＩＯの場合）、ＳＲ１、ＳＲ２、ＳＲ
３（ＳＣＰＵ２０の場合）で示しである。これらの信号
は外部メモリアドレスラッチ３０、アドレス切り換え回
路４０を通った後、信号Ｒ１，Ｒ２，Ｒ３と呼ばれる（
ＭＲｉ→ＬＭＲｉ→Ｒ５またはＳＲｊ＋ＬＳＲ３＋Ｒ４
）、変換の態様を指定するため、制御信号Ｒ１，Ｒ２が
アドレス変換回路６０に入力される。更に、データ変換
回路７０における変換の態様を特定するため、制御信号
Ｒ１，Ｒ２，Ｒ３とアドレス変換回路６０からのアドレ
スビット１２の信号ＡＩ２と７トレスビツ）１５の信号
Ａ１５がデータ変換回路７０に加えられる。アドレス変
換回路６０とデータ変換回路７０の詳細については後述
する。

ＭＣＰＵＩＯとＳＣＰＵ２０との間のインタフェースを
定めるため、両ＣＰＵ間で複数の信号が伝送される。信
号ＡはＭＣＰＵ　１０からＳＣＰＵ２０に送られるＳＣ
ＰＵ２０の処理開始を表わす信号、信号ＢはＳＣＰＵ２
０からＭＣＰＵＩＯに送られるＳＣＰＵ２０の処理終了
を表わす信号、ＭａはＭＣＰＵＩＯからＳＣＰＵ２０に
送られるＳＣＰＵ２０の内部メモリ（第３図の２０６）
のアドレス情報、信号ＣはＭＣＰＵＩＯからＳＣＰＵ２
０に送られるＳＣＰＵ２０の内部メモリの読み書き制御
信号、ＤｉｎはＳＣＰＵ２０からＭＣＰＵＩＯに送られ
るＳＣＰＵ２０の内部メモリからの読出しデータ、Ｄ　
０ＬＩＴはＭＣＰＵＩＯからＳＣＰＵ２０に送られるＳ
ＣＰＵ２０の内部メモリへの書き込みデータを表わす、
ＣＰＵ間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵＩＯとＳＣＰＵ
２０とでデジタル楽音信号が生成されル、生成結果＋１
Ｍｃ　ＰＵ　ｌ　ＯカＩ”）、右ＤＡＣ１００Ｒと左Ｄ
ＡＣ１００Ｌとから成るデジタルアナログ変換器（ＤＡ
Ｃ）Ｚｏｏに送られ、アナログ楽音信号に変換されて外
部に出力される。

＜ＭＣＰＵとＳＣＰＵの構成（第２、第３図）〉第２図
にＭＣＰＵＩＯの内部構造を示し、第３図にＳＣＰＵ２
０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラブド処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクシ□ン出力ラッチ１０２ａを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネタストアドレス方式となっているが、
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１１４は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍ１０６内の対応するレジスタのアドレスを指定する。

ＲＡＭ１０６は演算用メモリを構成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算器１１０は楽音波形のＨ算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレーション制御回路１１２は制
御用ＲＯＭ２Ｏ３からの命令のオペコードを解読し、指
示されるオペレーションを実行するために１回路の各部
に制御信号（全体をＣＮＴＲで示す）を送る。また条件
付分岐命令の実行の際にオペレーション制御回路１１２
はＡＬＵｆＷ１０８からのステータス信号Ｓ（例えばオ
ーバーフロー信号、ゼロフラグ信号等）により分岐条件
成立を検出してＲＯＭアドレス制御部１１４を介してア
ドレスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラブド
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラブド発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンタラブド処理プログラム（サブルーチン）の先頭アド
レスを代りにセットする。これにより、インタラブド処
理プログラムが開始される。インタラブド処理プログラ
ムの最後にはリターン命令があるので、このリターン命
令がオペレーション制御回路１１２で解読された時点で
、ＲＯＭアドレス制御部１１４は退避してあったアドレ
スを再度セットし、メインプログラムに復帰する。更に
、インタラブド発生部１１６からの制御信号ＩＮＴはＤ
ＡＣ１００における楽音信号のデジタル／アナログ変換
サンプリング速度を定めるためにＤＡＣ１００に供給さ
れる。なお、インタラブド発生部１１６は図の上ではＭ
ＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵＩ
Ｏに対して現在行っている仕事を停止させ特別の処理を
要求するものであり、論理的にはＭＣＰＵＩＯの外部要
素（周辺装置）である。

クロック発生回路１３６はマスタークロック、発生回路
（図示せず）からの２相のマスタークロックＣＫＩとＣ
Ｋ２を受け、オペレーション制御回路１１２を初めとす
る回路の各部に加える種々のタイミング信号（ＴＩ、Ｔ
２．Ｔ３．ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を
発生する。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タフェースに係っている。１２２１ｆ外部メモリアクセ
ス用アドレスバスＭＡ　（第１図）にＭＣＰＵ内部パス
を接続するためのパスインタフェースとしてのゲートを
表わし、１２４は外部メモリデータバスＭＤにＭＣＰＵ
内部バスを接続するためのゲートを表わし、１２６はＤ
ＡＣデータ転送バスにＭＣＰＵ内部パスを接続するため
のゲートを表わす、また、入カポ−）１１８と出カポ−
）１２０はＭＣＰＵ内部バスを外部の入力装置に結合す
るためのインタフェースである。１２８ハｓ　ｃ　ｐ　
Ｕ内部ＲＡＭアドレス指定バスにＭＣＰＵ内部パスを接
続するためのゲート、１３０はＳＣＰＵ内部ＲＡＭ書込
データバスにＭＣＰＵ内部バスを接続するためのゲート
、１３２はＳＣＰＵ内部ＲＡＭ読出データバスをＭＣＰ
Ｕ内部バスに接続するためのゲートを表わす。

ＳＣＰＵリセット制御部１３４はＳＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
ＳＣＰＵリセット制御部１３４はインタラブド発生部１
１６からのインタラブド信号ＩＮＴに応答して、ＳＣＰ
Ｕ２０の処理開始を示す信号Ａを発生する。この信号Ａ
はＳＣＰＵ２０のＲＯＭアドレス制御部２１４（第３図
）に送られ、これによりＲＯＭアドレス制御部２１４の
アドレス更新動作が開始し、ＳＣＰＵ２０の動作（音源
処理を含む）が開始する。ＳＣＰＵ２０の動作が終了す
るとＳＣＰＵ２０のオペレーション制御回路２１２から
処理終了を示す信号Ｂが発生し、この信号ＢがＳＣＰＵ
リセット制御部１３４に送られる。これに対し、ＳＣＰ
Ｕリセット制御部１３４はＳＣＰＵ２０の動作を停止す
るために信号Ａを反転し、これによりＳＣＰＵ２０のＲ
ＯＭアドレス制御部２１４の動作を停止させる、ととも
に、ＳＣＰＵ２０が停止中であることを表わすＳＣＰＵ
状態フラグ信号をオペレーション制御回路１１２に送る
。オペレーション制御回路１１２は制御用ＲＯＭ１０２
からのＳＣＰＵ状態の検査命令の実行時に、このＳＣＰ
Ｕ状態フラグ信号を読むことにより、ＳＣＰＵ２０の状
態を検出できる。

第３図のＳＣＰＵ２０のブロック図において、要素２０
２．２０２ａ、２０４，２０５．２゜６．２０８．２１
２．２１４．２２２．２２４゜２３６はそれぞれ、第２
図のＭＣＰＵＩＯのブロー、り因における要素１０２．
１０２ａ、１０４．１０５．１０６，１０８．１１０．
１１２．１１４．１２２．１２４．１３６に対応する要
素である。ただし、ＳＣＰＵ２０の制御用ＲＯＭ２０２
には基本的に音源処理のためのプログラムのみが記憶さ
れており、ＳＣＰＵ２０を音源処理専用の処理装置とし
て機能させている。

２４０はＳＣＰＵ２０のｙ！算用メモリとしてのＲＡＭ
２０６へ入力するデータをＭＣＰＵＩＯからのデータ（
ＭＣＰＵＩＯからゲー）１３０、データバスＤ　ｏｕｔ
　を通ったデータ）とＳＣＰＵ２０の生成（演算）した
データ（ＡＬＵ部２０８または乗算器２１０からのデー
タバスＤＢ上のデータ）とから選択するＲＡＭデータイ
ン切り換え部である。ＲＡＭデータイン切り換え部２４
０は信号Ａによってその選択モードが制御され、信号Ａ
が“ＳＣＰＵ２０動作中”を表わしているときにはＳＣ
ＰＵ２０で演算したデータを選択し、信号Ａが“ＳＣＰ
Ｕ２０停止中”を表わしていると息にはＭＣＰＵＩＯか
らのデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが″ＳＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
ション出力ラッチ２０２ａからの／ヘスＳＡ上の情報を
ＲＡＭ２０６のアドレスとして選択し、信号Ａが“ＳＣ
ＰＵ２０停止中”を表わしているときにはＭＣＰＵＩＯ
からバスゲー）１２８（信号Ａにより開いている）を経
てパスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２
０６のアドレスとして選択する。同様に、ライト信号切
り換え部２４２も信号Ａによってそのモードが制御され
、信号Ａが″ＳＣＰＵ２０動作中”を表わしているとき
にはＳＣＰＵ２０のオペレーション制御回路２１２から
のＲＡＭリードライト信号を選択してＲＡＭ２０６のリ
ードライト入力Ｒ／Ｗに結合し、信号Ａが″ＳＣＰＵ２
０停止中”を表わしているとさにはＳＣＰＵ２０ではな
くＭＣＰＵＩＯのオペレーション制御回路ｌ１２からの
ＳＣＰＵＲＡＭリードライト信号を選択してＲＡＭ２０
６のリードライト人力Ｒ／Ｗに結合する。

以下、本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜第１１図
）〉 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図はタイマインタラブド信号ＩＮＴに
よって起動されるＭＣＰＵｌｏのインタラブド処理ルー
チンによるＭＣＰＵｌｏの動作を示すフローチャート、
第６図はタイマインタラブド信号ＩＮＴによって起動さ
れるＳＣＰＵ２０のプログラムによるＳＣＰＵ２０の動
作を示すフローチャート、第７図はＭＣＰＵＩＯとＳＣ
ＰＵ２０のそれぞれが実行する音源処理のフローチャー
トである。

第１〜第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯとＳＣＰＵ２０とから成
る複数のＣＰＵを備えており１両ＣＰＵが協働して電子
楽器のための処理を実行する。特にＭＣＰＵＩＯは、第
５図に示すようなインタラブド処理ルーチンにより音源
処理を行いＳＣＰＵ２０は第６図に示すようなプログラ
ムにより音源処理を行う、更にＭＣＰＵＩＯは第４図に
示すメインプログラムにより、システム全体の制御のた
めの種々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり、ＭＣＰ
ＵｌｏはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行う、４−２でＭＣＰＵ
ＩＯは出力ポート１２０からキー走査のための信号を出
力し、鍵盤、機能スイッチ等の入力装置の状態な入カポ
−）１ｌ８から取り込むことにより、機能キー、ｉｌｌ
主キー状態をＲＡＭ１０６のキーバッファエリアに記憶
する。４−３では４−２で得た機能キーの新しい状態と
前回の状態とから、状態の変化した機能キーを識別し、
指示される機能の実行を行う（例えば、楽音番号のセッ
ト、エンベロープ番号のセット、リズム番号のセット等
）、４−４では４−２で得た鍵盤の最新の状態と前回の
状態とから、変化した鍵（押鍵、離鍵）を識別する０次
の４−５で４−４の処理結果から、発音処理４−９のた
めのキーアサイン処理を行う、４−６では機能キーでデ
モ演奏キーが押鍵されたとき外部メモリ９０から、デモ
演奏データ（シーケンサデータ）を順次読み出し、処理
することにより、発音処理４−９のためのキーアサイン
処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキーアサイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−同時間（これは、フロ
ーを一周する間に実行されたタイマインタラブドの回数
を計数することで得られる。この計数処理は後述のイン
タラブドタイマ処理５〜２で行われる。）を基に演算を
行い、エンベロープ用タイマ（エンペロープの演算周期
）やリズム用の基準値を得る０発音処理４−９では４−
５．４−６．４−７でセットされたデータから、実際に
楽音を発音させるための各種演算を行い、結果をＲＡＭ
１０６、ＲＡＭ２０６内の音源処理レジスタ（第１１図
）にセットする。４−１０は次のメインフローのパスの
ための準備処理であり、今回のパスで得た押鍵状態への
変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、離鍵
状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に
変える等の処理を行う。

インタラブド発生部１１６からインタラブド信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラブド処理ルーチンを
実行し、ＳＣＰＵ２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵＩＯは第５図のフローにおいて楽
音信号を生成し、ＳＣＰＵ２０は第６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路／＼−ドウエアで行っていた０
次のインタラブド処理タイマ処理５−２でＭＣＰＵＩＯ
はインタラブドが一定時間ごとにかかることを利用して
、フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内
）を通過の都度、プラス１する。５−３でＭＣＰＵＩＯ
はＳＣＰＵ２０の音源処理６−１が終了しているかどう
かを検査し、終了していれば、５−４に進んで、ＳＣＰ
Ｕ２０で生成されたＲＡＭ２０６上の楽音波形データを
ＲＡＭ１０６内に読み込む。

モして５−５でＭＣＰＵＩＯはＭＣＰＵＩＯの生成した
楽音波形データとＳＣＰＵ２０で生成した楽音波形デー
タをＤＡＣＩ　ＯＯに出力する。

音源処理５−１．６−１の詳細を第７図に示す０本例で
は、各ＣＰＵ　（ＭＣＰＵＩＯ，ＳＣＰＵ２０）はそれ
ぞれ８チャンネル分の楽音波形データを生成可能であり
、システム全体として１６チヤンネル分の楽音波形デー
タを生成可能としている。７−１で波形加算用ＲＡＭ領
域（ＲＡＭ１０６内、ＲＡＭ２０６内）をクリアし、７
−２〜７−９で第１チヤンネルから第８チヤンネルまで
の各チャンネル音源処理を順次実行する。各チャンネル
音源処理の最後で、チャンネルの楽音波形値が波形加算
用ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ　（ＭＣＰＵＩＯ，ＳＣＰＵ
２０）はチャンネル音源処理を実行する際に、そのチャ
ンネルに対する音源処理レジスタ群、即ち第１１図に示
すように、エンベロープΔχ用タイマー、目標エンベロ
ーフ：　エンベロープ△Ｘ、加減フラグ付エンベロープ
Δｙ、現在エンベロープ、アドレス加算値、ループアド
レス　エンドアドレス、スタートアドレス兼現在アドレ
スを参照し、所望のレジスタを更新する。エンベロープ
は振幅変調のために基本波形に付加すべきもので、全体
としていくつかのセグメント〔ステラフ〕から成ってい
る。エンベロープ△Ｘ用タイマーと目標エンベロープと
エンベロープΔＸと加減フラグ付エンベロープ△ｙは現
在進行中のエンベロープセグメントを定義するエンベロ
ープパラメータであり、このエンベロープパラメータは
、ＭＣＰＵＩＯのメインプログラム（第４図）の発音処
理４−９内において、エンベロープ値がセグメントの目
標値に到達の都度、更新される情報であり、インタラブ
ド処理ルーチン（第５図、第６図）ではこれらのエンベ
ローフパラメータはエンベロープΔχ用タイマーを除い
て単に参照されるだけである。エンベローフΔＸはエン
ベローフ’（７）演算周期を表わし、目標エンベロープ
は現セグメントにおけるエンベロープの目標値を表わし
、加減フラグ付エンベロープ△ｙは演算周期ごとのエン
ベローフの変化分を表わし、現在エンベロープは現在の
エンベロープ値を表わす、アドレス加算値、ループアド
レス、エンドアドレス及びスタートアドレス兼現在アド
レスは外部メモリ９０に置かれる基本波形に対するアド
レス情報であり、スタートアドレスは基本波形メモリ（
外部メモリ９０内）のスタートアドレス、ループアドレ
スは基本波形を繰り返し読み出す場合の戻り先のアドレ
ス（第１０図ではスタートアドレスと同一）、エンドア
ドレスは基本波形のエンドアドレスを表わし、現在アド
レスは基本波形の現在の位相を表わすアドレスであり、
その整数部が、基本波形メモリに現実に存在する記憶場
所を表わし、その小数部が、この記憶場所からのずれを
表わし、アドレス加算値はタイマインタラブド処理ルー
チンの時間間隔ごとに現在アドレスに加算されるべき値
であり、生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープのｙ４算周期Δ
Ｘと比較するためのタイマレジスタをインタラブドごと
にインクリメントし、９−２でΔＸと一致したとき９−
３でエンベロープ変位分のデータΔｙの加減算フラグ（
符号ビット）をテストしてエンベロープが上昇中か下降
中かを判別し、９−４．９−５でそれぞれ現在エンベロ
ープノ減算または加算を行う、９−６で現在エンベロー
プが目標エンベロープ値に達したかどうかをチエツクし
、達しておれば、現在エンベロープに目標レベルをセッ
トする。これによりメインプログラムの発音処理４−９
で次のエンベロープステップのデータがセットされるこ
とになる。また発音処理４−９でゼロの現在エンベロー
プを読んだときには発音の終了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部子小数部）で示される現在アドレスに対して想
定される波形値を補間で求めている。補間が必要な理由
は、タイマインタラブドによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
へのε用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化、歪みは高音域の方が著しい
ため、原音の記録サンプリング周期より高速の周期で原
音を再生するのが好ましい、この実施例では原音（４−
４）再生の周期を２倍にしている（第１０図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、ｌとなる。こ
れらのアドレス加算値はピッチデータとして制御データ
兼波形外部メモリ９０内に記憶されており、押鍵時には
発音処理４−９において、鍵に対応するピッチデータと
選択されている音色の波形スタートアドレス、波形エン
ドアトレス及び波形ループアドレスがＲＡＭ１０６また
はＲＡＭ２０６の対応するレジスタ、すなわち、アドレ
ス加算値レジスタ、スタートアドレス兼現在アドレスレ
ジスタ、エンドアドレスレジスタ、ループアドレスレジ
スタにセットされる。

参考までに、第１Ｏ図に時間に対する補間波形データを
示す０図中、白丸は基本波形メモリの記憶場所にある波
形データ値、Ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９−８で現在アドレ
スにアドレス加算値を加算して新しい現在アドレスを得
る。９−９で現在アドレスとエンドアドレスを比較し、
現在アドレス〉エンドアドレスならば、９−１０．９−
１１により、現在アドレスくエンドアドレスのときは９
−１２により、物理上（番地上）または論理上（動作上
）の次のアドレスを計算し、９−１４でその整数部によ
り基本波形メモリをアクセスして次回波形データを得る
。ループアドレスは動作上エンドアドレスの次のアドレ
スである。すなわち、第１０図の場合１図示の波形は繰
り返し読み出される。したがって、現在アドレス＝エン
ドアドレスのときは次のアドレスとしてループアドレス
の波形データを読み出す（９−１３）、９−１５．９１
６により、現在アドレスの整数部で基本波形をアクセス
して今回の波形データを読み出す０次に、９−１７で次
回波形値から今回波形値を減算し、９−１８でその差に
現在アドレスの小数部を乗算し、その結果を９−１９で
今回の波形値に加えることにより、波形の直線補間値を
求める。この直線補間したデータに現在エンベロープ値
を乗算してチャンネルの楽音データ値を得（９−２０）
、それを波形加算用レジスタの内容に加えて楽音データ
を累算する（９−２１）、このレジスタに累算されたデ
ジタル楽音データがタイマインタラブド処理ルーチン（
第５図）の５−５でＤＡＣｌｏｏに送出される。これに
関連し、第１図ではＤＡＣ１００はステレオ出力を得る
べく右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから成ってい
る。

コノ場合、ＭＣＰＵＩＯ１ＳＣＰＵ２０（７）Ｊｌ［す
る音源チャンネルの夫々を左右のＤＡＣのいずれに割り
当てるかを決めるようにするとよい、具体的には、各チ
ャンネル用の音源データとして内部ＲＡＭ１０６．２０
６上ニ、選択ＤＡＣ指示指示メータたせ、また、２つの
波形加算用領域、即ち、左ＤＡＣ用波形加算用領域と左
ＤＡＣ用波形加算用領域を設ける。また、７−１に対応
するステップで左右のＤＡＣ用の各波形加算用領域をク
リアし、９−２０の処理の後、処理チャンネルに割り当
てているＤＡＣを選択ＤＡＣ指示データから判別し、対
応する波形加算用領域に処理チャンネルの楽音波形デー
タを加算する。そして、ＭＣＰＵＩＯのインタラブド処
理ルーチン（第５図）のステップ５−４に対応するステ
ップで、ＳＣＰＵ２０の生成した左ＤＡＣ用楽音波形デ
ータと右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵ
ＩＯで生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用
楽音波形データに加算し、加算結果である左ＤＡＣ用と
右ＤＡＣ用の楽音波形データを５−５に相当するステッ
プで、それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに
送出する。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯとＳＣＰＵ２ｏという複数（７）ＣＰＵを有し、各
ＣＰＵにおいて、内蔵されるプログラムに従って音源処
理を実行することがで♂る。なお実施例では１つのＳＣ
ＰＵを使用しているが、音源処理を行う複数のＳＣＰＵ
を設けるようにしてもよい。

＜Ｓ　ＣＰＵ動作開始−終了機能（第１２〜第１５図、
第２〜第６図、第８図）〉 本実施例によればＭＣＰＵＩＯはＳＣＰＵ２０の動作期
間を管理、把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ会インタラブド発生部１１
６からインタラブド信号が発生したときに、これを合図
としてＳＣＰＵ２０の動作を開始させ、ＭＣＰＵＩＯの
オペレーション制御回路ｌ１２が参照するＳＣＰＵ状態
フラグを“Ｓ　ＣＰ　Ｕ動作中”にセットする。

（Ｃ７）ＳＣＰＵ２０は動作（音源処理）を完了したと
きに、これに応答して停止状態に移行し、ＭＣＰＵＩＯ
に動作完了信号を送り、ＭＣＰＵＩＯのオペレーション
制御回路１１２が参照するＳＣＰＵ状態フラグを“ＳＣ
ＰＵ停止中”にセットする。

第２図〜第６図を参照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラブド発生部１
１６（第２図）からインタラブド信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラブ
ド処理ルーチンを実行する。更に、ＭＣＰＵＩＯはイン
タラブド信号に対し、ＳＣＰＵリセット制御部１３４を
介してＳＣＰＵ２０にＳＣＰＵ動作開始信号Ａを送り、
これを受けてＳＣＰＵ２０はＲＯＭアドレス制御部２１
４を介して第６図に示す楽音生成のためのプログラムを
実行する（なお信号Ａにより、パスゲート１２８、ＲＡ
Ｍアドレス制御部２０４、ＲＡＭデータイン切り換え部
２４０、ライト信号切り換え部２４２も、ＳＣＰＵ２０
自身の動作のためにセットされる）、このプログラムの
終了に伴い、ＳＣＰＵ２０はオペレーション制御回路２
１２から動作終了信号Ｂを発生する。この信号ＢはＳＣ
ＰＵリセツト制創１３４に送られ、これを受けてＳＣＰ
Ｕリセット制御部１３４はＳＣＰＵ２０の動作を停止す
るために信号ＡとＢを反転する０反転された信号Ａを受
けてＳＣＰＵ２０のＲＯＭアドレス制御部２１４のアド
レス更新動作が停止し、ＳＣＰＵ２０は停止する。また
信号Ｂは”Ｓ　ＣＰＵ停止中７を示す信号としてＭＣＰ
ＵＩＯのオペレーション制御回路１１２に与えられる。

ＭＣＰＵＩＯのインタラブド処理ルーチン（第５図）の
５−３に示すＳＣＰＵ状態検査命令を実行する際、ＭＣ
ＰＵＩＯのオペレーション制御回路１１２はＳＣＰＵ状
態フラグＢを読む、フラグＢが“ＳＣＰＵ停止中”を示
し、したがって、ＳＣＰＵ２０での音源処理（第６図）
が完了しているときにＭＣＰＵＩＯは５−４に進んでＳ
ＣＰＵ２０の生成した楽音波形データを読み込む。ＭＣ
ＰＵＩＯは第５図のインタラブド処理ルーチン終了時に
オペレーション制御回路１１２からＲＯＭアドレス制御
部１１４にメインプログラムへの復帰コマンド信号を４
えて、中断していたメインプログラムに制御を戻す。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラブド処理ルーチンを表わ
し、６Ａ〜６Ｆは第６図のＳＣＰＵインタラブド処理ル
ーチンを表わす、図示のように、インタラブド信号ＩＮ
Ｔが発生すると、ＭＣ，ＰＵｌｏは実行中のプログラム
を中断し、インタラブド処理が各ＣＰＵｌ０１２０にお
いて開始し、音源の並行処理が実行される。

第１２図に上述したＳＣＰＵの動作開始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫ１．ＣＫ２はＭＣＰＵＩＯとＳＣＰＵ２
０におけるりａ　−、り発生回路１３６．２３６に入力
される２相のマスタークロックであり、このマスターク
ロー、りＣＫ１、ＣＫ２からクロック発生回路１３６は
ＭＣＰＵＩＯ動作のための基本タイミングを与える３相
のりｏツクＴ１、Ｔ２、Ｔ３を生成する。この３相クロ
ツクの繰り返し周期がマシンサイクル（最短の命令実行
時間）を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ
３ＣＫ３はそれぞれ、ＴＩとＣＫ１．Ｔ２とＣＫ２、Ｔ
３とＣＫ３の論理積信号である。オペレーションラッチ
信号はＭＣＰＵｌｏの制御用ＲＯＭ１０２のインストラ
クション出力ラッチ１０２ａにＲＯＭ１０２からのイン
ストラクションをラッチさせるための信号である。

第１３図には図示しないが、ＳＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参照）、なお、ＭＣＰＵＩＯとＳＣＰＵ２０に共
通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側はＳＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬ１．ラー２チＬ２、ゲート１１４２〜１１５４はＭ
ＣＰＵＩＯ（第２図）のＲＯＭアドレス制御部１１４に
含まれる回路要素である。ラッチＬ１にはＭＣＰＵＩＯ
の実行すべき次の命令（７）ＲＯＭ１０２７ドｌｚス情
報ＡＮ　（ＲＯＭ１０２からの現命令に含まれる情″報
）がクロックＴＩＣＫＩでラッチされる。メインプログ
ラム（第４図）の実行中、ラッチＬｌの出力は次アドレ
スＢＮとしてＭＣＰＵＩＯのＲＯＭアドレスデコーダ１
０４に入力される。即ち、ラッチＬｌの出力はインバー
タ１１４４．３状態インバータゲート１１４６（イネー
ブルされている）を通ってＲＯＭアドレスデコーダ１０
４へのアドレス入力ＢＮとなる。ここでインタラブド発
生部１１６からインタラブド信号ＩＮＴが発生すると、
この信号ＩＮＴを受けるＯＲゲート１１５４から、イン
バータ１１４８を介してラッチＬ１の出力側にある３状
態イン八−タゲー）１１４６をオフ（ハイインピーダン
ス）にする信号が加えられ１代りに、ＯＲゲート１１５
４からの信号により、割込入ロ／戻先アドレス選択ゲー
ト１１５０の出力側にある３状態インバータゲート１１
５２がゲート１１５０の出力をＲＯＭアドレスデコーダ
１０４のアドレス入力ＢＮに通す、″ｌＩ４込入ロ／戻
先アドレス選択ゲート１１５０はインタラブド信号ＩＮ
ＴとラッチＬ２からの出力信号を受けるＮＯＲゲ−４群
で構成され、“Ｈ″のインタラブド信号工ＮＴ発生時に
、インタラブド処理ルーチン（第５図）の入口（エント
リポイント）を表わすオール“０”の信号を出力し、こ
の信号は３状態インバータゲー）１１５２で反転されて
、オール“１″の信号ＢＮとしてＭＣＰＵのＲＯＭアド
レスデコーダ１０４に入力される。そして次のオペレー
シゴンラッチ信号により、制御用ＲＯＭ１０２からイン
ストラクション出力ラッチ１０２ａにインタラブド処理
ルーチンの最初の命令がフェッチされる０以上により、
ＭＣＰＵＩＯの制御がインタラブド処理ルーチンに移る
。

更に、インタラブド発生部１１６からのインタラブド信
号ｒＮＴはクロックＴ２ＣＫ２のタイミングでＡＮＤゲ
ート１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はパスＡＮ上にある
メインプログラムの次命令のアドレスをラッチ（退ａり
シてメインプログラムを中断させる。

更にインタラブド発生部１１６からのインタラブド信号
ＩＮＴはＳＣＰＵリセット制御部１３４に供給される。

ＳＣＰＵリセット制御部１３４は図示のように結合され
たＤフリップフロップ１３４２、ＮＡＮＤゲート１３４
４、Ｒ−Ｓフリップフロップ１３４６から成る。メイン
プログラムの実行中、Ｒ−Ｓフリップフロップ１３４６
はリセット状態にある（Ｑ＝“Ｌ”）、なお、図示しな
いがＲ−Ｓフリップフロップ１３４６はシステムのパワ
ーオン時にリセット状態に初期化される。

インタラブド信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲート１
３４４から反転されて出力され、Ｒ−Ｓフリップフロッ
プ１３４６をセットする。この結果、Ｒ−Ｓフリップフ
ロップ１３４６のＱ出力、即ち信号Ａが“Ｈ”から“Ｌ
”に切り換え、Ｑ出力、即ちＳＣＰＵ状態フラグが“Ｌ
”　（ＳＣＰＵＣＰＵ停水中）から“Ｈ”　（ＳＣＰＵ
動作中を示す）に変化する。信号Ａは、ＳＣＰＵ２０に
おける次命令のアドレスＳＡＮをラッチするためのラッ
チＬ３にリセット解除信号（ラッチＬ３のイネーブル信
号）として入力される。この結果、ラッチＬ３は次のク
ロックＴｌＣＫ１のタイミングでパスＳＡＮに乗ってい
るＳＣＰＵプログラム（第６図）の最初の命令のアドレ
スをＳＢＮとしてＳＣＰＵ２０のＲＯＭアドレスデコー
ダ２０４に入力する。このようにして、インタラブド発
生部１１６からのインタラブド信号ＩＮＴに応答してＳ
ＣＰＵ２０の動作が開始し、第６図に示す音源処理が実
行される。

ＳＣＰＵ２０が音源処理の最後の命令を実行する際、Ｓ
ＣＰＵ２０のオペレーション制御回路ｌ１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリップフロップ２１２２にクロック
７２ＣＫ　１のタイミングで取り込まれた後、次のＴＩ
ＣＫＩのタイミング（次のダミー命令のラッチタイミン
グ）で動作するＮＡＮＤゲート２１２４で反転ξれ、ロ
ーパルスの動作終了信号ＢとしてＳＣＰＵリセット制御
部１３４のＲ−Ｓフリップフロップ１３４６をリセット
する。この結果、Ｒ−Ｓフリップフロップ１３４６のＱ
出力、即ち、信号Ａは“Ｌ”から“Ｈ”に切り換り、Ｑ
出力、即ち、ＳＣＰＵ状態フラグはＳＣＰＵ動作中を示
す“Ｈ”からＳＣＰＵ２０停止中を示すＬ″′に切り換
る。“Ｈ”レベルの信号ＡＣリセット信号）により、ラ
ッチＬ３の動作は禁止され、ラッチＬ３出力、つまり、
アドレスデコーダ２０４の入力はダミー命令の（Ｎｏｒ
命令）のアドレスに固定される。このときラッチＬ３の
入力バスＳＡＮにはＳＣＰＵ音淵処理プログラム（第６
図）の最初の命令のアドレス情報（Ｎｏｒ命令語に含ま
れる）が乗っている。

ＭＣＰＵＩＯはインタラブド処理ルーチン（第５図）の
ＳＣＰＵ状態検査命令５−３の実行時にオペレーション
制御回路１１２を介してＳＣＰＵ状態フラグのレベルを
検査し、ＳＣＰＵの停止中、即ちＳＣＰＵ２０の音源処
理の完了を確認してから、ＳＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
、”ｚ取る（５−４）、これによりＭＣＰＵＩＯＪよＳ
ＣＰＵ２０の正しい処理結果を効率よく得ることかでさ
る。

ＭＣＰＵＩＯはインタラブド処理ルーチンの最後の命令
の実行時に、オペレーション制御回路１１２から復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲート１６５４インパータエ１４８を通って、
ラッチＬ１の出力側の７Ｆレスゲー）１１４６を一時的
にオフし、代りに、ラッチＬ２に結合する割込人ロ／戻
先アドレス選択ゲー）１１５０の出力側にあるアドレス
情報）１１５２を一時的に開く、この時点で、割込人ロ
／戻先アドレス選択ゲー）１１５０はラッチＬ２に退避
してあった中断されたメインプログラムの命令のアドレ
スを反転して通すインパタとして働き、このゲー）１１
５０の反転出力が信号パルスＲＴによりインバータとし
て働く３状態ゲー）１１５２において再度反転される。

この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０
４には中断されていたメインプログラムの命令のアドレ
スが入力され、次のオペレーションラッチ信号により、
制御用ＲＯＭ１０２からインストラクション出力ラッチ
１０２ａを介してその命令が取り出される。このように
して、ＭＣＰＵｌＯの制御はメインプログラムに復帰す
る。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵｌｏによるＳＣＰＵ２０の動作期間の管理をＳＣＰＵ
リセット制御部１３４のような簡単な管理インターフェ
ース構成を設けることで効率よく、確実に行うことがで
きる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケーションでは、ＣＰＵ
はメインプログラム（Ｆ！ｌのプログラム）の実行にお
いて複数のデータを更新し、インタラブド処理ルーチン
（第２のプログラム）の実行において、その処理の目的
のためにこれら？ＩＩ数のデータを参照する。これはメ
インプログラムからインタラブド処理ルーチンへデータ
を渡す問題である。このような複数のデータは、インタ
ラブド処理ルーチンによってメインプログラムが中断さ
れる前に、メインプログラムにおいて全てのデータを更
新しなければならない、メインプログラムが複数のデー
タの一部だけを更新した時点で中断されてインタラブド
処理ルーチンにＣＰＵの制御が移ってしまうとインタラ
ブド処理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラブド処理ルーチン（第５図）（及び第６図に示
すＳＣＰＵ２０のタイマインタラブド処理ルーチン）に
渡す複数のデータがある。エンベロープΔＸ（エンベロ
ープ＠算周Ｍ）、　加ｍフラク付エンベロープΔｙ（エ
ンベロ−プ変化分）目標エンベロープから成るエンへロ
ープパラメータはその例である。データ源である外部デ
ータメモリ９０はエンベロープのセグメント（例えばア
タックセグメント、デイケイセグメント、サスティンセ
グメント等）ごとにエンベロープパラメータを記憶して
いる。ＭＣＰＵＩＯのメインプログラムは発音処理４−
９において、押ｗ１（ノートオン）あるいはインタラブ
ド処理ルーチンのチャンネル音源処理（第９図）内で検
出されたエンベロープの目標値への到達（９−６，９−
７参照）に応答して所定のセグメントについてのエンベ
ロープパラメータ（新しい目標エンベローフ、エンベロ
ーフΔｘ、加ｇフラク付エンヘロープ△ｙ）を外部デー
タメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ１０６
（またはＳＣＰＵ内部ＲＡＭ２０６）の対応するチャン
ネル音源処理レジスタにセットすることによって複数の
データから成るエンベロープパラメータを更新する必要
がある。このような複数のデータはインタラブド発生部
１１６からのインタラブド信号ＩＮＴによってメインプ
ログラムが中断される前に、メインプログラムにおいて
更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために１本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラブドをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインタラブドマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令方式である。

インタラブドマスク方式（第１６、第１７、第２〜第７
図） この方式によれば、インタラブド発生部１１６からのイ
ンタラブドはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯの制御がメインプログラム（第４図）
からインタラブド処理ルーチン（第５図）に移るのが禁
止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）のフロー
を示し、第１６図にインタラブドマスクに関連するハー
ドウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音源チ
ャンネルの現在エンベロープが目標エンベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープセグメントに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープΔｙ、エンベロープΔＸを取り出し、内
部ＲＡＭ１０６内の転送バッフγにセットする。

ここに転送バッファはデータ源とデータ目的地との間の
中間的な記憶部でありインタラブド処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラブドマスクは不要である。転送バッフ
ァを設けた理由はデータ源であるメモリ９０がＭＣＰＵ
ＩＯとＳＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロック１７２の
機能は外部データメモリ９０から内部ＲＡＭ１００への
複数のデータ転送命令を順次実行することで処理される
。

転送バッファからチャンネル音源用レジスタ群（インタ
ラブド処理ルーチンにおいて参照される）へのデータ転
送はブロック１７−４で実行される。このデータ転送中
にＭＣＰＵＩＯの制御がタイマインタラブド処理ルーチ
ン（第５図）に移行しないようにするため（あるいはＳ
ＣＰＵ２０の制御が第６図のプログラムに移行しないよ
うにするため）、ＭＣＰＵＩＯはブロック１７−４に先
立ってブロック１７−３でインタラブドをマスクする命
令を実行する。このインタラブドマスク命令の実行中に
、ＭＣＰＵＩＯのオペレーシゴン制御回路１１２からロ
ーアクティブのマスク信号ＭＡＳＫが発生する。このマ
スク信号ＭＡＳＫはインクラブド発生部１１６からのイ
ンタラブド信号ＩＮＴをマスクして、インタラブド処理
ルーチン（第５図、第６図）への制御の移行を禁止する
ように作用する。この目的のため、第１６図において、
インタラブド発生部１１６に結合するマスク解除特機部
１５０が設けられる。マスク解除特機部１５０は図示の
ように結合したＲ−Ｓフリップフロップ１５０２、ＡＮ
Ｄゲート１５０４、及びＤフリップフロップ１５０６を
含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ”レベルの
とき、インタラブド発生部１１６からのインタラブド信
号ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセ
ットされ、その出力がＨ″のＭＡＳＫによりイネーブル
されているＡＮＤゲートを通って、Ｄフリップフロップ
１５０６にＴＩＣＫＩのタイミングで取り込まれ、この
Ｄフリップフロップ１５０６の出力が、実際のインタラ
ブド信号Ａ−ＩＮＴとしてＭＣＰＵＩＯのＲＯＭアドレ
ス制御部１１４に入力される。その結果、ＳＣＰＵ動作
開始・終了機能のところで述へたように、ＲＯＭアドレ
ス制御部１１４のゲート１１５２からＲＯＭアドレスデ
コーダ１０４にインタラブド処理ルーチン（第５１ｆｆ
ｌ）のエントリポイントのアドレスが入力されるととも
に、次のメインプログラム命令のアドレスがパスＡＮか
らラッチＬ２に退避されて、ＭＣＰＵＩＯの制御がイン
タラブド処理ルーチンに移行し、メインプログラムは中
断される。また、信号Ａ−ＩＮＴはＳＣＰＵリセット制
御部１３４に入力され、その結果、ＳＣＰＵ動作開始・
終了機能のところで述べたようにＳＣＰＵ２０のプログ
ラム（第７図）動作が開始する。Ｄフリップフロップ１
５０６からのＨレベルの出力はＲ−Ｓフリップフｏ　＋
７プ１５０２をリセットし、その結果、次のＴＩＣＫＩ
のタイミングでＤフリップフロップ１５０６の出力（マ
スク解除特機部１５０の出力）はＬレベルに切り換る。

これに対し、第１７図の１７−３に示すようにインタラ
ブドマスク命令の実行により、オペレーション制御回路
１１２からローアクティブのマスク信号ＭＡＳＫがマス
ク解除特機部１５０に入力される場合には、インタラブ
ド発生部１１６からのインタラブド信号はＡＮＤゲー）
１５０４によってマスクされる。その結果、マスク解除
特機部１５０４はマスク信号ＭＡＳＫがローアクティブ
の間、その出力Ａ−ＩＮＴを“Ｌ″′の割込禁止レベル
にし、ＲＯＭアドレス制御回路１１４の通常動作を継続
させ、ＭＣＰＵＩＯに対するメインプログラムの制御を
続行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラブド発生ｆｉｌ１６からインタ
ラブド信号ＩＮＴが発生した場合にも中断されない、こ
れにより、インタラブド処理ルーチン（第５図、第６図
）は正しく更新サレｆ−ｘンベロープパラメータを参照
でき、正しい演算結果（楽音波形データ）を得ることが
できる。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラブドマスク解除命令を実行する。この結果、オペレ
ーションＭ’１１回路１１２からマスク解除待ａ部１５
０に供給される信号ＭＡ　Ｓ　Ｋｊまマスク解除を示す
“Ｈ″ルベル切り換る。複数のデータ転送を含むブロッ
ク１７−４の実行中に、インタラブド発生部１１６から
インタラブド信号が発生したような場合には、マスク解
除待機ｆｉ１５０のＲ−Ｓフリップフロップ１５０２の
出力によって、このマスク解除命令の実行後にインタラ
ブドの要求が受は付けられ、上述したようにしてメイン
プログラムが中断され、インタラブド処理ルーチンに制
御が移行する。

一命令方式（第１８〜第２１図） この方式はメインプログラム（第４図）において複数の
データをインタラブド処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラブド処理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ−Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用ＲＯＭ（本実施例の要素１０２に対応する）から
のロング命令語にはソースレジスタの行アドレス（上の
例でいえばＡ）、ディスティネーションレジスタの行ア
ドレス（Ｂ）、最初のデータ転送に係るレジスタの列ア
ドレス（０）、最後のデータ転送に係るレジスタの列ア
ドレス（３）の情報が含まれる。ＲＡＭアドレス制御部
（本実施例の要素１０５に対応する）はロング命令の実
行に適するように構成され、列アドレスを最初の転送の
列アドレスから最後の転送の列アドレスまでデータ転送
の都度、ｌずつ更新するカウンタ（その出力がＲＡＭの
列アドレス入力に順次加えられる）と、すべてのデータ
転送が完了したことを検出するためカウンタ出力と最後
のデータ転送の列アドレス値とを比較し、一致したとき
にロング命令実行完了信号を発生する一致回路とを含ん
でいる。

以下の説明において、本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５．２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラブド信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９図にロング命
令をエンベロープパラメータの転送に適用した場合のＲ
ＡＭのメモリマツプを示し、第２０図にロング命令（単
一転送命令）と複数の転送命令との動作の比較を示し、
第２１図にロング命令を使用したエンベロープパラメー
タの転送に関連するフローチャートを示す。

第１８図において、インタラブド発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラブド信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲ−Ｓフリップフロップ１５２２．Ａ
ＮＤゲート１５２４、Ｄフリップフロップ１５２６から
成りＤフリー２プフロップ１５２６の出力（転送終了特
機部１５２の出力）が実際に作用するインタラブド信号
Ａ−Ｉ　ＮＴとしてＲＯＭアドレス制御部２１４とＳＣ
ＰＵリセット制御部１３４に結合している。ＡＮＤゲー
）１５２４に入力される信号〜ＬＯＮＧが“Ｌ”の間は
、インタラブド発生部ｌ１６からインタラブド信号ＩＮ
Ｔが発生しても、Ｄフリップフロップ１５２６の出力は
“Ｌ″のままであり、ＲＯＭアドレス制御部２１４とＳ
ＣＰＵリセー、ト制御部１３４はインタラブド信号ＩＮ
Ｔの作用を受けない、ここに、信号〜ＬＯＮＧはロング
命令の実行中に“Ｌ”となる信号でありｒ：ｔン／ｆ６
ｔｔ令の実行完了に伴ってＲＡＭアドレス制御部１０４
の一致回路から発生するロング命令実行完了信号に応答
して“Ｈ”に復帰する。信号〜ＬＯＮＧのレベルが“Ｈ
”のと５には、インタラブド発生部１１６からのインタ
ラブド信号ＩＮＴは転送終了特機部１５２を通ってＲＯ
Ｍアドレス制御部２１４とＳＣＰＵリセット制御部１３
４に作用し１ＭＣＰＵｌ０の制御をメインプログラム（
第４図）からインタラブド処理ルーチン（第５図）に移
行させ、ＳＣＰＵ２０のプログラム（第６図）動作を開
始させる。

エンベロープパラメータの更新に一命令方式を適用する
場合において、インタラブド処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンベロープ処理サブルー
チン（第２１図）が設定（更新）するエンベロープパラ
メータはエンベロープΔχ用タイマー、新目標エンベロ
ープ、新エンヘロープΔＸ、新加減フラグ付エンヘロー
プ△ｙである０本実施例において、これらのエンベロー
プパラメータのデータ源は外部メモリ９゜（第１図）に
ある、エンベロープパラメータノ更新の際に（２１−１
）、外部データメモリ９ｏから内部ＲＡＭ１０６．２０
６のチャンネル音源データ領域への直接の転送は望まし
くないので、外部データメモリ９ｏからのエンベロープ
パラメータはいったん内部ＲＡＭ１０６内の転送用パシ
ファ領域に移しく２ｌ−２）、次に、転送用バッファ領
域からチャンネル音源データ領域に移す（２１−３）。

この転送用／へフファ領域からチャンネル音源データ領
域べのデータ転送処理２１−３に上述したロング命令が
使用される。ロング命令を適用するために、転送用バッ
ファ領域はＲＡＭ上の連続した領域であることを必要と
し、同様にエンベロープパラメータのチャンネル音源デ
ータ領域も連続した領域であることを必要とする。この
例を第１９図に示す、ここでは、エンベロープパラメー
タの転送用バッファ領域は、レジスタＸ４〜Ｘ７の連ａ
ｉｍにマフピングされエンベロープパラメータについて
の１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の
Ｍ統領域にマー２ピングされている。したがって、１チ
ヤンネルでエンベロープパラメータを更新する必要のあ
るときには、２１−３で、レジスタｘ４〜ｘ７をレジス
タＡ４〜Ａ７に転送するロング命令を実行すればよい、
この命令が実行されている間は、上述したようにインタ
ラブド信号ＩＮＴがインタラブド発生部１１６から発生
しても、転送終了特機部１５２のロング命令完了待機機
能により、ロング命令が終了するまではインタラブド信
号の作用がＲＯＭアドレス制御部１１４．ＳＣＰＵリセ
ット制御部１３４に波及しない（第２０図（Ｂ）参照）
、この結果、チャンネル音源データ領域のエンベロープ
パラメータが全て正しい更新値に変更された後にインタ
ラブド処理ルーチンが開始するので、その演算結果（楽
音波形データ）が正しい値を示し、誤りのない動作が保
証される。

これに対しもし、２１−３に示す転送処理機能を複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で、例えば、第２０図（Ａ）に示すように転
送命令ｌの実行中にインタラブド信号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラブ
ド処理ルーチンの最初の命令が実行されてエンヘロープ
転送処理は途中で中断されてしまう、この結果、インタ
ラブド処理ルーチンの処理結果（楽音波形データ）は誤
った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラブドマスク命令
、インタラブド解除命令を実行する必要がなく、オーバ
ーヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクショ
ン出力ラッチ１０２ａの動作を禁止する手段を使用して
もよい、即ち、制御用ＲＯＭ１０２からラッチ１０２ａ
を介して与えられるロング命令語に含まれるモード信号
（命令がロングであることを示している）によって、イ
ンストラクション出力ラッチ１０２ａ、２０２ａに加え
るオペレーションラッチ信号の発生を禁止し、ロング命
令の実行完了信号に応答して次のマシンサイクルでオペ
レーションラッチ信号を発生する回路をオペレーション
制御回路１１２内に設ければ、インタラブド信号ＩＮＴ
がロング命令の実行中に発生しても制御用ＲＯＭ１０２
．２０２からインタラブド処理ルーチンの最初の命令語
はロング命令の実行が終了するまではインストラクショ
ン出力ラッチ１０２ａ、２０２ａにフェッチされない（
したがって実行もされない）ので実施例と同様の効果が
得られる。

＜ＭＣＰＵからのＳＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵｌｏからＳＣＰＵ２０の内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のｃｐＵｒＩｌｌのデータアクセ
ス問題として把えられている。従来技術ではこの種のイ
ンターＣＰＵデータアクセスに時間がかかる問題がある
。従来技術ではアクセスを要求するＣＰＵからアクセス
を要求されるＣＰＵに対し。

要求信号を与える。アクセスを要求されるＣＰＵはこの
要求信号に対し、ただちに要求側ＣＰＵからのデータア
クセスを許可する承認信号を発生することはできず、実
行中のオペレーションが完了するまで承認信号の発生を
遅延させる。したがって、従来のインターＣＰＵデータ
アクセス方式は高速処理が要求されるアプリケーション
における障害の１つとなっている。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、ＳＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

ＳＣＰＵ停止モ一ド利用方式（第２２図、第２第３図） この方式は上述したＳＣＰＵ動作開始Φ終了機能を利用
したものである。この機能によりＳＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵＩＯにおけるインタラブ
ド処理ルーチン（第５図）の開始と同時に開始し、ＭＣ
ＰＵＩＯのインタラブド処理ルーチンが終了する前に終
了する。したがって、ＭＣＰＵＩＯにおいてメインプロ
グラム（第４図）が動作している間はＳＣＰＵ２０は停
止モード（リセット状態）にある、第２図に示すように
停止モード中では、リセット制御部１３４からの信号Ａ
が“ＳＣＰＵ停止中”を示す“Ｈ”レベルになる。この
信号Ａにより、ＳＣＰＵ２０（第３図）ではＲＯＭアド
レス制御部２１４の動作が停止し、ＲＡＭアドレス制御
部２０４はＳＣＰＵ２０の側御用ＲＯＭ２０２からのＲ
ＡＭアドレスバスＳＡではなく、ＭＣＰＵｌｏから／ヘ
スゲート１２８を介してＲＡＭアドレスバスＭａに結合
してＭＣＰＵＩＯからのＳＣＰＵ内部ＲＡＭ２Ｏ６の指
定アドレスを受けるように動作モードが設定され、ＲＡ
Ｍデータに切り換え部２４０はＳＣＰＵ２０のオペレー
ション結果（ＡＬＵ部２０８出力または乗算器２１０出
力）を運ぶデータバスＤＢではな（ＭＣＰＵＩＯからの
データを運ぶデータバスＤ　０ＩＩＴ　にＲＡＭ２０６
のデータインを結合する動作モードに設定され、ライト
信号切り換え部２４２はＳＣＰＵオペレ一シヨン制御回
路２１２からのり一ド／ライト制御信号ではなくオペレ
ーション制御回路１１２からのり一ド／ライト制御信号
＋Ｊ−ＲＡＭ２０６のリード／ライト制御入力に結合す
る動作モードに設定される。このように停止状態のとき
、ＳＣＰＵ２０はＭＣＰＵｌｏによってデータアクセス
が可能な状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいてＳＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、ＳＣＰＵ２０の停止状態（音源処理完了）の確
認、即ちＭＣＰＵオペレーション制御回路１１２におけ
るＳＣＰＵリセット制御部１３４からの５ｃｐｕ状態フ
ラグの検査はＭＣＰＵＩＯのインタラブド処理ルーチン
（第５図）のなかで１回だけ行えばよい（５−３参照）
、いったん停止状態が確認されれば、次のインタラブド
信号ＩＮＴが発生するまで、再度の確認をする必要なし
に、−命令の実行で、ＭＣＰＵＩＯはＳＣＰＵ２０の内
部ＲＡＭ２０６をアクセスできる。したがって、従来に
比べ、ＳＣＰＵ２０へのデータアクセスに要する時間が
大幅に短縮される。

瞬時強制アクセス方式（第２３〜第２５図）この方式は
データアクセスのためにＭＣＰＵＩＯとＳＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからのＳＣＰＵデ一タアク
セス時にＳＣＰＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯがＳＣＰＵ２０の内部ＲＡＭ２０
６にアクセスするものである。この方式によれば、ＭＣ
ＰＵＩＯは任意のとｙにＳＣＰＵ２０の状態を調べる必
要なしにＳＣＰＵ２０を高速に（−命令実行で）アクセ
スできる。

このような特徴を鯛えたＭＣＰＵＩＯのブロック図とＳ
ＣＰＵ２０のブロック図をそれぞれ第２３図と第２４図
に示す、なお、このＭＣＰＵとＳＣＰＵは上述したＳＣ
ＰＵ動作開始終了機能に関する要素（第２図のＳＣＰＵ
リセット制御回路１３４その他）を含むが第２３図と第
２４図では簡略化のため図示を省略しである。この場合
、リセット制御回路１３４からのＳＣＰＵ動作起動／停
止信号ＡはＳＣＰＵ２０　（第２４図）のＲＯＭアドレ
ス＃御部２１４にのみ供給すれば十分である。第２３図
と第２４図のＭＣＰＵＩＯとＳＣＰＵ２０の瞬時強制ア
クセスに関する動作のタイムチャートを第２５図に示す
。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
ＳＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。ＳＣＰＵ２０のクロック発生回路２３
６Ｍは、ＳＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレーション制御回路１１２Ｍから出
力されるハイアクティブのＳＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し１ＭＣＰＵｌ
０のクロック発生回路１３６とＳＣＰＵ２０のクロック
発生回路２３６Ｍは共通の２相マスタ一クロツク信号Ｃ
ＫＩ、ＣＲ２を受けるが、出力するクロックのタイミン
グは独立である。ＭＣＰＵＩＯではクロック発生回路１
３６からの３相のクロック信号ＴＩ、Ｔ２、Ｔ３の一周
期でマシンサイクル（最短の一命令実行時間）が規定さ
れ、方、ＳＣＰＵ２０ではクロック発生回路２３６Ｍか
らの３相のクロック信号ＳＴ１．Ｓｒ１、Ｓｒ１の一周
期でそのマシンサイクルが規定される。

第２５図において、ＳＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵＩＯに関するクロックＴＩのタイ
ミングはＳＣＰＵ２０に関するクロックＳＴＩではなく
クロックＳＴ２のタイミングに一致している６両ＣＰＵ
間で取り得る他のタイミング関係はＴＩがＳＴＩに一致
する関係とＴｌがＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおけるＳＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力されるＳＣＰＵ７
クセス信号りは、ＳＣＰＵ２０（７）クロー７り発生回
路２３６Ｍを停止させてＳＣＰＵ２０で実行中のオペレ
ーションを停止させるとともに、ソノ停止中にＭＣＰＵ
ＩＯがＳＣＰＵ２０の内部ＲＡＭ２０６をアクセスでき
るように、ＭＣＰＵＩＯからの内部ＲＡＭ２０６の指定
アドレスに係るバスゲート１２８．ＳＣＰＵ内部ＲＡＭ
２０６に対するアドレス制御部２０４、データイン切り
換え部２４０、及びライト信号切り換え部２４２の各動
作モードを“ＳＣＰＵ側”から“ＭＣＰＵ側”に切り換
える機能を有する。このために、ＳＣＰＵアクセス信号
はこれらの要素１２８．２０４．２４０．２４２の動作
モードを選択する制御入力にＤフリップフロップ２５０
とＡＮＤゲート２５２とから成る遅延回路を介して結合
している。このようなアクセス可能状態の下で、ＭＣＰ
ＵＩＯはバスゲート１２８、ＲＡＭアドレス制御部２０
４を介してＳＣＰＵ内部ＲＡＭ２０６をアドレッシング
し、リードアクセスの場合にはＳＣＰＵ内部ＲＡＭ２０
６から出力されるデータをパスゲー）１３２を介してＭ
ＣＰＵ内部ＲＡＭ１０６に読み込み、ライトアクセスの
場合には、パスゲー）１３０を介して書き込みデータを
データへスＩ）ｏｕｔ　に乗せ、ＳＣＰＵ内部ＲＡＭ２
０６にライト信号Ｃを与えてデータを占き込む。

ＭＣＰＵＩＯからのＳＣＰＵアクセス信号りによってＳ
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ーションの中間結果が失われないようにする必要があり
、ＳＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いてＳＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
ＳＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するラッチ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算ａ（第１オペランド）
を５ＴＩＣＫＩのタイミングでラッチし、ラッチ２０６
ｂはＲＡＭ２０６からの被演算数（第２オペランド）を
５Ｔ２ＣＫ１のタイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵＩＯはＳＣＰＵ７クセス信号りがハイアクティブ
レベルの間にＳＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵＩＯではこの
データ書込オペレーションの最初のタイムスロットＴＩ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２０６に書き込むべきデータ）を取り出す０次のタ
イムスロットＴ２でＭＣＰＵＩＯはＳＣＰＵ内部ＲＡＭ
２０６を７ドレツシングする。最後のタイムスロットＴ
３でＭＣＰＵＩＯはＳＣＰＵ内部ＲＡＭ２０６にライト
信号Ｃを与えてＲＡＭ２０６にデータを書き込む、ＳＣ
ＰＵ２０側にとってＭＣＰＵＩＯからのＳＣＰＵアクセ
ス信号りはＳＣＰＵ２（１）オペレーション２がタイム
スロットＳＴ２に移るときはアクティブに変化している
。このオペレーション２はＳＣＰＵ２０のＲＡＭ２０６
にある被ｆｆ１ｆ算数と演算数をＡＬＵ部２０８または
乗算器２１０で演算するような命令のオペレーションで
あり得る。ＭＣＰＵＩＯからのＳＣＰＵアクセスタイム
の直前のタイムスロットであるオペレーション２の最初
のタイムスロットＳＴＩでＳＣＰＵ２０はＲＡＭＩ　Ｏ
６から演算数のデータを取り出し、そのデータをクロッ
クＴＩＣＫＩにより＠算数ラッチ１０６ａにラッチして
いる０ＭＣＰＵｌ０からのＳＣＰＵアクセス信号りが発
生しなければ、ＳＣＰＵ２０は次のタイムスロットＳＴ
２でＲＡＭ１０６から被償３Ｉ数を取り出して被演算数
ラッチ１０ｂにラッチし、最後のタイムスロットＳＴ３
でＡＬＵ部１０８または乗算器ｌｉｏで演算を実行して
ＲＡＭ１０６の被償／Ｘ数レジスタに書き込む、実際に
は図示のようにオペレーション２の最初のタイムスロッ
トＳＴＩに続いてＭＣＰＵＩＯからのＳＣＰＵアクセス
信号りが発生している。この場合、１つの対策はオペレ
ーション２の残り２つのタイムスロットＳＴ２とＳＴ３
で実行すべき処理をＳＣＰＵアクセス信号りが除去され
るまで、即ちＭＣＰＵＩＯのＳＣＰＵアクセスオペレー
シゴンが鰐了するまで中断することである。この方式で
もＭＣＰＵＩＯはＳＣＰＵ２０をアクセスするオペレー
ションを最Ｗ時間（ＭＣＰＵＩＯ（７）内部ＲＡＭ１０
６をアクセスするのと同じ時間）内に実行できるが、Ｓ
ＣＰＵ２０にとっては最適ではなくＭＣＰＵＩＯがらの
ＳＣＰＵアクセスオペレーシヨンの都度、ＳＣＰＵ２０
のオペレーションがタイムスロット３つ分遅延されるこ
とになる。都合のよいことに、ＭＣＰＵＩＯのＳＣＰＵ
アクセスオペレーシヨンの最初のタイムスロー、トＴ１
で実行される処理はＳＣＰＵ２０に影響を与えない処理
である。この特徴を利用し、実施例ではＭＣＰＵＩＯか
らＳＣＰＵアクセス信号りが与えられても、ＭＣＰＵＩ
Ｏのタイムスロッ）ＴＩの間は、ＳＣＰＵ２０自身のオ
ペレーションが継続できるようにして、ＳＣＰＵ２０の
動作遅れをできるだけ短かくしている。第２５図の例で
いえば、ＳＣＰＵ２０はＭＣＰＵＩＯのＳＣＰＵデータ
書込オペレーシヨンの最初のタイムスロットＴｌの間に
、ＲＡＭ２０６から被演算数のデータを取り出し、ラッ
チ２０６ｂにクロー、り５Ｔ２ＣＫｌを与えて被＠算数
をラッチさせている。その後、ＳＣＰＵクロック発生回
路２３６の動作はＳＣＰＵアクセス信号りが除去される
まで停止し、ＳＣＰＵ２０は待ち状態に置かれる。そし
てこの待ち状態の間、ＳＣＰＵ２０の要素１２８．２６
４．２４０．２４２はＳＣＰＵ７クセス信号りにより“
ＭＣＰＵ側”に切り換えられ、ＭＣＰＵＩＯ（７）ＳＣ
ＰＵデータ書込オペレーションにおけるタイムスロッ）
Ｔ２、Ｔ３に関する処理が実行されてＳＣＰＵ内部ＲＡ
Ｍ２０６にＭＣＰＵＩＯからのデータが書き込まれる。

ＭＣＰＵＩＯからのＳＣＰＵアクセス信号りが除去され
ると、ＳＣＰＵクロック発生回路２３６は動作を再開し
、クロックＳＴ３を“Ｈ”に変化させる、更に、ＳＣＰ
Ｕアクセス信号りの除去により、ＳＣＰＵ２０の要素１
２８．２０４．２４０．２４２が“ＳＣＰＵ側”に戻さ
れ、ＳＣＰＵ２０自身の動作が可能な状態になる。そこ
でＳＣＰＵ２０はこのタイムスロットＳＴ３においてＡ
ＬＵ部２０８または乗算器２１０の演算出力をＲＡＭ２
０６に書き込んでオペレーション２の残りの部分を実行
する。

第２５図のタイムチャートに示すように、５ｃＰＵ２０
１７）動作力ＭＣＰＵ　Ｉ　Ｑカｌ”＋（７）Ｓ　ＣＰ
Ｕ７クセスオペレーシヨンの都度、中断される時間はタ
イムスロット２つ分だけである。

なお、ＭＣＰＵＩＯがＳＣＰＵ２０の内部ＲＡＭ２０６
からデータを読み出すり一トアクセスオペレーションの
場合、そのタイムスロッ）Ｔ２でＭＣＰＵＩＯはＳＣＰ
Ｕ内部ＲＡＭ２０６をアドレッシングし、タイムスロッ
トＴ３でＭＣＰＵ内部ＲＡＭ１０Ｂをアドレッシングし
でＳＣＰＵ内部ＲＡＭ２０６からのデータをパスゲート
１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込む。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
　１０はＳＣＰＵ２０の内部ＲＡＭ２０６に対するアク
セスをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと
同様に最短峙間内で実行でき、待ち時間命令を実行する
必要がない、更に、瞬時強制アクセス方式によれば、Ｓ
ＣＰＵ２０（７）オペレーションを途中で中断し、ＭＣ
ＰＵＩＯのＳＣＰＵアクセスオペレーシヨン後に、中断
されたところからオペレーションを再開できる。したが
ッテ、ＭＣＰＵＩＯはＳＣＰＵ２Ｃ１：対ｔル７クセヌ
に先立ってＳＣＰＵ２０の状態を検査する必要はなく、
任意のときに、例えば、インタラブド処理ルーチン（第
５図）中でも自由にＳＣＰＵ２０をアクセスすることが
できる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１図）〉 第１図において外部メモリ９０は複数のＣＰＵ、即ちＭ
ＣＰＵＩＯとＳＣＰＵ２０に共用されるデータメモリで
ある。したがって外部データメモリ９０に対する複数の
アクセス、即ち、ＭＣＰＵＩＯからの外部データメモリ
９０アクセスと。

ＳＣＰＵ２０からの外部データメモリ９０アクセスをサ
ポートする手段が必要である。更に、外部データメモリ
９０を共用化する場合においてＭＣＰＵＩ　Ｏ＆ＳＣＰ
Ｕ２０とが外部データメモリ９０を同時にアクセスを試
みることを許容するのが望まれ６．ＭＣＰＵＩ　ＯとＳ
ＣＰＵ２０と（７）間で外部データメモリ９０に対する
使用権（トークン）を交換する機能を設けることにより
、ＭＣＰＵＩＯとＳＣＰＵ２０が同時には外部データメ
モリ９０をアクセスしないようにすることもできるが、
トークンの手続は外部データメモリアクセスのための準
備時間を占めるので、外部データメモリアクセスに要す
るトータルの時間が長くなり、効率的でない、一方、Ｍ
ＣＰＵ　１０とＳＣＰＵ２０による外部データメモリ９
０の同時アクセスを許容する場合、メモリ９０自体は物
理的に同時アクセス不能であるので、同時アクセスによ
るアクセス競合を解消する手段が必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アド
レス切り換え回路４ｏ、アドレス変換回路６０を介して
外部メモリ９ｏのアドレス入力に結合されており、外部
メモリ９ｏからのデータ出力はデータ変換回路７０．Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、ＳＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレスバスＳ
Ａ、５ＣＦＵ外部メモリアドレスラッチ３Ｏ３、アドレ
ス切り換え回路４０、アドレス変換回路６０を介して外
部メモリ９０のアドレス入力に結合Ｊれており、外部メ
モリ９０からのデータ出力はデータ変換回路７０、ＳＣ
ＰＵ外部メモリデータラッチ８ｏＳ、データバスＳＤを
介してＳＣＰＵ２０に結合されている。そして、ＭＣＰ
ＵＩＯとＳＣＰＵ２０からの外部データメモリアクセス
要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒｏ
ｍａを受けるメモリ装置競合回避回路５０により、上記
ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰＵ
外部メモリアドレスチッチ３０Ｓ、アドレス切り換え回
路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、ＳＣ
ＰＵ外部メモリデータラー７チ８０Ｓが制御されるよう
になっている。このメモリ装置競合回避回路５゜に上述
したアクセスの競合を回避する機佳が含まれている。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、ＳＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に、ＭＣＰＵリセット信号ＭＲＥＳ
及びＳＣＰＵリセット信号５ＲＥＳ　（第１図において
図示省略）が結合する。ＭＣＰＵリセット信号ＭＲＥＳ
はセットリセット回路（Ｒ−Ｓフリップフロップ）５０
２とその出力に結合する七−、トリセット回路５０６を
リセットし、信号ＭＣＰＵ−ｒｏｍａは、セットリセッ
ト回路５０２をセットする。セ”ｙ　）リセット回路５
０２はＭＣＰＵＩＯからのアクセス要求を一時記憶し、
出力側セットリセ−／　ト回路５０６はセット状態にお
いて、ＭＣＰＵＩＯからのアクセス要求が受は付けられ
て外部メモリデータアクセス制御信号発生回路５１０を
介してアクセスのオペレーションが実行中であることを
示す。同様にＳＣＰＵリセット信号５ＲＥＳはセットリ
セット回路５０４とその出力に結合するセットリセット
回路５０８をリセットし、信号ＳＣＰＵｒ　ｏｍａはセ
ットリセット回路５０４をセットする。セットリセット
回路５０４はＳＣＰＵ２０からのアクセス要求を一時記
憶し、出力側セットリセット回路５０８はセット状態に
おいてＳＣＰＵ２０からのアクセス要求が受は付けられ
アクセスのオペレーションが実行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セットリセット
回路５０２のセー７ト状態の出力“Ｈ″はＳＣＰＵアク
セス実行セー、トリセット回路５０８がセット状態でな
いことを条件として、即ち、ＳＣＰＵ２０のアクセスオ
ペレーションが実行中でないことを条件として（低入力
が５０８からのインへ−夕５２２を介した反転入力に結
合するＡＮＤゲート５２４を介して）ＭＣＰＵアクセス
実行セ実行セラトリセフ５０６をＭＣＰＵアクセス実行
状態にセットし、このＭＣＰＵアクセス実行セ実行セラ
トリセフ５０６をセットする信号により、ＯＲゲー）５
１２　（低入力がリセット信号ＭＲＥＳに結合する）を
介してＭＣＰＵアクセス要求セ−／　トリセット回路５
０２をリセットする。同様に、ＳＣＰＵアクセス要求セ
ットリセット回路５０４のセット状態の出力“Ｈ”はＭ
ＣＰＵアクセス実行セ実行セラトリセフ５０６がセット
状態でないことを条件として、即ちＭＣＰＵＩＯのアク
セスオペレーションが実行中でないことを条件として（
低入力の１つが５０６からのインバータ５２０を介した
反転入力に結合するＡＮＤゲート５２６）を介してＳＣ
ＰＵアクセス実行セットリセット回路５０ＢをＳＣＰＵ
アクセス実行状態にセットし、このＳＣＰＵアクセス実
行セットリセット回路５０８をセントする信号により、
ＯＲゲート５１６　（低入力がリセット信号５ＲＥＳに
結合する）を介してＳＣＰＵアクセス要求セットリセッ
ト回路５０４をリセットする０以上の構成により５片方
ｃ７）ＣＰＵ（例えばＳＣＰＵ２０）　からアクセス要
求があっても、他方のＣＰＵ（ＭＣＰＵ１０〕に関する
アクセスオペレーションが実行中のときは、その実行が
完了するまではアクセスを要求したＣＰＵ　（ＳＣＰＵ
２０）に関するアクセスオペレーションは実行Ｓれない
、これにより、アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯとＳＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵＩＯのアクセスオペレーションを実行し
てから、ＳＣＰＵ２０のアクセスオペレーションを実行
している。このために、ＭＣＰＵアクセス要求セットリ
セット回路５０２がセット状態のときはその出力信号“
Ｈ”によりインバータ５２５を介してＡＮＤゲ−４５２
６を禁止しており、セットリセット回路５０２がセット
中のときはＳＣＰＵアクセス要求セットリセット回路５
０４がセット状態でもＳＣＰＵアクセス実行セットリセ
ー２ト回路５０８がセットされないようにしている。

外部メモリデータアクセス制御信号発生回路５１０は、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ”に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレーションを一連のシーケンスで実行する。外
部メモリデータアクセス制御信号発生回路５１０から出
力される信号ＣＥとＯＥは外部メモリ７からデータを出
力するための制御信号であり、信号ＭＤＬはＭＣＰＵ外
部メモリデータラッチ８０Ｍに外部メモリ９０からのデ
ータをラッチするための制御信号であり、信号ＳＤＬは
ＳＣＰＵ外部メモリデータラッチ８０Ｓに外部メモリ９
０からのデータをラッチするための制御信号である。外
部メモリデータアクセス制御信号発生回路５１０はアク
セスオペレーションの実行を終了するとＥＮＤ信号を発
生する。このＥＮＤ信号により、セット状態にあつたア
クセス実行セットリセット回路はリセットされる。即ち
、ＥＮＤ信号は観入力がセットリセット回路５０６の出
力に結合するＡＮＤゲート５２８と観入力がＭＣＰＵリ
セット信号ＭＲＥＳに結合するＯＲゲート５１４を介し
てセットリセット回路５０６のリセット入力に結合し、
また観入力がセットリセット回路５０８の出力に結合す
るＡＮＤゲート５３０と観入力がＳＣＰＵリセット信号
５ＲＥＳに結合するＯＲゲー）５１８を介してセットリ
セット回路５０８のリセット入力に結合する。

ＳＣＰＵアクセス実行セットリセット回路５０８の出力
はインバータ５３２を介してアドレス切り換え回路４０
に対するアドレス選択信号ＭＳＥＬを発生する。したが
って、アドレス切り換え回路４０は、ＳＣＰＵ２０のア
クセスオペレーションが実行中のときに、ＳＣＰＵ外部
メモリアクセス用アドレスラッチ３０５からのＳＣＰＵ
アドレスを選択し、その他の場合はＭＣＰＵ外部メモ１
ノアクセス用アドレスラッチ３０ＭからのＭＣＰＵアド
レスを選択する。

第２７図の場合、ＭＣＰＵＩＯとＳＣＰＵ２０は“ＭＣ
ＰＵオペレージ、７のｒｏｍａ　　、“ＳＣＰＵオペレ
ーシヨンのｒｏｍａ”に示すように同時に外部メモリ９
０に対するアクセスを要求している。このｒ　ｏｍａ命
令のオペレーションにおいて、ＭＣＰＵＩＯはアドレス
バスＭＡにアドレス情報を送出し、信号ＭＣＰＵ−ｒｏ
ｍａを出力してＭＣＰＵ外部メモリアクセス用アドレス
ラッチ３０Ｍにアドレス情報をラッチさせ、同様にＳＣ
ＰＵ２０はアドレス／ヘスＳＡにアドレス情報を送出し
、信号ＳＣＰＵ−ｒｏｍａを出力し−ｒｓｃＰＵ外部メ
モリアクセス用アドレスチッチ３０Ｓにアドレス情報を
ラッチさせる。同時に発生するＭＣＰＵ−ｒｏｍａ信号
とＳＣＰＵ−ｒｏｍａ信号により、メモリ装置競合回避
回路５０のＭＣＰＵアクセス要求セットリセット回路５
０２とＳＣＰＵアクセス要求セットリセット回路５０４
は同時にセットされる。これに対し、上述したＭＣＰＵ
アクセス優先論理に従い１ＭＣＰＵアクセス実行セット
リセット回路５０６がただちにセット状態に変化し、そ
れにより外部メモリデータアクセス制御信号発生回路５
１０が外部メモリ９０に対するＭＣＰＵＩＯのアクセス
オペレーションをＸ行する。この時点でアドレス切り換
え回路４０はＭＣＰＵＩＯからのアドレス情報を選択し
ている。ＭＣＰＵＩＯのアクセスオペレーションの期間
を第２７図の左方の期間文で示す（なお、回路５１０は
２相のマスタークロックＣＫ１．ＣＫ２で動作するが、
第２６図では図示を省略しである）、外部メモリデータ
アクセス制御信号発生回路５１０は期間ｎでチップイネ
ーブル信号ＣＥをローアクティブにし、期間ｎの後半の
期間ｍで出力イネーブル信号ＯＥをローアクティブする
。したがって、この期間ｍにおいて外部メモリ９０から
ＭＣＰＵＩＯが要求したデータが出力され、この期間ｍ
内に外部メモリデータアクセス要求信号発生回路５１０
から発生する信号ＭＤＬにより、この出力データがＭＣ
ＰＵ外部メモリデータラッチ８０Ｍにラッチされる。こ
れにより、外部メモリデータアクセス要求信号発生回路
５１０のＭＣＰＵＩＯのためのアクセスオペレーション
は完了するので、回路５１０はエンド信号ＥＮＤを出方
する。これにより、ＭＣＰＵアクセス実行セットリセッ
ト回路５０６はリセットされ、代りに５ｃＰＵアクセス
実行セットリセット回路５０８がセットされる。これに
より信号ＭＳＥＬはＳＣＰＵアドレス選択を示す“Ｌ”
レベルに変化し、アドレス切り換え回路４０はＳＣＰＵ
２０からのアドレスを選択して外部メモリ９０をアドレ
ッシングする。更に、ＳＣＰＵアクセス実行セットリセ
ット回路５０８からのセット信号に応答して外部メモリ
データアクセス制御信号発生回路５１０がＳＣＰＵ２０
のためのアクセスオペレーションを実行する。この期間
を第２７図の右側の期間又で示す、このオペレーション
において外部メモリデータアクセス制御信号発生回路５
１０は信号ＣＥをローアクティブにし、その後半の期間
ｐで信号ＯＥをローアクティブにしてＳＣＰＵ２０の要
求したデータを外部メモリ９０から出力させ、その出力
中に信号ＳＤＬを発生してＳＣＰＵ！Ａ部メモリデータ
ラッチ８０ＳにＳＣＰＵ２０の要求したデータをラッチ
させる。これにより、外部メモリデータアクセス制御信
号発生回路５１０の５ｃＰＵ２０のためのアクセスオペ
レーションは完了するので同回路５１０はエンド信号Ｅ
ＮＤを出力してＳＣＰＵアクセス実行セットリセット回
路５０８をリセット状態に戻す。

これ以降、ＭＣＰＵＩＯとＳＣＰＵ２０はそｈぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデニクラッチ
８０Ｍ、８０Ｓの一出力データを読むことにより、要求
したデータを得ることができる。

このようにして各ＣＰＵＩＯ２２０はｒ　ｏｍａ命令（
外部メモリアクセス要求命令）を実行後、メモリ装置競
合回避回路５０が両ＣＰＵのためのアクセスオペレーシ
ョンを実行する所定の期間２文だけ待てば要求したデー
タを得ることができ、アクセス競合の問題が解消される
。更に、待機時間が一定（２文）なので、各ＣＰＵｌ０
１２０はこの期間を他の命令の実行に使用することがで
き、プログラム命令の実行効率が最適化される。

なお、ＭＣＰＵ−ｒｏｍａ信号とＳＣＰＵｒ　ｏｍａ信
号のタイミング関係がその他のタイミング関係となる場
合については図示を省略しているが、いかなる場合でも
、各ＣＰＵｌ０１２ｏはｒ　ｏ　ｍ　ａ命令を実行後、
所定の期間２又待てばその特恵で既に各ＣＰＵの外部デ
ータラッチには要求したデータがラッチされているので
、そのデータの入手が可能である。

くアドレス・データ変換ハードウェア（第２８〜第３２
図、第１図）〉 一般に、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原データから演算用メモリ
上に原データを変換したデータ（原データから抽出され
る所望の情報）を作成することがしばしば望まれる。特
にこの種のデータは変換はデータメモリの記憶容量を効
率的に使用したような場合にその補償として必要になる
。この目的のため、従来では、データメモリから演算用
メモリへの転送命令を実行して、データメモリの原デー
タを演算用メモリに移し、次に１以上の変換命令を実行
して、演算用メモリにあるデータをＡＬＵを介して変換
する。したがって、従来の場合、演算用メモリ上に所望
のデータを得るためのデータ受検手続に時間ががかり、
高速処理が要求されるアプリケーションにおける障害の
１つとなっている。

本実施例ではＣＰＵｌ０．２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒｏｍａ命令）
を実行するだけで、所望の変換が施されたデータが内部
ＲＡＭ１０６．２゜６に読み込まれるようにして、デー
タ変換処理の高速化を図っている。この目的を実現する
ため、ＣＰＵｌ０１２０と外部メモリ９０との間のアド
レス径路上にアドレス変換回路６０が設けられ、また外
部メモリ９０とＣＰＵｌ０．２０との間のデータ径路上
にデータ変換回路７０が設けられ、各変換回路６ｏ、７
ｏはｒ　ｏｍａ命令の実行時にＣＰＵｌ０１２ｏから与
えられる制御信号に応答して所望の変換を実行する。

第２８図に外部メモリアクセス命令ｒ　ｏ　ｍ　ａのリ
ストを示す、第１の命令ｒｏｍａｏは変換なしの転送命
令であり、これに対し、アドレス変換回路６０はＣＰＵ
ｌ０１２０から与えられる入力アトレスをそのまま出力
アドレスとして外部データメモリ９０に通し、データ変
換回路７０も外部データメモリ９０からのデータ（１６
ビツトデータ）を無変換で通してＣＰＵｌ０１２０に渡
す。

この無変換転送命令ｒ　ｏ　ｍ　ａ　ＯではＣＰＵｌ０
１２０から変換回路６０．７０に与えられる変換制御用
の信号Ｒ１，Ｒ２、Ｒ３はいずれも“Ｌ”レベルとなる
。

第２の命令ｒ　ｏｍａｌは特殊波形の読み出しに適した
命令である。この命令に対し、アドレス変換回路６０は
ＣＰＵｌ０１２０から送られてきた入力アドレスの第１
３ビー、トＡ１２が“θ″のときは下位１２ビー２トを
無変換で通すが第１３ビツトＡ１２が１”のと５は下位
１２ビツトを反転させる。なお、アドレス変換回路６ｏ
の出方アドレスの第１３ヒツトは入力アドレスの第１３
ピツ）Ａ１２の値にかかわらず“０”に固定される。

また、この命令に対し、データ変換回路７ｏはＣＰＵｌ
０１２０から送られてきた入力アドレスの第１３ビー／
　トＡ　１２をＣＰＵｌ０１２ｏに送るデータの第１３
ピツ）Ｄ１２とするとともにＡ１２が“ｌ”のとき下位
の１２ビツトデータを反転する形式で外部メモリ９０か
ものデータを変換する。したがって、外部メモリ９０の
アドレス領域００００〜０ＦＦＦに第２８図に示すよう
な有効データビット数１２の特殊波形データ（００００
〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００〜ＩＦＦＦ（７）範囲につ
いて繰り返し実行した場合に、アドレス変換回路６０か
ら出力される外部メモリアドレスはいったんｏｏｏｏか
ら０ＦＦＦに進み、この間、データ変換回路７０は外部
メモリ９０からのデータをそのまま通し、その後、アド
レス変換回路６０の反転動作により、外部メモリ９ｏへ
のアドレスは０ＦＦＦがらｏｏｏｏに後進し、この間、
データ変換回路７ｏは外部メモリ９ｏかも出力よれるデ
ータの下位１２ビー２トを反転し、第１３データビツト
Ｄ１２を“１”にして変換されたデータを出力する。結
局、ＣＰＵｌ０１２ｏがアドレスを００００−ＩＦＦＦ
に勤がして命令ｒ。

ｍａｌを繰り返し実行した場合に、ＣＰＵｌ０１２０が
実際に受は取る波形は第２８図のｒ　ｏ　ｍ　ａｌの欄
の右方に示すような波形となる。この変換波形は左方に
示す外部メモリ９０内の原波形を所定の態様で延長した
繰り返し波形（アドレス０ＦＦＦ、データ０ＦＦＦの点
について対称な波形）である、この結果、記憶容量の点
についていうと、変換波形のデータ自体を予め外部デー
タメモリ９０に記憶させる方式に比べ、波形データ記憶
容量が半分になる利点がある。この命令ｒｏｍａ１の場
合、制御信号Ｒ１、Ｒ２、Ｒ３のうちＲ１のみが“Ｈ”
レベルになる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半語
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみが“Ｈ”レベルになる。

外部データメモリ９ｏのｌアドレス（１％）当りの記憶
容量は１６ビツトである。この命令ｒａｍａ２に対し、
データ変＃回路７ｏは、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツトＡ１５が“０”のときは、外部データ
メモリ９ｏからの１６ビツトデータのうち、下位の８ビ
ツトを残し、上位の８ビツトを“０”にマスクする変換
を実行し、Ａｌ１が“１′″のときは外部データメモリ
９０から１６ビツトデータのうち、上位の８ビツトを下
位８ビツトにシフトする（残った上位８ビツトハマスク
〕変検を実行する。また、データ変換回路７０において
入力アドレスの第１６ビツトＡ１５を制御信号として使
用しているので、アドレス変換回路６０ではＡ１５の値
にかかわらず出力アドレスの第１６ビツトを所定値“Ｏ
″にマスクする。なお、この場合において外部データメ
モリ９０からの１６ビツト情報の上位８ビツトと下位ビ
ットとの関係は、１つのデータ（例えば位相データ）に
おける上位データ部分（例えば整数部）と下位データ部
分（例えば小数部）のような関係であってもよいし、異
なる２Ｉｉ類の８ビー／　トデータ（例えばレートデー
タとレベルデータ）の各々であるような独立な関係であ
ってもよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ”レベルになる。この命令に対し、データ変換回
路７０は外部メモリ９０からの１６ビツトデータのうち
、ｂｉ　ｔ　１５はそのままにして上位１２ビツトのｂ
ｉｔ１５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし
、下位の３ピツ）ｂｉｔ２〜ｂｉｔｏを０にマスクする
変換を行う、ここに、外部メモリ９０の１６ビツトデー
タのうち上位１２ビツトは例えばｂｉｔ１５を符号ビッ
トとする波形データであり、下位４ビツトは別のデータ
を表わす、この場合、上記の変換により、ＣＰＵｌ０１
２０は内部ＲＡＭ１０６．２０６上で使用するのに適し
たフォーマ−／　）の波形データを高速に読み取ること
ができる。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６０にはＭＣＰＵｌｏまたはＳＣ
ＰＵ２０からアトレスラッチ３０Ｍ、３０５、アドレス
切り換え回路４０を介して入力される１６ビー２トのア
ドレスのうち、下位１２ビツト（ｂｉｔＯ〜ｂｉｔｌｌ
）が詳細を第３０図に示す反転回路６１０に入力される
。この反転回路６１０は信号Ｒ１が命令ｒ　ｏｍａ　１
を表わすｌ”でアドレスのＡ１２が“１″のときＡＮＤ
ゲート６１２からの信号により動作して入力されるアド
レスの下位１２ビツトを反転させる。また、命令ｒ　ｏ
ｍａ　１の実行時に“１”となる信号Ｒ１はインバータ
６０２を介して、ＡＮＤゲート６０４を禁止し、入力ア
ドレスのＡ１２の値にかかわらず出力アドレスの対応ピ
ッ）（ｂｉｔ１２）を“０”にする、入力アドレスのＡ
ｌ１とＡ１４はそのまま出力アドレスの対応ビ、）（ｂ
ｉｔ１３、ｂｉｔ１４）として出力される。入力アドレ
スのＡ１５（ＭＳＢ）はＡＮＤゲート６０８を介して出
力アドレスの対応ピッ）（ｂｉｔ１５）となる、命令ｒ
ｏｍａ２の実行中を表わす“１”の信号Ｒ２が発生して
いると５、この信号Ｒ２がインバータ６０６を介してＡ
ＮＤゲート６０８を禁止して出力アドレスのｂｉｔ１５
（ＭＳＢ）を“０″にマスクする。

したがってアドレス変換回路６０は、無変換命令ｒｏｍ
ａｏとシフト読み出し命令ｒｏｍａ３に対シテはＲ１＝
″０″、Ｒ２＝“０”なので入力アドレスを出力アドレ
スとしてそのまま通し、特殊波形読出し命令ｒ　ｏｍａ
　ｌに対してはＲ１＝“ｌ”なので出力アドレスのｂｉ
ｔ１２を“Ｏ”にマスクし、Ａ１２＝″ｌ”の間尺転回
路６１０により入力アドレスの下位１２ビツト（ｂｉｔ
。

〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令ｒｏｍａ２に対してはＲ２＝″
ｌ”なので出力アドレスのｂｉｔ１５を“０″にマスク
する。このようにして、第２８図に関して述べたアドレ
ス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す。これらの図においてデータ入
力は第１図の外部メモリ９０から供給されるデータであ
る。第３２図において、入力データの上位８ビツトに結
合する３状態ゲ一ト回路７０２と入力データの下位８ビ
ツトに結合する３状態ゲ一ト回路７０４は出力するデー
タの下位８ビツトとして入力データの上位８ビツトを選
択するが、入力データの下位８ビツトを選択するかを決
めるためのものである。Ｒ２＝“１″（ｒ　ｏ　ｍ　ａ
　２命令）でＡ１５＝１のとき、ＡＮＤゲート７０６の
“ｌ”出力信号とその反転信号であるインバータ７０８
の出力信号“Ｏ”により、ゲート回路７０２が導通し、
ゲート回路７０４がオフして入力データの上位８ビツト
が出力データの下位８ビツトとして選択される。その他
の場合は、ゲート回路７０２がオフし、ゲート回路７０
４が導通するので入力データの下位８ビツトがそのまま
出力データの下位８ビツトとして出力される。更にＲ２
＝“ｌ”　（ｒｏｍａ２命令）のときは、入力データの
上位８ビツトに結合するＡＮＤゲート回路７１０が禁止
されて出力データの上位８ビツトをＯ″にマスクする。

即ち、Ｒ２＝“１″のときはインバータ７１２とＮＯＲ
ゲート７１４を介して禁止信号がＡＮＤゲート回路７１
Ｏに加わってＡＮＤゲート回路７１０における入力デー
タ上位８ビツトの通過が阻止される。また、ＡＮＤゲー
ト回路７１０における入力データの上位３ビツトと結合
する′ＡＮＤゲート素子はＲ１＝“１”　（ｒｏｍａｌ
命令）のときにＮＯＲゲート７１４を介して禁止され、
出力データの上位３ビツトを“０″にマスクする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路である。ＥＸ−ＯＲ
ゲート回路７１６はＲ１＝“１”（ｒ　ｏ　ｍ　ａ　１
命令）でＡｌ２＝１のとき、ＡＮＤゲート７１８からの
反転信号“１″により、下位１２ビツトデータを反転し
、その他の場合は下位１２ビツトデータをそのまま通す
１回路７１０内のＡＮＤゲート素子を介して入力データ
のｂｉｔ１２に結合する状態ゲート７２２はＲ１＝“１
″（ｒ　ｏ　ｍ　ａ　ｌ命令）のときに、信号Ｒ１に結
合するインバータ７２０を介して与えられる信号“０”
によりオフし、代りに、Ａ１２に結合する３状態ゲート
７２４が信号Ｒ１によって導通して出力データのｂｉｔ
１２を発生する。シフトマスク回路７２６は選択的に入
力されたデータのｂｉｔ１５〜ｂｉｔ４を出力データの
ｂｉｔ１４〜ｂｉｔ３にシフトし、出力データのｂｉｔ
２〜ｂｉ１０を“Ｏ”にマスクするための回路であり、
Ｒ３＝“ｌ”　（ｒ　ｏ　ｍ　ａ　３命令）のとき信号
Ｒ３に結合するインバータ７２８からの信号“１″′に
よってこの変換を実行する。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３＝“０”）のときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命令ｒｏｍａｌ　（Ｒ１−“１″）のときは入力アド
レスの上位４ビツト（ｂｉｔ１５〜ｂｉｔ１２）が”ｏ
ｏｏｏ″（Ａ１２＝０のとき）か“０００１”　（Ａ１
２＝１のとき）かによって、出力データの下位１２ビツ
トをそのまま入力データの下位１２ビツトとする（ＡＩ
２＝Ｏのと！りか、或は、出力データの下位１２ビツト
を入力データの下位１２ビツトが反転されたデータとな
る（Ａ１２＝１）ようにデータ変換を行い、一部読み出
し命令ｒｏｍａ２（Ｒ２＝“ｌ”）のときは出力データ
の上位８ビツトがオールゼロで、出力データの下位８ビ
ー／　トが入力データの下位８ビツトとなるように（Ａ
１５＝０のとき）、或は、出力データの上位８ビツトが
オールゼロで、出力データの下位８ビツトが入力データ
の上位８ビツトとなる（Ａ１５＝１のとき）ようにデー
タ変換を行い、シフト読み出し命令ｒ　ｏｍａ３　（Ｒ
３＝　１）（７）ときは出力データノ下位３ビット（ｂ
　ｉ　ｔ　Ｏ〜ｂｉｔ２）がオールゼロで、出力データ
のｂｉｔ３〜ｂｉｔ１４が入力データのｂｉ　ｔ４〜ｂ
ｆｔ１５で、出力データのｂ　ｉ　ｔ　１５　（ＭＳＢ
）が入力データのｂｉｔ１５（ＭＳＢ）となるようにデ
ータ変換を行う、このようにして第２８図で述べたデー
タ変換機能力く達成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０１２０にとって、データメモリである外部メモ
リ９０に対するアクセス命令ｒｏｍａを実行するだけで
、回路６０と７０の変換機能により、所望の変換が施さ
れたデータをただちに得ることができ、従来のように、
外部メモリ９０のデータを演算用メモリである内部ＲＡ
Ｍ１０６，２０６にいったん取り込んだ後に、ＡＬＵ部
１０８．２０８のようなＡＬＵを介して変換を実行する
必要がなく、第理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒｏｍａのリスト
は例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（第３３、第３４図）〉本実施例
においてＤＡＣｌｏｏはＭＣＰＵＩＯとＳＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラブド処理ルーチンのなかで、ＭＣ
ＰＵＩＯとＳＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣｌｏｏにセットする。この処理５−５
の実行間隔は平均としてはタイマインタラブド発生部１
１６の発生するインタラブド信号ＩＮＴの発生間隔に等
しいが、実際の実行間隔はプログラム動作のために変動
する。したがって、処理５−５の実行間隔をＤ／Ａ変換
の変換周期としてＤ／Ａ変換を行ったとするとアナログ
楽音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣＩ００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵＩＯのオペレーション制御
回路１１２の制御の下に。

内部ＲＡＭ１０６内の波形加算用レジスタが指定され、
そこに記憶されている最新のデジタル楽音データが取り
出され、データバスに乗せられる。

そして、データバスにデジタル楽音データが乗つている
タイミングでラッチ１００４のクロ７り入力にストロー
ブ用のプログラム制御信号がオペレション制御回路１１
２から与えられデータバス上のデータがセットされ、ラ
ッチ１００４から新しいデジタル楽音データがＤ／Ａ変
換器１００２に入力される。したがって、第３４図（Ａ
）に示すように、Ｄ／Ａ変換器１００２に入力されるデ
ジタル楽音データはプログラム制御のために不安定な周
期で切り換わることになる。Ｄ／Ａ変換器１００２の変
換周期（サンプリング周期）は非常に安定していなけれ
ば、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ランチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラブド発生部１１６からの正確なタイミング信号
であるインタラブド信号ＩＮＴで制御されるインタラブ
ド制御ラッチ１００６を設ける。インタラブド信号の発
生周期はクロック発振器の安定度に従うので極めて安定
である。ラッチ１００６の出力はインタラブド信号のタ
イミングに同期して切り換わる。すなわち、インタラブ
ド信号の発生周期がＤ／Ａ変換器１００２の変換（サン
プリング）周期となる。第３３図（Ｂ）の構成に対する
タイムチャートを第３４図（Ｂ）に示す０図示のように
、ラッチ１００４の出力が切り換わるタイミングはイン
タラブド処理に移行するタイミングのずれや、該インタ
ラブド処理に要する時間（斜線部の長さ）によって変動
するがインタラブド信号で動作するラッチ１００６があ
るのでＤ／Ａ変換器１００２の入力データが切り換るタ
イミングはインタラブド信号と同期する。これにより、
第３３図（Ａ）の構成における歪み問題が解決される。

［変形例］ 以上で実施例の説明を終えるが、この発明の範囲内で種
々の変形、変更が可能である。

例えば、１つのＣＰＵではなく２以上のＣＰＵに各々メ
インプログラムをもたせて、電子楽器のシステム制御を
各ＣＰＵで分担するようにしてもよい、この場合、各Ｃ
ＰＵが内蔵するメインプログラムはシステム制御の分担
部分に応じて異なる０例えば第１のＣＰＵはメインプロ
グラムにおいて機能キーからの入力を処理し、第２のＣ
ＰＵはメインプログラムにおいて鍵盤キーからの入力を
処理するといった具合である。

［発明の効果］ 最後に特許請求の範囲に記載の発明の効果、利点につい
て述べる。

請求項１の構成によれば複数のＣＰＵが各々のプログラ
ムに従って動作して楽音信号の生成を協働して行うので
従来のような専用構造の音源回路ハードウェアに頼るこ
となく音源としての能力の高い電子楽器用処理装置を提
供することができる。また、装置の機能の追加、変更は
基本的に各ＣＰＵで実行するプログラムを変更すること
によって達成し得、大幅な回路変更を必要としない。

また、請求項２の構成には、上記の効果以外に複数のＣ
ＰＵ間のアクセス量（システムの動作効率の低下につな
がる）を最小にすることができる利点、単一のメインＣ
ＰＵ使用によりシステム制−御が容易になる利点、各Ｃ
ＰＵのハードウェアを同様の回路で構成できるだけでな
く各ＣＰＵが内蔵するプログラムも可能なかぎり共通な
ものが使用できる利点、結果として電子楽器用処理装置
のシステム構築が容易になる利点等がある。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図は第１図のＭＣＰＵのブロック図、第３図は第１
図のＳＣＰＵのブロー２り図、第４図はＭＣＰＵの実行
するメインプログラムのフローチャート 第５図はＭＣＰＵの実行するインタラブド処理ルーチン
のフローチャート、 第６図はＳＣＰＵの実行するプログラムのフローチャー
ト、 第７図は音源処理のフローチャート、 第８図は時−間の経過に沿う実施例の動作のフローチャ
ート、 第９図はチャンネル音源処理のフローチャート、 第１θ図は波形データを示す図、 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰＨ動作開始終了機能に関係する回路の
ブロック図、 第１３図、第１４図、第１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラブドマスク機能を有する回路のブロ
ー、り図、 第１７図はインタラブドマスク方式によるエンベロープ
設定処理のフローチャート・ 第１８図は単一命令で複数のデータを転送する同インタ
ラブド信号によるメインプログラムの中断を禁止する機
能を有する回路のブロック図、第１９図は複数のデータ
を単一命令で転送するのに適したＲＡＭのメモリマツプ
例を示す図第２０７１は複数の転送命令による動作と単
一の転送命令による動作とを比較して示す図、第２１図
は単一転送命令方式によるエンベロープ設定処理のフロ
ーチャート・ 第２２図はＳＣＰＵの停止モード利用によるＭＣＰＵか
らのＳＣＰＵアクセス機能を説明するのに用いたフロー
チャート、 第２３図はＳＣＰＵに対する瞬時強制アクセス機能を有
するＭＣＰＵのブロック図。 第２４図は５ＣＰＨに対する瞬時強制アクセス機能に適
合するＳＣＰＵのブロック図 第２５図はＭＣＰＵからＳＣＰＵの内部ＲＡＭにデータ
を書き込む場合の動作のタイムチャート、 第２６ｒＩ４は第１図のメモリ装置競合回避回路のブロ
ック図、 第２７図は第２６図の回路の動作のタイムチャト、 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変換回路のブロック図、 第３０図は第２９図の反転回路の回路図、第３１図は第
１図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 第３３図は第１図のＤＡＣのサンプリング周期が不安定
になる構成とサンプリング周期を安定化した構成とを比
較して示す図、 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 １０・・・・・・ＭＣＰＵ（メインＣＰＵ）２０・・・
・・・ＳＣＰＵ　（サブＣＰＵ）１０２・・・・・・制
御用ＲＯＭ（ＭＣＰＵプログラム記憶手段） １０６・・・・・・ＲＡＭ（ＭＣＰＵデータ記憶手段）
１０８・・・・・・ＡＬＵ部（ＭＣＰＵ＠算処理回路手
段） １１０・・・・・・乗算器（ＭＣＰＵ演算処理回路手段
） １１２・・・・・・オペレーション制御回路（ＭＣＰＵ
オペレーション制御回路手段） １１４・・・・・・ＲＯＭアドレス制御部（ＭＣＰＵア
ドレス制御回路手段） ２０２・・・・・・制御用ＲＯＭ（ＳＣＰＵプログラム
記憶手段） ２０６・・・・・・ＲＡＭ（ＳＣＰＵデータ記憶手段）
２０８・・・・・・ＡＬＵ部（ＳＣＰＵ演算処理回路手
段） ２１０・・・・・・乗算器（ＳＣＰＵ演算処理回路手段
） ２１２・・・・・・オペレーション制御回路（ＳＣＰＵ
オペレーション制御回路手段） ２１４・・・・・・ＲＯＭアドレス制御部（ＳＣＰＵア
ドレス制御回路手段） カシオ計算機株式会社

Claims (2)

【特許請求の範囲】
1. （１）各ＣＰＵが各々のプログラムで動作するように構
   成した複数のＣＰＵを有し、前記複数のＣＰＵが前記プ
   ログラムに従って楽音信号の生成処理を並列に実行する
   手段を含むことを特徴とする電子楽器用処理装置。
2. （２）請求項１記載の電子楽器用処理装置において、前
   記複数のＣＰＵは１つのメインＣＰＵとこのメインＣＰ
   Ｕによって制御される少なくとも１つのサブＣＰＵから
   成り、 前記メインＣＰＵは、 楽器への入力を処理するための入力処理プログラムと入
   力処理プログラムによる前記楽器への入力の処理結果に
   基づいて楽音を生成するための楽音生成プログラムとを
   記憶するＭＣＰＵプログラム記憶手段と、 前記ＭＣＰＵプログラム記憶手段のアドレスを制御する
   ＭＣＰＵアドレス制御回路手段と、前記楽器への入力処
   理と前記楽音の生成処理に必要なデータを記憶するＭＣ
   ＰＵデータ記憶手段と、 演算処理を行うＭＣＰＵ演算処理回路手段と、前記ＭＣ
   ＰＵプログラム記憶手段のプログラムの各命令を解読し
   て前記ＭＣＰＵアドレス制御回路手段、前記ＭＣＰＵデ
   ータ記憶手段、前記ＭＣＰＵ演算処理回路手段の動作を
   制御するＭＣＰＵオペレーション制御回路手段と、 を有し、 前記サブＣＰＵの各々は、 前記ＭＣＰＵプログラム記憶手段の前記入力処理プログ
   ラムによる前記楽器への入力の処理結果に基づいて楽音
   を生成するための楽音生成プログラムを記憶するＳＣＰ
   Ｕプログラム記憶手段と、前記ＳＣＰＵプログラム記憶
   手段のアドレスを制御するＳＣＰＵアドレス制御回路手
   段と、前記楽音の生成処理に必要なデータを記憶するＳ
   ＣＰＵデータ記憶手段と、 演算処理を行うＳＣＰＵ演算処理回路手段と、前記ＳＣ
   ＰＵプログラム記憶手段のプログラムの各命令を解読し
   て前記ＳＣＰＵアドレス制御回路手段、前記ＳＣＰＵデ
   ータ記憶手段、前記ＳＣＰＵ演算回路手段の動作を制御
   するＳＣＰＵオペレーション制御回路手段と、 を有することを特徴とする電子楽器用処理装置。