JPH04600B2 - - Google Patents

Info

Publication number
JPH04600B2
JPH04600B2 JP22677083A JP22677083A JPH04600B2 JP H04600 B2 JPH04600 B2 JP H04600B2 JP 22677083 A JP22677083 A JP 22677083A JP 22677083 A JP22677083 A JP 22677083A JP H04600 B2 JPH04600 B2 JP H04600B2
Authority
JP
Japan
Prior art keywords
hole
etching
organic polymer
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP22677083A
Other languages
English (en)
Other versions
JPS60119793A (ja
Inventor
Hideki Tsunetsugu
Akihiro Takagi
Kunio Morya
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP22677083A priority Critical patent/JPS60119793A/ja
Publication of JPS60119793A publication Critical patent/JPS60119793A/ja
Publication of JPH04600B2 publication Critical patent/JPH04600B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明はLSIまたはLSIパツケージ等の多層配
線板において、配線層間に絶縁材として有機高分
子膜を用いたものにおいての好適なスルーホール
の形成方法に関する。
情報処理装置の高速化をはかり信号伝播遅延を
小さくするため、LSIまたはLSIパツケージ等の
多層配線板において、配線層間の絶縁膜として誘
電率の小さい有機高分子膜を用いた検討がなされ
ている。従来、このような有機高分子膜としてポ
リイミド系樹脂が用いられている。ところで、こ
のように下部導体配線1の上面にポリイミド系樹
脂の絶縁膜2が設けられている基板にエツチング
マスク3を被せてスルーホールをエツチング形成
する場合に、通常、ネガタイプのフオトレジスト
をマスクとしヒドラジンを主成分としたエツチヤ
ントを用いるケミカルエツチング法、あるいは金
属薄膜をマスクに用いO2を反応ガスとし有機高
分子膜をH2O,CO2などのガスに分解する円筒型
プラズマエツチング法および平行平板型リアクテ
イブイオンエツチング法が周知である。上記各エ
ツチング法のうち、ケミカルエツチング法および
円筒型プラズマエツチング法では等方的なエツチ
ングが行なわれるため、第1図に示すようにポリ
イミド系樹脂膜2の膜厚とほぼ等しい長さLのサ
イドエツチング4が生じる。このため開口径が大
きくなり、微細なスルーホールの形成が困難であ
る。これに対し、平行平板型リアクテイブイオン
エツチング法では、異方性の強いエツチングが行
われるためサイドエツチの少ない微細なスルーホ
ールを形成することができる。しかしながら、こ
の方法ではスルーホール開口上部周辺の表面とス
ルーホール側壁とのなす角が、ほぼ垂直に近い鋭
い角度をもつためスパツタ法などでスルーホール
をメタライズすると、第2図に示すように、開口
上部周辺でマイクロクラツク6が生じ易く、上部
導体配線5と下部導体配線1を接続するスルーホ
ールの接続信頼性を確保することが困難であると
いう問題を有している。
本発明は上記問題点を解消した接続信頼性の高
い微細なスルーホールの成形方法を提供するもの
であり、その構成は、平行平板型リアクテイブイ
オンエツチング法でスルーホールを形成した後、
上記スルーホールの開口上部周辺をテーパ加工す
ることを特徴とする。
以下に本発明を図面に基づいて詳細に説明す
る。本発明に係るスルーホールの形成工程を示す
と、まず、下部導体配線1上にポリイミド系樹脂
膜2を形成する工程の後、樹脂のエツチングマス
ク3を形成する工程を経て該エツチングマスク3
の上面にネガタイプのフオトレジスト7を塗布
し、所望のスルーホールの位置のフオトレジスト
7を現像除去するとともに露呈した部分のエツチ
ングマスク3ならびにポリイミド系樹脂膜2をエ
ツチング除去し、スルーホール8を形成する(第
3図a参照)。
次いで、全面のフオトレジスト7ならびにエツ
チングマスク3を除去する。次いで、スルーホー
ル8の開口上部周辺をケミカルエツチング法によ
りテーパ加工する。具体的には所定のエツチング
液に適宜時間浸漬すればよい。その後、スルーホ
ール8およびポリイミド樹脂膜2上にメタライズ
を施した後、上部導体配線5を形成する(第3図
b参照)。以上の工程により微細なスルーホール
が形成される。
次に本発明の具体例を示す。
下部導体配線上にポリイミド系樹脂を多層塗り
し、約10μm厚の絶縁膜を形成した。次いで該樹
脂膜の上面にエツチングマスクを施した。エツチ
ングマスクとしてはTi金属膜を蒸着形成した。
Ti金属膜の膜厚は約1μmである。該Ti金属膜の
上面にフオトレジストを形成した。フオトレジス
トとしては炭化ポリブタジエン系ネガ型フオトレ
ジストを用いた。
次に上記ポリイミド系樹脂膜2のエツチング除
去、すなわちスルーホールの孔用は、異方性のエ
ツチングが可能でサイドエツチの少ない平行平板
型リアクテイブイオンエツチング法で行なつた。
次にスルーホールの開口上部周辺のテーパ加工
は、約30〜40℃に加熱したヒドラジン系エツチヤ
ントによるケミカルエツチング法で行なつた。こ
のエツチヤントに約1〜5分浸漬して所定のテー
パを得た。最後に、スルーホールおよびポリイミ
ド樹脂膜上へのメタライズは、まわりこみのよい
マグネストロンスパツタ法で行なつた。
この結果微細なかつ接続信頼性の高いスルーホ
ールを得た。
尚、念のため付言すれば、本実施例の数値は一
例を示すものであり、これによつて本発明を限定
するものではない。更に本実施例では有機高分子
膜としてポリイミド系樹脂を用いた例を示した
が、本発明はこれに限らずポリイミド系樹脂以外
の有機高分子膜、例えばエポキシ樹脂膜等につい
ても極めて有効であり、かかる有機高分子膜につ
いて微細かつ接続信頼性の高いスルーホールを形
成することができる。
以上説明したように本発明によれば平行平板型
リアクテイブイオンエツチング法によりサイドエ
ツチの少ない微細なスルーホールを形成でき、か
つ、ケミカルエツチングによりスルーホールの開
口上部周辺にテーパ加工が施されるため、スルー
ホール壁面を一様にほぼ均一な膜厚のメタライズ
を施すことができる。このため、接続信頼性の高
いスルーホールを形成することができる。
【図面の簡単な説明】
第1図はケミカルエツチング法あるいは円筒型
プラズマエツチング法で形成した従来のスルーホ
ールの断面図、第2図は平行平板型リアクテイブ
イオンエツチング法でスルーホールを孔明け後、
スパツタ法でスルーホールのメタライズおよび上
部導体配線層を形成した場合のスルーホール断面
図、第3図a,bは、本発明の実施例に係り、同
図aはテーパ加工前のスルーホール断面図、同図
bはテーパ加工後のスルーホール断面図である。 図中、1…下部導体配線、2…ポリイミド系樹
脂膜、3…エツチングマスク、4…サイドエツ
チ、5…上部導体配線、7…フオトレジスト、8
…スルーホール。

Claims (1)

    【特許請求の範囲】
  1. 1 有機高分子膜を配線層間の絶縁膜とする多層
    配線板におけるスルーホールの形成方法であつ
    て、平行平板型リアクテイブイオンエツチング法
    により上記有機高分子膜をエツチング除去してス
    ルーホールを形成した後、ケミカルエツチング法
    により上記スルーホールの開口上部周辺をテーパ
    加工することを特徴とするスルーホール形成方
    法。
JP22677083A 1983-12-02 1983-12-02 スル−ホ−ル形成方法 Granted JPS60119793A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22677083A JPS60119793A (ja) 1983-12-02 1983-12-02 スル−ホ−ル形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22677083A JPS60119793A (ja) 1983-12-02 1983-12-02 スル−ホ−ル形成方法

Publications (2)

Publication Number Publication Date
JPS60119793A JPS60119793A (ja) 1985-06-27
JPH04600B2 true JPH04600B2 (ja) 1992-01-08

Family

ID=16850334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22677083A Granted JPS60119793A (ja) 1983-12-02 1983-12-02 スル−ホ−ル形成方法

Country Status (1)

Country Link
JP (1) JPS60119793A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318697A (ja) * 1986-07-11 1988-01-26 日本電気株式会社 多層配線基板

Also Published As

Publication number Publication date
JPS60119793A (ja) 1985-06-27

Similar Documents

Publication Publication Date Title
US3846166A (en) Method of producing multilayer wiring structure of integrated circuit
US3985597A (en) Process for forming passivated metal interconnection system with a planar surface
US4430365A (en) Method for forming conductive lines and vias
US6426011B1 (en) Method of making a printed circuit board
US4805683A (en) Method for producing a plurality of layers of metallurgy
JP2553079B2 (ja) ヴァイア形成方法
JP2022537656A (ja) 印刷回路板を製造するための方法、及びかかる方法に従って製造された印刷回路板
US4089766A (en) Method of passivating and planarizing a metallization pattern
US5417800A (en) Thin film circuit board manufacturing process
US6150074A (en) Method of forming electrically conductive wiring pattern
JPH04600B2 (ja)
JP2003243396A (ja) 感光性ポリイミドを用いた貫通電極形成方法
JPS625356B2 (ja)
JP2875029B2 (ja) 多層薄膜基板の製造方法
JPS63205992A (ja) 配線板の形成方法
JPH09306991A (ja) 配線基板の製造方法
JP2917909B2 (ja) 多層配線基板の製造方法
JPS6163087A (ja) 多層配線板の製造方法
JP2720511B2 (ja) ヴィアフィル形成方法
JPH0240232B2 (ja)
JP2795475B2 (ja) プリント配線板及びその製造方法
JPS5946419B2 (ja) 半導体装置におけるポリイミド膜の形成方法
JPH07226589A (ja) 薄膜多層配線基板の製造方法
JPH01128528A (ja) 配線パターンの形成方法
JPS5916930B2 (ja) 積層板の製造方法