JPH0458074B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はICチツプをその内部に含むICカード
に関するものである。

従来の技術 ICカードのコンセプトおよびICカード構成法
については、たとえばPaul Parmentier著
“Electronic Memory Card：Technologies
arround it“IMC 1982 Proceedings，Tokyo，
May 24−26，1982 pp439〜445に示されている。

この文献の中にも示されているが、このICカ
ードのコンセプトは、名刺サイズ大の広く使用さ
れている磁気カードの安全性をより高めるために
発案されたものであり、従来と同様の磁気ストラ
イブを有するPVCカードの内部にICチツプを埋
設し、その電極部をカード表面に露出させる構造
のものである。

上述のように、電極部をカード表面に露出させ
た場合カードの材質にもよるが、上記の電極部に
静電荷が付着する場合が多く、ICチツプとして
MOS構造のメモリチツプを導入する場合にはIC
チツプが静電荷により破壊されやすいため、特
に、この問題は重要である。

この静電荷対策としては、これまで、いくつか
の案が示されている。

たとえば、上記電極部の周辺をアースに接続さ
れたシールド用電極で覆う方法が、公開特許公報
昭57−188840号公報“電子回路を静電荷から保護
する装置”に示され、また、半導電性回路基板上
に上記電極部の各電極を構成したり、上記各電極
間に抵抗素子を接続したり、さらには、上記各電
極間にまたがつて半導電性接着材料が付着される
ような構造を採用することにより、上記電極部の
各電極間に微少な電流通路を設け、静電荷対策と
する方法が、特開昭59−22353号公報、特開昭59
−22354号公報、特開昭59−22355号公報に示され
ている。

発明が解決しようとする問題点 上述のように、ICカードの静電荷対策は極め
て重要な問題であり、種々の対策が提案されつつ
ある。上記シールド用電極を使用する方法では、
不用意に静電荷が各電極に付与される確率は減少
するが、零にはなし得ずまた、各電極間に微少な
電流通路を設ける方法も、電流通路のインピーダ
ンスが大きい場合、静電荷による電位の上昇は大
きいため完全な静電荷対策とならず、電流通路の
インピーダンスを下げれば、各電極間で信号のリ
ークが生じ新たな問題が発生する。

本発明はかかる点に鑑みてなされたものであ
り、簡単な構成により、優れた耐静電荷特性を有
するICカードを得ることを目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、ICチツ
プの電極とアース間にデプレツシヨン型FET素
子を設け、前記デプレイツシヨン型FET素子の
ゲートが直流電源接続用電極と接続したもので
ICカード表面に設けられた上記各電極部に不用
意に静電荷が与えられても各電極部の電位が大幅
に上昇しない優れた耐静電荷特性を有するICカ
ードを構成しようとするものである。

作 用 本発明は上述した構成により、ICカード不使
用時には、ICカード表面に設けられた各電極と
アース間は、零バイアスされたデプレツシヨン型
FET素子のドレイン、ソース間の低いインピー
ダンスで接続されているため、各電極に不用意に
静電荷が付与されても、その電極の電位は大して
上昇せず、ICカード内に設けられたICチツプを
静電荷による破壊から保護することができ、極め
て安定なICカードを得ることができる。

また、ICカードを動作させるための直流電源
を利用し、バイアス回路を動作させ、ICカード
使用時に上記FET素子をオフすることにより、
別個にこのFET素子をオフにするための制御電
圧印加端子が不要となり、従来のICカードとコ
ンパチブルな電極構成で静電破壊に対して極めて
安定なICカードを得ることができる。

実施例 第１図および第２図は本発明の一実施例を示す
ところのICカード表面電極部を中心に示す回路
図、第３図はＰチヤンネルデプレイツシヨン型
FET素子として接合型FET2SJ84を用いた場合の
ドレイン、ソース特性を示す特性図である。

第１図において端子１，２，３，８はICカー
ド表面の電極端子を示すもので、１は電源接続用
の電源端子、端子８はアース端子であり、端子１
と８に抵抗素子９，１０が接続されており、この
抵抗素子９，１０はデプレツシヨン型FET素子
１１，１２，１３に対してバイアス回路として動
作する。

端子１，２，３とアース端子８間にはそれぞれ
デプレイツシヨン型FET素子１１，１２，１３
のドレインとソースが接続され、上記各FET素
子のゲートは抵抗素子９，１０で構成されるバイ
アス回路に接続されている。

第１図において、このICカード不使用時には
各端子１，２，３，８には何らの他の外部回路が
接続されず、各FET素子１１，１２，１３のド
レイン、ソース間インピーダンスは、ゲート・ソ
ース間電圧が零のためたとえばFET素子として
第３図に示すようなＰチヤンネル接合型FET、
2SJ84を用いた場合、150オーム程度の低い値を
示し、各端子１から７は十分低いインピーダンス
でアースに接続されていることになる。

したがつて、この場合、端子１から７に対し不
用意に静電荷が付与されても、それらの各端子の
電位は大幅に上昇することなく、ICカード内部
の回路を保護することができる。

このように構成されているICカードに対し、
情報の読み出し、書き込みを行なうためには、上
記各FET素子１１，１２，１３をオフ状態にし
て使用することが望ましいが、これは第２図の特
性からも明らかなように、そのゲートに１ボルト
程度の直流電圧を与えればよく、電源端子１とア
ース端子８間に設けられたバイアス回路は、これ
を実現するために設けられたものである。

以上の説明では電源端子１に正の直流電圧が加
えれることを想定し、Ｐチヤンネル接合型FET
を用いて説明したが、電源端子１に負の直流電圧
が加えられる場合にはＮチヤンネル型のFETを
用いればよいのは言うまでもない。

また、第１図における各端子１から７までの静
電荷にたいする耐性を向上させるために、１から
７までの各端子アース端子８間に抵抗素子を接続
してもよいのは勿論である。

さらに、ここではデプレツシヨン型FET素子
として接合型FETにつき説明したが、MOS型
FETも全く同様に採用しうるのは勿論である。

また、これらのデプレツシヨン型FET素子を、
ICカード用ICチツプに同時にモノリシツクな形
で作り込んで使用した方が、経済性を考慮すれば
望ましいことは言うまでもない。

第２図は第１図の回路に対し、より対静電気耐
性を向上させるため、各端子２から７に直列に保
護用抵抗素子１８，１９を設けた場合の回路図で
あり、第１図と同じ番号を付している素子は第１
図と同じ機能を有するものである。

第２図に示す保護用抵抗素子は、各端子２から
７に不用意に静電荷が与えられたとき、FET素
子に流れる電流を制限するものであり、他の動作
は第１図のそれと全く同じであるため、これ以上
の詳述は省略する。

なお、第１図、第２図に示すバイアス回路は最
も簡単な場合のものを示しており、本発明の主旨
を逸脱しない範囲で種々に変更しうるのは言うま
でもない。

発明の効果 以上に述べてきたように本発明によれば、簡単
な構成により静電荷に対して極めて耐性のある
ICカードを得ることができ、実用的にきわめて
有用である。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例を示すとこ
ろのICカードの表面電極部を中心に示す回路図、
第３図はデプレツシヨン型FET素子として接合
型FETを用いた場合のドレイン、ソース特性を
示す特性図である。 １……電源端子、２，３……端子、９……抵抗
素子、１０……抵抗素子。

Claims (1)

1. 【特許請求の範囲】 １ ICチツプの電極とアース間にデプレツシヨ
   ン型FET素子を設け、前記デプレツシヨン型
   FET素子のゲートが直流電源接続用電極と接続
   されているICカード。 ２ デプレツシヨン型FET素子をICカード内に
   含まれるICチツプ内にモノリシツクな形で形成
   することを特徴とする特許請求の範囲第１項記載
   のICカード。 ３ デプレツシヨン型FET素子のドレインとIC
   カード表面に設けられた各電極部を保護用抵抗を
   介して接続し、上記FET素子のドレインをICカ
   ード内に含まれるICチツプとその周辺回路部に
   接続することを特徴とする特許請求の範囲第１項
   記載のICカード。 ４ デプレツシヨン型FET素子、バイアス回路、
   保護用抵抗をICカード内に含まれるICチツプ内
   にモノリシツクな形で同時に形成することを特徴
   とする特許請求の範囲第１項記載のICカード。