JPS62201297A - Ｉｃカ−ド - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置（以下ＩＣチップと呼称する）を本
体内に内挿した識別カード、メモリーカード等の名称で
呼ばれている。所謂ＩＣカード（以下ＩＣカードと呼称
する）に関するものである。

従来の技術 ＩＣカードはその機能及び構造上、信号の入出力端子が
同一平面上に近接配置されており、またその取り扱い条
件は静電気を誘起しやすい環境が多いなど、そこに内挿
されているＩＣチップにとっては苛酷な条件となってい
る。即ち一般にＩＣカードに内挿するＩＣチップはＭＯ
Ｓデバイスが用いられる。通常、ＭＯＳデバイスの入出
力はゲート端子を用いており、このゲート端子は薄い絶
縁膜（通常は０．１μｍ前後のＳｉｎ、、膜）によって
ソース、ドレイン端子と分離された構造となっており、
このゲート絶縁膜を静電気破壊から保護する必要がある
。一方、近年ＩＣカード用などのＭＯＳデバイスの高集
積化が進展するにつれて、そのゲート絶縁膜は数１００
Å以下の薄膜で形成され、静電気破壊に対してはより苛
酷な条件となっている。

また上記ＩＣチップを内挿するカード本体はポリ塩化ビ
ニール（ＰＶＣ）等の樹脂材料から構成されているが、
ＩＣカードはその機能上、常時携帯されるため携行時の
摩擦等による静電気の発生は回避することは困難である
。

このＩＣカードの静電気保護対策として従来は、（１）
入出力端子近傍にガードリングを形成する。

（２）入出力端子と接地（ＧＮＤ　）端子間、寸たは入
出力端子間を抵抗などの半導電性材料で結合する。

（３）入出力端子とＧＮＤ端子間にバリスタを挿入する
方式などが提案されている。

発明が解決しようとする問題点 上記の静電気保護対策は全く無防備な入出力端子構造の
ＩＣカードに比較して、それぞれ保護効果が期待される
が万全とは言えず、（１）の場合には入出力端子に加わ
る静電気は取り扱い条件により異なるため、それらのす
べての条件下に対応した保護が難しい。（２）の場合は
常時端子間が電気的に接続されているため、静電気に対
する保護効果は高いが、その効果を確実なものとするに
はインピーダンスを低く設定する必要があり、正規の入
出力に対する影響を考慮しなければならない。また（３
）の場合は、バリスタ素子のツェナー効果を利用したも
のであり、静電気保護対策としては有効であるが、バリ
スタ素子はその構造上寸法が大きく、厚み（０，７６ｙ
ｎｙｓ　）を含めた寸法上の制約の大きいＩＣカードに
内挿することは難しい等の問題がある。

本発明はＩＣカードにおいて、静電気破壊からＩＣチッ
プを保護することを目的とするものである。

問題点を解決するための手段 ５　　、 本発明は上記の問題点を解決するために、信号入出力端
子（一般的には４〜６端子）とＧＮＤ端子若しくは電源
電圧（ｖｏ。）印加端子間にノーマリ−オン型のスイッ
チング３素子半導体素子、すなわち制御電極端子にバイ
アスが印加されていない状態においては他の２端子間は
導通を示す特性の半導体素子、例えば接合型電界効果ト
ランジスタ（以下Ｊ−ＦＥＴと略記する）で結合し、Ｉ
Ｃカード非使用時にはそれぞれの入出力端子とＧＮＤ端
子間を電気的に結合し、そのＩＣカードに対するデータ
の入出力時には、ｖｏ。によるバイアスをＪ−ＦＥＴの
制御電極に印加して、Ｊ−ＦＥＴをＯＦＦとし、上記入
出力端子と（ｒＮＤ端子間の結合を切る構成であシ、Ｉ
Ｃカード携行時等の非使用時に生じる静電気の影響から
、内挿したＩＣチップの保護を行うものである。

作用 本発明のＩＣカードでは、信号の入出力端子がノーマリ
−オン型のスイッチング半導体素子により、常時ＧＮＤ
端子と結合しであるため、携行時６、、−７ 等の非使用時に静電気が端子部に加わっても、内挿され
ているＩＣチップの破壊を防ぎ、また使用時には半導体
素子がＯＦＦ動作となり、入出力端子とＧＮＤ端子間は
高インピーダンスが保持され、入出力端子の正規の信号
に影響を及ぼすことのないＩＣカードとためすことがで
きる。

実施例 第１図が信号入出力端子に印加される静電気よりＩＣチ
ップを保護する本発明の構成を示したものであシ、まだ
第２図は断面構造の一例を示したものである。

ＩＣカードと呼ばれる識別カード、メモリーカードは第
１図、第２図のように１側臥」二の識別、メモリー用の
ＩＣチップ１ｏを、塩化ビニール等の樹脂シー）２０内
に埋設し、外部装置との接続用端子３０．４１〜４６．
５０をその表裏面のいずれかに露出させた構造を有し、
通常その接続用端子はｖｏ。端子３０．ＧＮＤ端子５０
．信号入出力端子４１〜４６（４〜６個）からなる６〜
８個の端子で構成されている。なお第２図において６０
．６１は配線パターン、９ｏは配線基板、１０１は半導
体装置と配線パターンを接続する配線導体、１１０は半
導体装置の保護樹脂、２１はカードの表皮基材であり、
本発明のＩＣカードは静電気保護用半導体スイッチ素子
を内挿する以外は通常のＩＣカードと同じ構造である。

第１図がこの信号入出力端子４１〜４６に静電気が加わ
った際にＩＣチップ１０の入出力回路部の保護、すなわ
ちＩＣチップ１ｏの破壊を防止する本発明のＩＣカード
構成を示したものである。

信号入出力端子４１〜４６とＩＣチップ１０を接続して
いる配線部６１〜６６とＧＮＤ端子６０の配線６７の間
にはそれぞれノーマリオン型半導体スイッチ素子、例え
ばＪ−ＦＥＴ７１．７２゜了３．了４．了６，７６が挿
入接続しである。このＪ−ＦＥＴはゲート電極にバイア
スが印加されない状態ではソース、ドレイン電極間は低
インピーダンスであり、ゲート電極にピンチオフ電圧Ｖ
ｐ以上のバイアスが印加されるとソース、ドレイン電極
間は遮断され高インピーダンスとなる特性を有している
。

第１図に示す」：うに、Ｊ−ＦＥＴ７１〜７６のドレイ
ン電極（Ｄ）はそれぞれ信号入出力端子４１〜４６の配
線６１〜６６と接続し、ソース電極（Ｓ）はＧＮＤ端子
６０の配線６７と、ゲート電極（Ｇ）はＶ。。端子３Ｑ
の配線６８と結合した構成である。

いま何れの端子３０．４１〜４６．５０にも電圧が印加
されていないＩＣカードの非使用状態においては、信号
入出力端子４１〜４６はＪ−ＦＥＴ７１〜７６のドレイ
ン・ソース間抵抗、所謂チャンネル抵抗（ＲＤＳ）を介
して（１，ＮＤ端子６ｏの配線６７と結合したことにな
る。

このチャンネル抵抗（ＲＤＳ　）はＪ−ＦＥＴの構造に
もよるが、ゲートバイアス（ｖＧＳ）ＯＶ刊近では１０
０Ω以下とすることができ、信号入出力端子４１〜４６
は概略ＧＮＤ端子５０と同電位とみなせる。すなわち、
配線６１〜６６に接続しであるＩＣチップ１０の入出力
部はＭＯ３構造のゲート電極であり、このゲート電極は
周知のように静電気破壊に弱い構造を持つが、上記のよ
うに信号９、−７ 入出力端子４１〜４６、すなわちＩＣチップ１０のゲー
ト電極を、Ｊ−ＦＥＴ７１〜７６のドレイン（Ｄ）・ソ
ース（Ｓ）を介してＧＮＤ端子６ｏに接続することによ
り、ＩＣカード携帯時に生じる静電気破壊より工Ｃチッ
プ１０の入出力部を保護することができる。

次にＩＣカードにデータの記録、またはカード内の記録
データの読み出し時には、専用の記録、読み出し装置に
このＩＣカードを装着して行うが、この時ＩＣカードに
は記録、読み出し装置より電源電圧がＶ。。端子３ｏ及
びＧＮＤ端子６０間に印加される。

コ１７）時Ｊ−ＦＥＴ７１〜７６はｖ。。端子３ｏに接
続しであるゲート電極８１〜８６と、ＧＮＤ端子６ｏに
接続しであるソース電極７１〜７６間にｖｏ０電圧がｖ
ｇ８バイアスとして印加されてピンチオフ状態、すなわ
ちソース、ドレイン間が遮断されたＯＦＦ特性となり、
信号入出力端子４１〜４６とＧＮＤ端子６０間は高イン
ピーダンスの保持がなされ、専用の記録、読み出し装置
とＩＣＣ１００ｔ・−。

ノブ１０は信号入出力端子４１〜４６、及び配線６１〜
６６を経て信号の授受ができる。

」二記の実施例においては信号入出力端子保護用のスイ
ッチング素子をＰチャンネル型Ｊ−ＦＥＴのドレイン電
極を信号入出力端子に、ソース電極をＧＮＤ端子に、ゲ
ート電極をＶ。。端子に結合した構成により信号入出力
端子保護を行う事例であるが、Ｎチャンネル型Ｊ−ＦＥ
Ｔを用いた場合にはソース電極をＶ。。端子に、ゲート
電極を（、ＮＩ）端子にドレイン電極を信号入出力端子
結合した構成、すなわち静電気破壊耐性の低い信号入出
力端子をＰチャンネル型Ｊ−ＦＥＴを介してもう一つの
共通電極であるＶ。０と結合、切断する方式としても保
護効果は得られる。

発明の効果 以上のように本発明によれば、ＩＣチップと同等または
それ以下の厚みを有し且つ面積寸法が小さなノーマリ−
オン型のスイッチング素子、すなわちＪ−ＦＥＴをＩＣ
カード内に埋設することにより、携行時などＩＣカード
の非使用時には静電気破壊耐性の低い信号入出力端子を
ＧＮＩ）端子等の共通電極に結合することで静電気破壊
からＩＣチップが保護でき、また信号の入出力時には自
動的にＪ−ＦＩＴがＯＦＦとなり、信号の授受に影響を
及ぼさない機能を内装したＸＣチップの保護に格別の効
果を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例によるＩＣカードの構成を示
す回路図、第２図は同カードの構造の一例を示す断面図
である。 １ｏ・・・・ＩＣチップ、３０・・・・・・ｖｃＣ端子
、４１〜４６・・・・・・信号入出力端子、５０・・・
・・・ＧＮＤｉ子、７１〜了６・・・・・・接合型電界
効果トランジスタ（Ｊ−ＦＫＴ）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図

Claims (3)

【特許請求の範囲】
1. （１）　カード内に埋設したＩＣ素子に電気信号を授受
   するための電極端子をカードの一面に備え、かつ信号入
   出力端子と接地端子若しくは電圧印加端子間にノーマリ
   オン型３端子半導体素子を結合し、そのノーマリオン型
   ３端子半導体素子の制御電極を電圧印加端子若しくは接
   地端子に結合したことを特徴とするＩＣカード。
2. （２）　Ｐチャンネル接合型電界効果トランジスタを埋
   設し、そのトランジスタのドレイン電極を信号入出力端
   子に、ソース電極を接地端子に、ゲート電極を電圧印加
   端子にそれぞれ接続したことを特徴とする特許請求の範
   囲第１項記載のＩＣカード。
3. （３）　Ｎチャンネル接合型電界効果トランジスタを埋
   設し、そのトランジスタのドレイン電極を信号入出力端
   子に、ソース電極を電圧印加端子に、ゲート電極を接地
   端子にそれぞれ接続したことを特徴とする特許請求の範
   囲第１項記載のＩＣカード。