JPH0455350B2 - - Google Patents

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JPH0455350B2
JPH0455350B2 JP58164921A JP16492183A JPH0455350B2 JP H0455350 B2 JPH0455350 B2 JP H0455350B2 JP 58164921 A JP58164921 A JP 58164921A JP 16492183 A JP16492183 A JP 16492183A JP H0455350 B2 JPH0455350 B2 JP H0455350B2
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Furankurin Hoitorei Junia Kaaru
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Description

【発明の詳細な説明】 ＜発明の背景＞ この発明は、金属酸化物半導体電界効果トラン
ジスタ（MOSFET）のような絶縁ゲート電界効
果トランジスタ（IGFET）に関し、特に産業界
において普通VDMOS、DMOS、HMOS、
TMOS、HEXFET（登録商標）等と称されてい
る縦型二重拡散MOSFETのような電力用縦型
MOSFETに関する。
従来の縦型MOSFETでは、ソースおよびドレ
ン領域が半導体ペレツトの対向面上に設けられ、
このソース、ドレン領域間に基体領域が配置さ
れ、MOSFET動作では電流がそのソース、ドレ
ン領域間をその基体領域内のチヤンネルを介して
流れる。このチヤンネルは一般にソース領域と同
じ半導体面上に設けられるが、時にVMOSと称
される設計のものでは、半導体面の溝の表面に配
置される。チヤンネルは通常その長さすなわち半
導体表面上のソース領域とドレン領域の間隔およ
び幅すなわち長さに直角の寸法について記載され
るが、そのチヤンネル幅は通常cm単位で測定さ
れ、μ単位で測定されることの多いチヤンネル長
さよりも一般に遥かに大きい。
このチヤンネルを流れる電流は上側のゲートに
印加される電圧によつて制御される。電気的スイ
ツチングを容易にするにはチヤンネル長さが小さ
いことが望ましく、電流搬送能力を増し、導通抵
抗Ronを減ずるにはチヤンネル幅が大きいことが
望ましい。通常のチヤンネル形状には１本の蛇行
線、多数の縞状線およびマトリツクス配列された
特定の幾何学形状の多数の細胞状領域が含まれて
いる。
縦型MOSFET電力装置では、ソース領域とチ
ヤンネルが進入する半導体表面が、(1)活性ゲート
制御部と、(2)これに隣接する不活性周縁部を含む
２つの主領域を有すると考えられる。文字通り活
性ゲート制御部は不活性部に包囲され、その不活
性部が半導体ペレツトの端面まで延びている。活
性ゲート制御部はチヤンネルに被われた領域を包
囲し、不活性周縁部は電界板、メサ端縁部、不働
態化被覆あるいはこれらの組合せのような電圧支
持手段を含む。不活性周縁部に用い得る電界板の
１例は1977年ジヨン・ウイリ社（Jhon Wiley
＆ Sons）発行のエス・ケー・ガンジ（Ｓ・
Ｋ・Ghandi）著「半導体電力装置
（Semiconductor Power Devices）」第66〜70頁
に記載されている。
この発明は通常の縦型MOSFET構体の枠内で
装置の電流搬送能力を増すと共にそのRonを減ず
る働らきをする改良を行なうものであり、また通
常の装置製造工程に比較的容易に用いることがで
きる。
＜発明の概要＞ 主表面に活性ゲート制御部とこれに隣接する不
活性部を持つ縦型MOSFETにおいて、その活性
部と不活性部の境界にゲート制御周界チヤンネル
が設けられている。
〔推奨実施例の詳細な説明〕
第１図は通常の縦型二重拡散MOSFET（以後
VDMOSと称する）装置１０の一部の縦断面図を
示す。この装置１０は、対向する第１および第２
の主表面１４，１６と端面１７とを有する半導体
ペレツト１２上に形成されている。第１の主表面
１４の平面図を第３図に示す。第３図の上半部は
半導体表面１４を示し、下半部はその主表面１４
上のいくつかの層も示す。第３面の線１−１に沿
う断面図が第１図である。
第１図に示すように、ペレツト１２は第２の主
表面１６に形成されたＮ＋型導電層１８と、この
導電層１８を越えて第１の主表面１４まで延びた
Ｎ−型層２０を有する。この層２０，１８は装置
１０のドレン領域で、第２の主表面１６上にドレ
ン電極２２がＮ＋層１８とオーム接触して設けら
れている。
第１図に示すように、第１の主表面１４は活性
部と不活性部から成り、活性部ではその第１の主
表面から、それぞれ同じ表面から進入した高濃度
ドーピングのＰ＋型中心部２６を持つ複数個のＰ
型基体領域２４が進入している。この基体領域２
４はそれぞれドレン領域のＮ−層とその界面に基
体・ドレン接合３２を形成している。第３図に示
すように、各基体領域２４は６角形状をなし、第
１の主表面１４上で２次元マトリツクスを形成し
ている。
各基体領域２４にはその周界内にＮ＋型ソース
領域２８が設けられてソース・基体接合３０を形
成している。第３図に示すように各ソース領域２
８は対応する基体領域２４と同心の６角環状をな
し、その結果各基体領域２４のＰ＋中心部２６
は、第１の主表面１４においてソース領域２８に
包囲されている。
第１主表面１４におけるソース・基体接合３０
と基体・ドレン接合３２の間隙は、基体領域２４
にチヤンネル３４を画定している。以後この６角
形のチヤンネル３４の外周に囲まれた第１の主表
面の部分をそれぞれ装置１０のセル３６と称す
る。第３図に示すように、各セル３６のチヤンネ
ル長さは互いに等しく、装置１０のチヤンネル幅
は、各セル３６のチヤンネル幅の合計に等しい。
例えば、1.5mm×1.5mmのペレツト上に形成した
100V、1Aの電力MOSFET装置は、約800個のセ
ルを有し、チヤンネル長さは2.4μ、合計チヤンネ
ル幅は6.7cmである。
第１図に示すように、ゲート３８は第１の主表
面１４上に設けたゲート酸化物４０と、この酸化
物４０上に設けたゲート電極４２とを含み、各セ
ル３６のチヤンネルと隣接セル３６間で第１の主
表面１４に露出したＮ−型ドレン層２０の部分を
覆つている。第３図の下半部は第１の主表面１４
上のゲート３８の形状を示す。この図では、ゲー
ト３８は複数の開孔４４を有する薄板状のもの
で、各開孔４４は各セル３６の中心上にあつて高
濃度ドーピングのＰ＋型中心部２６とその周りの
Ｎ＋型ソース領域２８の一部を露出するようにな
つている。
第１図に示すように、ゲート３８は誘電材料４
６で被われ、その誘電材料４６がソース電極４８
で被われ、そのソース電極が開孔４４を介して第
１の主表面１４上でＰ＋部分２６およびＮ＋ソー
ス領域２８に接触している。図を簡明にするた
め、第３図には誘電材料４６もソース電極も示さ
れていない。
第１の主表面１４にはＰ＋型ソース成端領域５
０が設けられて実質的に装置１０の活性ゲート制
御部と不活性周囲部の境界を画している。ソース
成端領域５０とセル３６のマトリツクスおよびペ
レツトの端部１７の間にはＮ−型ドレン層２０が
あり、第１の主表面には比較的厚い誘電体の帯５
２がソース成端領域５０を被うと共に活性領域全
体を囲むように設けられている。第１図および第
３図に示すように、ゲート電極４２はこの厚い誘
電体の帯５２の上で終つている。
不活性周辺部では、第１の主表面１４上の誘電
体の帯５２を成端部５４が包囲している。この成
端部５４は誘電体の帯５２と間隔を保つてソース
成端領域５０上に配置され、半導体ペレツト１２
の端部１７側に延びている。成端部５４はフイー
ルド酸化物５６とフイールド成端電極５８とを含
み、そのフイールド酸化物５６はソース成端領域
５０の一部、ソース成端領域５０とペレツト端部
１７との間のＮ−型ドレン層２０の一部およびこ
れらの境界を被つている。フイールド成端電極５
８はペレツト端部１７付近でフイールド酸化物５
６の端縁を被い、フイールド酸化物とペレツト端
縁との間で第１の主表面１４に接触している。
ソース電極４８は、誘電体の帯５２とフイール
ド酸化物５６とを被い、その誘電体の帯５２とフ
イールド酸化物５６との間でソース成端領域５０
に接触し、ソース成端領域５０とペレツト端部１
７との間のＮ−型ドレン層上の点においてフイー
ルド酸化物５６上で終つている。このソース電極
４８はまた誘電体材料４６によつて誘電体の帯５
２からさらに隔てることもできる。
この発明の進歩した構造を第２図および第４図
の装置１００について説明する。この発明の装置
１００と通常の装置１０で同様の機能を果す領域
には類似の引用数字（例えば32と132）を付して
ある。この装置１００は第１および第２の主表面
１１４，１１６を有する半導体ペレツト１１２を
含み、この場合もドレン領域は第２の主表面１１
６内のＮ＋型導電層１１８と、このＮ＋型導電層
１１８に隣接して第１の主表面１１４まで延びる
Ｎ−型層１２０とを含んでいる。ドレン電極１２
２は第２の主表面１１６上でＮ＋型ドレン領域１
１８にオーム接触している。第１の主表面１１４
は活性領域と不活性領域に分割されており、不活
性領域はペレツト端部１１７まで延びている。
半導体ペレツト１１２の第１の主表面１１４か
ら６角形のＰ型基体領域１２４が進入し、第４図
に示すように第１の主表面１１４上に２次元マト
リツクスに配列されている。また各基体領域１２
４は中央に比較的高濃度ドーピングのＰ＋型中心
部１２６を有する。各基体領域１２４の周界内に
は６角環状のＮ＋型ソース領域があり、その結果
ソース・基体接合１３０と基体・ドレン接合１３
２との間隙が各セル１３６の第１の主表面１１４
にチヤンネル１３４を画定している。Ｐ＋型ソー
ス成端領域１５０が、セルの配列を包囲するよう
に第１の主表面１１４から基板内に延びて装置１
００の不活性部を画している。
この装置１００従来法装置１０に対する重要な
相違点は、共に第１の主表面から延びてソース成
端領域１５０に隣接する追加のＰ型基板領域１６
２と追加のＮ＋型ソース領域１６４を有すること
である。
追加の基板領域１６２は、第１の主表面１１４
と交わる基体・ドレン接合１６８を形成し、追加
のソース領域１６４はその基体・ドレン接合１６
８から隔てられて周界チヤンネル１６６を形成し
ている。
従つて、従来法装置１０の第１の主表面１４の
ドレン領域２０とソース成端領域５０との間に画
定された活性・不活性境界が活性ゲート制御チヤ
ンネル１６６によつて置換されている。この発明
は装置の実際の幾何学的形状によりチヤンネル幅
の著しい増大に寄与することができる。例えば前
述の100V、1Aの装置に周界チヤンネルを設ける
と、チヤンネル幅を6.7〜7.6cm増すことができ
る。Ronは装置のチヤンネル幅に逆比例するた
め、これはRonを13％引下げる作用をする。
装置１００のゲート１３８は従来法装置１０に
ついて述べたのと同様のゲート酸化物１４０、ゲ
ート電極１４２および開孔１４４を有するが、従
来法のゲート３８が誘電体の帯５２上で終つてい
たのに対し、この発明の孔あきゲート１３８の端
部１７０は、その輪郭が第４図に示すように周界
チヤンネル１６６な輪郭にほぼ合つている。第１
図および第３図に示すように装置１０の誘電体の
帯５２はこの発明によつて不要になる。
従来の端末部５４と同様にフイールド酸化物１
５６とペレツト端部１１７側に延びるフイールド
成端電極１５８を含む成端部１５４が装置１００
の第１の主表面１１４上に不活性電圧支持周縁部
を形成し、誘電体材料１４６によつてゲート１３
８から絶縁され、ソース成端領域１５０に接触
し、Ｎ−型ドレン層１２０上のフイールド酸化物
１５６の表面で終つているソース電極１４８が第
１の主表面１１４上の全構成を被つている。
この発明の装置は従来法の処理技術を使用して
簡単に製造することができ、処理過程を追加する
必要は全くない。従来法装置１０に代えて装置１
００の構体を製造するとき必要なことはホトマス
クの修正だけである。またこの発明がこの明細書
中に開示した幾何学的形状に限定されないこと
は、当業者に自明である。例えば、セルは６角形
である必要もすべて同じ形状である必要もなく、
またそれらを２次元配列する必要もない。成端部
５４，１５４を通常の縦型電力MOSFETに使用
したことも単なる例示にすぎず、通常の各種成端
末部を置換することもできる。
【図面の簡単な説明】
第１図は縦来法の縦型MOSFET装置の縦断面
図、第２図はこの発明を含む縦型MOSFET装置
の縦断面図、第３図は第１図の従来法装置の部分
省略平面図、第４図は第２図の装置の部分省略平
面図である。 １１４……主表面、１５０……ソース成端領
域、１６４……追加のソース領域、１６６……ゲ
ート制御周界チヤンネル。

Claims (1)

  1. 【特許請求の範囲】 １ 不活性部により包囲された活性ゲート制御部
    を持つ主表面１１４を含む縦型MOSFET装置で
    あつて、 上記主表面においてドレン領域１２０，１１８
    に隣接して該ドレン領域によつて包囲された基体
    領域１２４と、 上記基体領域の中に上記ドレン領域から隔たつ
    て配置されて、上記主表面において上記基体領域
    内に第１のゲート制御チヤンネル１３４を画定す
    るソース領域１２８と、 上記第１のチヤンネル
    を囲み且つ上記ドレン領域により上記第１のチヤ
    ンネルから隔たつている追加の基体領域１６２
    と、 上記追加の基体領域の中に配置されて、上記主
    表面において上記追加の基体領域内に活性ゲート
    制御周界チヤンネル１６６を画定する追加のソー
    ス領域１６４とを含み、 上記周界チヤンネルが上記第１のチヤンネルを
    囲むと共に上記活性部と上記不活性部との間の境
    界部に配置されていることを特徴とする縦型
    MOSFET装置。 ２ 上記基体領域が上記主表面において六角形の
    形状を有する特許請求の範囲第１項記載の縦型
    MOSFET装置。 ３ 上記基体領域および上記ソース領域が複数個
    設けられて、上記主表面において２次元配列に配
    置されており、これらの全ての基体領域は上記周
    界チヤンネルにより囲まれている特許請求の範囲
    第１項記載の縦型MOSFET装置。 ４ 上記不活性部が、上記基体領域と同様な導電
    型を持つていて、上記追加のソース領域を包囲す
    るソース成端領域１５０を有している特許請求の
    範囲第１項記載の縦型MOSFET装置。
JP58164921A 1982-09-07 1983-09-06 縦型ｍｏｓｆｅｔ装置 Granted JPS5965483A (ja)

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JPS5965483A JPS5965483A (ja) 1984-04-13
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JP (1) JPS5965483A (ja)
DE (1) DE3331329A1 (ja)
FR (1) FR2532785B1 (ja)
GB (1) GB2127222B (ja)
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