JPH0452925A - アナログ掛算器 - Google Patents
アナログ掛算器Info
- Publication number
- JPH0452925A JPH0452925A JP16238890A JP16238890A JPH0452925A JP H0452925 A JPH0452925 A JP H0452925A JP 16238890 A JP16238890 A JP 16238890A JP 16238890 A JP16238890 A JP 16238890A JP H0452925 A JPH0452925 A JP H0452925A
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- JP
- Japan
- Prior art keywords
- input
- changeover switch
- signal
- output signal
- analog
- Prior art date
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- Granted
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- 238000000034 method Methods 0.000 description 6
- 238000012935 Averaging Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はワットメータ等で用いられるアナログ掛算器に
関し、更に詳しくは、低コストで高速。
関し、更に詳しくは、低コストで高速。
高精度の演算結果が得られるアナログ掛算器に関する。
〈従来の技術〉
従来から、アナログ掛算器として以下に示すように各種
の構成のものが用いられている。
の構成のものが用いられている。
第３図は対数回路と反対数回路とを組み合わせたもので
ある。一方の入力■８は第１の対数回路〕を介して加算
回路２の一方の入力端子に加えられ、他方の入力Ｖ、は
第２の対数回路３を介（７て加算回路２の他方の入力端
子に加えられる。これにより、加算回路２から、 ＬｏｇＶｘ ＋ＬｏｇＶ ’／ −Ｌｏｇ（Ｖｘ ・Ｖ
ｙ ）が出力される。該加算回路２の出力信号を反対数
回路４に加えることにより、■８・■７の掛算出力信号
が得られる。
ある。一方の入力■８は第１の対数回路〕を介して加算
回路２の一方の入力端子に加えられ、他方の入力Ｖ、は
第２の対数回路３を介（７て加算回路２の他方の入力端
子に加えられる。これにより、加算回路２から、 ＬｏｇＶｘ ＋ＬｏｇＶ ’／ −Ｌｏｇ（Ｖｘ ・Ｖ
ｙ ）が出力される。該加算回路２の出力信号を反対数
回路４に加えることにより、■８・■７の掛算出力信号
が得られる。
この回路方式は周波数特性は優れている反面、トランジ
スタやダイオードの電流・電圧特性の対数特性を用いて
いることから直線性温度特性か劣るという問題がある。
スタやダイオードの電流・電圧特性の対数特性を用いて
いることから直線性温度特性か劣るという問題がある。
第４図は時分割方式を示している。一方の入力Ｖｘはパ
ルス幅変調回路５でパルス幅変調（ＰＷＭ）され、該Ｐ
ＷＭ信号は切換スイッチ６の可動接点を切換制御する制
御信号として用いられる。
ルス幅変調回路５でパルス幅変調（ＰＷＭ）され、該Ｐ
ＷＭ信号は切換スイッチ６の可動接点を切換制御する制
御信号として用いられる。
他方の入力ｖＹはバッファアンプ７を介して切換スイッ
チ６の一方の固定接点ａに加えられるとともに反転バッ
ファアンプ８を介して切換スイッチ６の他方の固定接点
すに加えられる。切換スイッチ６の可動接点にはアナロ
グフィルタ９が接続されている。これにより、入力■７
は入力■ｘに関連したＰＷＭ信号でスイッチングされる
ことになり、フィルタ９から周波数帯域が制限されたＶ
ｘ・Ｖ、の掛算出力信号が得られる。
チ６の一方の固定接点ａに加えられるとともに反転バッ
ファアンプ８を介して切換スイッチ６の他方の固定接点
すに加えられる。切換スイッチ６の可動接点にはアナロ
グフィルタ９が接続されている。これにより、入力■７
は入力■ｘに関連したＰＷＭ信号でスイッチングされる
ことになり、フィルタ９から周波数帯域が制限されたＶ
ｘ・Ｖ、の掛算出力信号が得られる。
この方式によれば非常に優れた精度が得られるが、ＰＷ
Ｍのクロック周期で回路全体の周波数特性が決まること
から応答性が悪いという問題がある。
Ｍのクロック周期で回路全体の周波数特性が決まること
から応答性が悪いという問題がある。
第５図は折れ線近似方式を示している。各入力Ｖｘ、Ｖ
Ｙは加算回路］０に加えられるとともに減算回路１１に
も加えられる。加算回路１０の出力信号（Ｖｘ ＋ Ｖ
Ｙ ）は第１の自乗回路１２で自乗されて（Ｖｘ ＋Ｖ
ｖ ） ２になり、減算回路］１の出力信号（ＶＸ
ＶＹ）は第２の自乗回路１３で自乗されて（Ｖｘ Ｖ
ｙ ） ２になる。これら第１の自乗回路１２の出力信
号（ＶＸ ＋ＶＹ ） ２は減算回路１４の一方の入力
端子に加えられ、第２の自乗回路１３の出力信号（Ｖｘ
−Ｖｙ ） ２は減算回路〕４の一方の入力端子に加
えられる。これにより、減算回路１４の出力信号は、 （Ｖｘ ”ＶＹ ） ２−（Ｖ ｘ −１／Ｙ ） ２
−４Ｖｘ ・Ｖｙになり、ＶＸ−ＶＹの掛算出力信号が
得られる。
Ｙは加算回路］０に加えられるとともに減算回路１１に
も加えられる。加算回路１０の出力信号（Ｖｘ ＋ Ｖ
Ｙ ）は第１の自乗回路１２で自乗されて（Ｖｘ ＋Ｖ
ｖ ） ２になり、減算回路］１の出力信号（ＶＸ
ＶＹ）は第２の自乗回路１３で自乗されて（Ｖｘ Ｖ
ｙ ） ２になる。これら第１の自乗回路１２の出力信
号（ＶＸ ＋ＶＹ ） ２は減算回路１４の一方の入力
端子に加えられ、第２の自乗回路１３の出力信号（Ｖｘ
−Ｖｙ ） ２は減算回路〕４の一方の入力端子に加
えられる。これにより、減算回路１４の出力信号は、 （Ｖｘ ”ＶＹ ） ２−（Ｖ ｘ −１／Ｙ ） ２
−４Ｖｘ ・Ｖｙになり、ＶＸ−ＶＹの掛算出力信号が
得られる。
この方式は高速応答が得られるものの、精度が悪い。
第６図はディジタル掛は算を行う例を示している。一方
の入力■８は第１のＡ／Ｄ変換器１５でディジタル信号
に変換された後ディジタルシグナルプロセッサ（ＤＳＰ
）１．６の一方の入力端子に加えられ、他方の入力■、
は第２のＡ／Ｄ変換器１７でディジタル信号に変換され
た後ディジタルシグナルプロセッサ１６の他方の入力端
子に加えられる。ディジタルシグナルプロセッサ１６は
Ｖ８・ＶＹのディジタル掛算を行い、その演算結果をＤ
／Ａ変換器］８を介して出力する。
の入力■８は第１のＡ／Ｄ変換器１５でディジタル信号
に変換された後ディジタルシグナルプロセッサ（ＤＳＰ
）１．６の一方の入力端子に加えられ、他方の入力■、
は第２のＡ／Ｄ変換器１７でディジタル信号に変換され
た後ディジタルシグナルプロセッサ１６の他方の入力端
子に加えられる。ディジタルシグナルプロセッサ１６は
Ｖ８・ＶＹのディジタル掛算を行い、その演算結果をＤ
／Ａ変換器］８を介して出力する。
この方式は最近のＤＳＰの進歩によって実現可能になっ
たものであり、精度がよく、Ａ／Ｄ変換器として高速の
ものを用いることによりある程度の高速応答が得られる
。また、掛算の結果はディジタルになるので、ディジタ
ル処理か必要な場合には掛算結果をそのまま処理するこ
とができる。
たものであり、精度がよく、Ａ／Ｄ変換器として高速の
ものを用いることによりある程度の高速応答が得られる
。また、掛算の結果はディジタルになるので、ディジタ
ル処理か必要な場合には掛算結果をそのまま処理するこ
とができる。
ところが、ＤＳＰと２個のＡ／Ｄ変換器が必要になるこ
とから、他の方式に比べてコスト及びスペースの負担が
大きくなるという問題かある。
とから、他の方式に比べてコスト及びスペースの負担が
大きくなるという問題かある。
〈発明が解決しようとする課題〉
すなわち、これら従来のアナログ掛算器のいずれも、コ
スト、処理速度及び精度の３点についてバランスがとれ
ていない。
スト、処理速度及び精度の３点についてバランスがとれ
ていない。
本発明はこのような点に着目してなされたものであり、
その目的は、高速、高精度の掛算処理を行う低コストの
アナログ掛算器を提供することにある。
その目的は、高速、高精度の掛算処理を行う低コストの
アナログ掛算器を提供することにある。
〈課題を解決するための手段〉
上記課題を解決する本発明は、
一方の入力をパルス密度変調するΔΣ変調器と、該ΔΣ
変調器の出力信号により他方の入力信号をスイッチング
するスイッチング手段と、該スイッチング手段の出力信
号の高域周波数を制限するアナログフィルタ、 とで構成されたことを特徴とするものである。
変調器の出力信号により他方の入力信号をスイッチング
するスイッチング手段と、該スイッチング手段の出力信
号の高域周波数を制限するアナログフィルタ、 とで構成されたことを特徴とするものである。
く作用〉
本発明のアナログ掛算器によれば、一方の入力はΔΣ変
調器でパルス密度変調され、他方の入力は該パルス密度
変調出力信号でスイッチングされる。
調器でパルス密度変調され、他方の入力は該パルス密度
変調出力信号でスイッチングされる。
このようにスイッチングされた信号の平均を求めること
により、２つの入力のアナログ掛算出力が得られる。
により、２つの入力のアナログ掛算出力が得られる。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示すブロック図である。図
において、一方の入力（例えばＶＸ）はΔΣ変調器１９
に加えられて基本クロックｆｓでパルス密度変ＲＣＰＤ
Ｍ）される。該ＰＤＭ信号は切換スイッチ２０の可動接
点を切換制御する制御信号として用いられる。他方の入
力（例えばＶＹ）はバッファアンプ２１を介して切換ス
イッチ２０の一方の固定接点ａに加えられるとともに反
転バッファアンプ２２を介して切換スイッチ２０の他方
の固定接点すに加えられる。切換スイッチ２０の可動接
点には出力信号の高域周波数を制限するアナログフィル
タ２３が接続されている。
において、一方の入力（例えばＶＸ）はΔΣ変調器１９
に加えられて基本クロックｆｓでパルス密度変ＲＣＰＤ
Ｍ）される。該ＰＤＭ信号は切換スイッチ２０の可動接
点を切換制御する制御信号として用いられる。他方の入
力（例えばＶＹ）はバッファアンプ２１を介して切換ス
イッチ２０の一方の固定接点ａに加えられるとともに反
転バッファアンプ２２を介して切換スイッチ２０の他方
の固定接点すに加えられる。切換スイッチ２０の可動接
点には出力信号の高域周波数を制限するアナログフィル
タ２３が接続されている。
第２図は第１図の動作を説明するタイミングチャートで
ある。
ある。
アナログ掛算器としての動作原理は、従来の時分割掛算
器のパルス幅変調回路の代わりにΔΣ変調器を使ったも
のと考えればよい。
器のパルス幅変調回路の代わりにΔΣ変調器を使ったも
のと考えればよい。
ΔΣ変調器１つは（Ｃ）に示すように（Ａ）に示す入力
ｖｘをパルス密度がその振幅に比例したパルス密度変調
信号ＰＤＭに変換する。該ＰＤＭ信号をフィルタを通し
て平均化することにより入力■８に比例した電圧が得ら
れることになり、これらの関係を式で表すと次のように
なる。
ｖｘをパルス密度がその振幅に比例したパルス密度変調
信号ＰＤＭに変換する。該ＰＤＭ信号をフィルタを通し
て平均化することにより入力■８に比例した電圧が得ら
れることになり、これらの関係を式で表すと次のように
なる。
ＰＤＭ禦に−ＶＸ
ここで、ＫはＰＤＭ信号の振幅（Ａ−Ｖ。−■Ｌ）に比
例する比例定数であり、 ＯｅＡ の関係にある。
例する比例定数であり、 ＯｅＡ の関係にある。
一方、切換スイッチ２０によって変調された信号、すな
わち（Ｄ）に示す切換スイッチ２ｏの出力信号ＶＦの振
幅は（Ｂ）に示す入力ＶＹの振幅と等しい。
わち（Ｄ）に示す切換スイッチ２ｏの出力信号ＶＦの振
幅は（Ｂ）に示す入力ＶＹの振幅と等しい。
これらのことから、切換スイッチ２ｏの出力信号Ｖ、の
平均値ＶＦは、 ■Ｆ−に′ ・Ｖｘ−■。
平均値ＶＦは、 ■Ｆ−に′ ・Ｖｘ−■。
になる。Ｋ′定数である。
このように切換スイッチ２ｏの出力信号ＶＩ・の平均を
取るということはフィルタ（ローパスフィルタ）２３を
通ずということであり、結局、フィルタ２３の出力信号
Ｖ。Ｕ工は、 ＶｏＵｌ−に′ ・ＶＸ−ＶＹ になって、アナログ掛算出力が得られることになる。
取るということはフィルタ（ローパスフィルタ）２３を
通ずということであり、結局、フィルタ２３の出力信号
Ｖ。Ｕ工は、 ＶｏＵｌ−に′ ・ＶＸ−ＶＹ になって、アナログ掛算出力が得られることになる。
このような構成によれば、ΔΣ変調器を用いることから
高速、高精度の掛算処理が可能になり、Ａ／Ｄ変換器が
不要になることがら回路コストは低くなる。
高速、高精度の掛算処理が可能になり、Ａ／Ｄ変換器が
不要になることがら回路コストは低くなる。
このように構成されるアナログ掛算器は、例えばワット
メータの掛算器に好適である。
メータの掛算器に好適である。
なお、第１図では入力ＶｘをΔΣ変調器１９に加えるも
のとして説明したが、入力Ｖ、をΔΣ変調器１９に加え
ても同様な掛算出力信号が得られる。
のとして説明したが、入力Ｖ、をΔΣ変調器１９に加え
ても同様な掛算出力信号が得られる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、高速、高
精度の掛算処理を行う低コストのアナログ掛算器を提供
することができる。
精度の掛算処理を行う低コストのアナログ掛算器を提供
することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するタイミングチャート、 第３図乃至第６図はそれぞれ従来のアナログ掛算器のブ
ロック図である。 １９・・・ΔΣ変調器 ２０・・・切換スイッチ（スイッチング手段）２１・・
・バッファアンプ ２２・・・反転バッファアンプ ２３・・・アナログフィルタ 第３図 第４図
第１図の動作を説明するタイミングチャート、 第３図乃至第６図はそれぞれ従来のアナログ掛算器のブ
ロック図である。 １９・・・ΔΣ変調器 ２０・・・切換スイッチ（スイッチング手段）２１・・
・バッファアンプ ２２・・・反転バッファアンプ ２３・・・アナログフィルタ 第３図 第４図
Claims (1)
- 一方の入力をパルス密度変調するΔΣ変調器と、該Δ
Σ変調器の出力により他方の入力をスイッチングするス
イッチング手段と、該スイッチング手段の出力の高域周
波数を制限するアナログフィルタ、とで構成されたこと
を特徴とするアナログ掛算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16238890A JP2847913B2 (ja) | 1990-06-20 | 1990-06-20 | アナログ掛算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16238890A JP2847913B2 (ja) | 1990-06-20 | 1990-06-20 | アナログ掛算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452925A true JPH0452925A (ja) | 1992-02-20 |
| JP2847913B2 JP2847913B2 (ja) | 1999-01-20 |
Family
ID=15753636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16238890A Expired - Lifetime JP2847913B2 (ja) | 1990-06-20 | 1990-06-20 | アナログ掛算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847913B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929947A (en) * | 1997-10-08 | 1999-07-27 | Nec Corporation | Liquid crystal display thin film transistor array with redundant film formed over a contact hole and method of fabricating the same |
| US6297867B1 (en) | 1997-11-12 | 2001-10-02 | Nec Corporation | Wide view angle LCD operable in IPS mode which uses a pixel electrode as a shield to prevent disturbances in the electric field of a display pixel portion of the LCD |
| US7702716B2 (en) | 2005-04-19 | 2010-04-20 | Alcatel | Analogue multiplier |
-
1990
- 1990-06-20 JP JP16238890A patent/JP2847913B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929947A (en) * | 1997-10-08 | 1999-07-27 | Nec Corporation | Liquid crystal display thin film transistor array with redundant film formed over a contact hole and method of fabricating the same |
| US6297867B1 (en) | 1997-11-12 | 2001-10-02 | Nec Corporation | Wide view angle LCD operable in IPS mode which uses a pixel electrode as a shield to prevent disturbances in the electric field of a display pixel portion of the LCD |
| US7702716B2 (en) | 2005-04-19 | 2010-04-20 | Alcatel | Analogue multiplier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2847913B2 (ja) | 1999-01-20 |
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