JPH0452802A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、設備機器の自動制御に使用されるプログラマ
ブルコントローラに関し、詳しくは個々に電源電圧を有
するユニット間でＣＭ　Ｏ−３（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ　Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ）デバイスによる接続を可能にするプログラマ
ブルコントローラに関するものである。

（従来の技術〕 プログラマブルコントローラは、センサやアクチュエー
タ等の制御対象を監視および制御することで、予め設定
された手順で設備機器を作動させるようになっており、
各制御対象の信号の形態に効率良く対応させるため、ユ
ニット化される場合が多くなっている。従って、プログ
ラマブルコントローラは、演算手段等を有した本体ユニ
ットと、設備機器に配設されたアクチュエータやセンサ
等に接続されるＩ１０ユニットと、外部電源から上記の
各ユニットに適した電源に変換する電源ユニットとで構
成されており、これらの各ユニットは、基本ベースユニ
ットとして配電盤等に配設されるようになっている（第
３図参照）。

また、上記の基本ベースユニットは、電源ユニットおよ
びＩ１０ユニットからなる増設ペースユニットが信号ケ
ーブルを介して接続可能にされており、近年の設備機器
の大型化および分散化による制御対象の増大に対応可能
にされている。

ところで、プログラマブルコントローラは、ランニング
コスト等を低減させるため、各ユニ、ントが消費電力の
少ないＣＭＯＳデバイスで形成されることが望ましく、
信号の入出力部もＣＭＯＳデバイスのみで形成されるこ
とが望ましい。ところが、上記のＣＭＯＳデバイスには
、通常、静電気等の過剰な電圧から素子を保護するため
、第４図に示すように、入出力側に保護ダイオード４０
・・・が形成されており、これらの保護ダイオード４０
・・・は、入出力部の完全なＣＭＯＳデバイス４１化を
困難にしている。

即ち、入出力部をＣＭＯＳデバイス４１のみで形成した
場合には、各ベースユニットを信号ケーブルで接続した
際に、ＣＭＯＳデバイス４１・４１間士が直接接続され
ることになる。この際、各ベースユニットに設けられた
電源ユニットは、異なった電源電圧を出力する場合があ
るため、例えば特定の電源ユニットからの電源電圧が保
護ダイオード４０の順電圧（０，６〜０．７Ｖ）よりも
低下する場合もある。そして、この場合には、他の電源
ユニント側のＣＭＯＳデバイス４１がＨレベルになった
とき、保護ダイオード４０を介して矢符する方向に電流
が流れる回り込み電流ループが発生することになり、過
剰な電流による保護ダイオード４０の故障でＣＭＯＳデ
バイス４１・４１のラッチアップや劣化を招来すること
になる。

従って、従来のプログラマブルコントローラには、第５
図に示すように、ＣＭＯＳデバイス４１・４１にＴ　Ｔ
　Ｌ　（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ
　Ｌｏｇｉｃ）のバッファ回路４２・４２を接続した入
出力部を有したベースユニット３３・３３が採用されて
いたり、或いは第６図に示すように、ＣＭＯＳデバイス
４１・４１に抵抗器４３・４３（数にΩ〜１０にΩ程度
）を直列に接続した入出力部を有したベースユニット３
３・３３が採用されるようになっている。

これにより、従来のプログラマブルコントローラは、た
とえベースユニット３３・３３間で電源電圧が異なった
場合でも、第５図のバッファ回路４２・４２および第６
図の抵抗器４３・４３で電流を制限させることで、回り
込み電流ループの発生を防止し、ＣＭＯＳデバイス４１
・４１のラッチアンプや劣化を防止できるようになって
いる。

〔発明が解決しようとする課題〕

しかしながら、上記従来のプログラマブルコントローラ
では、第５図のバッファ回路４２で回り込み電流ループ
の発生を防止した場合、バッファ回路４２がＴＴＬで形
成されているため、充分に消費電力を低減させることが
できない。また、０ＭＯ３とＴＴＬとが混在した場合に
は、ＣＭＯ３部のデバイスとＴＴＬ部のデバイスとが必
要となり、構成部品の増大によるコストアップの招来と
共に小型化が困難になるという問題がある。

また、第６図の抵抗器４３で回り込み電流ループの発生
を防止した場合には、ＣＭＯＳデバイス４１の全ての入
力側に抵抗器４３を接続することが必要となり、上記と
同様に構成部品の増大によるコストアップの招来と共に
小型化が困難になる。さらに、この場合には、ＣＭＯＳ
デバイス４１の入力容量と抵抗器４３とで時定数を有す
ることになり、信号の送受信に遅延が生じることから高
速で設備機器を制御することが困難になるという問題も
ある。

このように、従来のプログラマブルコントローラは、入
出力部をＣＭＯＳデバイス４１のみで構成することがで
きなかったため、上述したような問題が発生していた。

従って、本発明においては、回り込み電流ループの発生
をＣＭＯＳデバイスのみで防止することで、消費電力を
低減化すると共に小型化および信号の送受信を高速化す
ることができるプログラマブルコントローラを提供する
ことを目的としている。

〔課題を解決するための手段〕

本発明に係るプログラマブルコントローラは、上記課題
を解決するために、個々の電源電圧で作動する入出力部
同士が信号ケーブルを介して接続可能にされ、入出力部
間でデータ信号を送受信可能なプログラマブルコントロ
ーラにおいて、上記入出力部は、電源電圧が例えばＣＭ
ＯＳデバイスの順電位となる基準電圧よりも低下した際
に電源電圧低下信号（ＰＤ倍信号を出力する電圧監視手
段である電圧監視回路部と、電源電圧低下信号（ＰＤ倍
信号を受信した際にデータ信号の出力側をＬレベルにす
るデータ信号規制手段、例えばバッファ回路やＡＮＤ回
路等を有する内部回路部とからなっていることを特徴と
している。

〔作　用〕

上記の構成によれば、信号ケーブルを介して接続可能な
入出力部同士は、個々の電源電圧で作動されるため、特
定の入出力部の電源電圧のみが低下する場合がある。こ
の際、各入出力部には、電源電圧を監視する電圧監視手
段が設けられており、この電圧監視手段は、電源電圧が
基準電圧よりも低下した際に電源電圧低下信号を出力す
るようになっている。また、各人出力部には、データ信
号規制手段も設けられており、このデータ信号規制手段
は、電源電圧低下信号を受信した際にデータ信号の出力
側をＬレベルにするようになっている。

従って、特定の電源電圧が基準電圧よりも低下した場合
には、低下した電源電圧の入出力部に設けられた電圧監
視手段から電源電圧低下信号が出力されることになり、
この電源電圧低下信号は、信号ケーブルを介して接続さ
れた他の入出力部に受信され、受信した入出力部のデー
タ信号規制手段がデータ信号の出力側をＬレベルにする
ことになる。

これにより、上記の基準電圧を例えばＣＭＯＳデバイス
の保護ダイオードの順電位とした場合には、保護ダイオ
ードの順電位より低下した際に出力がＬレベルとなるた
め、たとえＣＭＯＳデバイス同士を直接接続した場合で
も回り込み電流ループが発生しない。従って、入出力部
は、ＣＭＯＳデバイスのみで構成することが可能なため
、消費電力の低減と信号の送受信の高速化とを可能にさ
せ、さらには構成部品の減少からプログラマブルコント
ローラを小型化させることが可能になる。

〔実施例］ 本発明の一実施例を第１図ないし第３図に基づいて説明
すれば、以下の通りである。

本実施例に係るプログラマブルコントローラは、第３図
に示すように、ラダープログラムを解析して実行するＣ
　Ｐ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　
ＩＪｎｉｔ）を備えた本体ユニット２と、設備機器に配
設されたアクチュエータやセンサ等に接続されるＩ１０
ユニット３・・・と、上記の各ユニット２・３・・・に
適した電源電圧に変換する電源ユニット１とで構成され
ており、これらの各ユニットト２・３・・・は、基本ベ
ースユニット４として配電盤等に配設されるようになっ
ている。

また、上記の基本ベースユニット４には、電源ユニット
１およびＩ１０ユニット３・・・からなる増設ベースユ
ニット５・６が信号ケーブル７・７を介して接続される
ようになっており、基本ベースユニット４および増設ベ
ースユニット５・６間でデータ信号が送受信されるよう
になっている。

上記の電源ユニット１およびＩ１０ユニット３を有する
ヘースユニソト２２の回路構成は、第１図に示すように
、電源ユニ・ノド１に相当する電源変換部９と、Ｉ１０
ユニット３に相当するデータ信号規制手段である内部回
路部８と、電源電圧を監視して電源電圧低下信号（以下
ＰＤ倍信号称する。）を出力する電圧監視手段である電
圧監視回路部１０とからなっており、内部回路部８と電
圧監視回路部１０とで入出力部を構成している。

上記の電源変換部９は、ＣＭＯＳデバイスに適した電源
電圧ＶＣＣを出力するようになっており、電源変換部９
から出力される電源電圧ＶＣＣは、電圧監視回路部１０
および内部回路部８に印加されるようになっている。

上記の電圧監視回路部１０は、第２図に示すように、電
源電圧ＶＣＣ側に接続される電源端子１０ａと、ＧＮ、
Ｄ側に接続されるＧＮＤ端子１０ｃと、ＰＤ倍信号出力
する出力端子１０ｂとを有したＩ　Ｃ（Ｉｎｔｅｇｒａ
ｔｅｄ　Ｃｅｒｃｕｉｔ）で構成されており、内部には
、電源端子１０ａに印加された電圧を監視するコンパレ
ータ回路１１を有している。

上記のコンパレータ回路１１には、抵抗器１２・１３の
一端部が十入力側に接続されており、これらの抵抗器１
２・１３の他端部は、電源電圧Ｖ区側およびＧＮＤ（！
１．！Ｉこ接続されている。一方、コンパレータ回路１
１の一入力端には、抵抗器１４の一端部および定電圧ダ
イオード１５のカソード側が接続されており、抵抗器１
４の他端部は、ＧＮＤ側に接続されている一方、定電圧
ダイオード１５のアノード側は、電源電圧ＶＣＣ側に接
続されている。これにより、コンパレータ回路１１は、
抵抗器１２・１３で得られた電圧と、抵抗器１４および
定電圧ダイオード′１５で得られた電圧とを比較し、電
源電圧■。、が例えば４．２Ｖ等の基準電圧以下になっ
た際にＨレベルを出力するようになっている。

上記のコンパレータ回路１１の出力側には、電流を制限
する抵抗器１６が接続されており、この抵抗器１６は、
ｐｎＰ型トランジスタ１７のベース１７ａに接続されて
いる。そして、このトランジスタ１７は、エミッタ１７
ｂがＧＮＤ側に接続されている一方、コレクタ１７ｃが
出力端子１０ｂに接続されている。これにより、出力端
子１０ｂは、コンパレータ回路１１の出力がＨレベルと
なった時にＬレベルのＰＤ倍信号出力するようになって
いる。

上記の出力端子１０ｂは、第１図に示すように、信号ケ
ーブル７を介して他の電源変換部９に接続された内部回
路部８に接続されるようになっている。この内部回路部
８は、デー１−アレイやスタンダードセル等のセミカス
タムのＣＭＯＳデバイスで形成されており、内部回路部
８には、後述のＡＮＤ回路２０からのデータ信号を受信
するバッファ回路１９および出力端子１０ｂからのＰＤ
倍信号受信する負論理のバッファ回路１８が設けられて
いる。

ＰＤ倍信号受信するバッファ回路１８の入力側には、プ
ルアップ抵抗器２１が接続されており、オープンコレク
タの電圧監視回路部１０のＨレベルを保証するようにな
っている。また、バッファ回路１−８の出力側は、２人
力の負論理で形成されたＡＮＤ回路２０の一方の入力側
に接続されており、ＡＮＤ回路２０の他方の入力側には
、制御対象の監視や制御に使用されるデータ信号が入力
されるようになっている。これにより、ＡＮＤ回路２０
は、両入力側に印加された電圧レベルを論理積すること
で、バッファ回路１８に接続された入力側がＨレベルで
あれば他方の入力側で受信したデータ信号をそのまま出
力するようになっている一方、ＰＤ倍信号バッファ回路
１８を介して入力されてＬレベルとなればデータ信号に
関係なくＬレベルを出力するようになっている。

上記の構成において、電源電圧が低下した際のプログラ
マブルコントローラの動作について以下に説明する。

個々に電源変換部９を有したベースユニット２２・２２
同士を信号ケーブル７で接続した場合には、ＣＭＯＳデ
バイスで形成された内部回路部８・８のＡＮＤ回路２０
とバッファ回路１９とが接続されると共に、電圧監視回
路部１０の出力端子１０ｂとバッファ回路１８とが接続
されることになる。

この際、両電源変換部９・９が電圧監視回路部１０の基
準電圧を越えている場合には、電圧監視回路部１０の出
力端子１０ｂがＨレベルを維持することになり、このＨ
レベルが信号ケーブル７および内部回路部８を介してＡ
ＮＤ回路２０の一方の入力側に印加されることになる。

これにより、ＡＮＤ回路２０は、上記の一方の入力側に
印加されたＨレベルと他方の入力端に入力されたデータ
信号とを論理積し、データ信号と同し信号を出力するこ
とになる。

一方、電源変換部９の電源電圧Ｖ。Ｃが電圧監視回路部
１０の基準電圧よりも低下した場合には、第２図に示す
ように、コンパレータ回路１１の出力側がＨレベルとな
り、このＨレベルの出力が抵抗器１６を介してトランジ
スタ１７のベース１７ａに印加されることになる。これ
により、トランジスタ１７のコレクタ１７ｃがＬレベル
になることで、コレクタ１７ｃに接続された出力端子１
０ｂもＬレベルとなり、出力端子１０ｂからＰＤ信号が
出力されることになる。

上記のＰＤ倍信号、第１図Ｓこ示すように、信号ケーブ
ル７を介して接続されたバッファ回路１８０入力側に出
力され、ＰＤ倍信号受信したバッファ回路１８は、ＰＤ
倍信号同し電圧レベルのＬレベルを出力することになる
。これにより、バッファ回路１８に接続されたＡＮＤ回
路２０は、入力側がＬレベルに印加されることになり、
このＬレベルと他方の入力側に入力されたデータ信号と
を論理積することで、データ信号の電圧レベルに関係な
く常にＬレベルを出力することになる。

このように、本実施例に係るプログラマブルコントロー
ラは、電源電圧ＶＣＣが基準電圧よりも低下した際にＰ
Ｄ倍信号出力するようになっていると共に、ＰＤ倍信号
受信した際に内部回路部８の出力をＬ　Ｌ−ベルにする
ようになっている。従って、信号ケーブル７を介して接
続されたベースユニット２２・２２は、一方の電源電圧
ＶｃＣがＣＭＯＳデバイスの保護ダイオードの順電位よ
りも低下した際に、ＰＤ倍信号他方の出力を強制的にＬ
レベルに設定させることが可能になり、たとえＣＭＯＳ
デバイス同士が直接接続されていた場合でも、回り込み
電流ループの発生が防止されることになる。そして、こ
の回り込み電流ループの防止はＣＭＯＳデバイスのラン
チアップや劣化を防止することを可能にし、内部回路部
８をＣＭＯＳデバイスのみで構成できることからデータ
信号を高速で送受信させることを可能にすると共に、消
費電力を低減させることを可能にする。

また、プログラマブルコントローラは、各ベースユニッ
ト２２に一つ設けられた電圧監視回路部１０およびセミ
カスタムのＣＭＯＳデバイスのみで回り込み電流ループ
を防止できるため、回り込み電流ループの防止に要する
部品点数を減少させることが可能になり、ひいては小型
化およびコストダウンが可能になる。

〔発明の効果〕

本発明に係るプログラマブルコントローラは、以上のよ
うに、個々の電源電圧で作動し、信号ケーブルを介して
接続可能な入出力部が電源電圧が基準電圧よりも低下し
た際に電源電圧低下信号を出力する電圧監視手段と、電
源電圧低下信号を受信した際にデータ信号の出力側をＬ
レベルにするデータ信号規制手段とからなっている構成
である。

これにより、特定の電源電圧が基準電圧よりも低下した
際に、低下した電源電圧の入出力部に設けられた電圧監
視手段から電源電圧低下信号が出力され、この電源電圧
低下信号が信号ケーブルを介して接続された他の入出力
部のデータ信号規制手段に受信され、データ信号の出力
側がＬレベルにされることから、たとえＣＭＯＳデバイ
ス同士が直接接続されていた場合でも回り込み電流ルー
プが発生しない。従って、入出力部は、ＣＭＯＳデバイ
スのみで構成することが可能なため、消費電力の低減と
信号の送受信の高速化とを可能にさせ、さらには構成部
品の減少でプログラマブルコントローラを小型化させる
ことが可能になるという効果を奏する。

【図面の簡単な説明】

第１図ないし第３図は、本発明の一実施例を示すもので
ある。 第１図は、入出力部が信号ケーブルを介して接続された
ベースユニソトの回路図である。 第２図は、電圧監視回路部の回路図である。 第３図は、プログラマブルコン１−ローラの概略構成図
である。 第４図ないし第６図は、従来例を示すものである。 第４図は、ＣＭＯＳデバイス間を流れる回り込み電流ル
ープの状態を示す説明図である。 第５図は、バッファ回路を有する入出力部が信号ケーブ
ルを介して接続されたペースユニントの回路図である。 第６図は、抵抗器を有する入出力部が信号ケーブルを介
して接続されたベースユニットの回路図である。 １は電源ユニント、２は本体ユニット、３は■１０ユニ
ット、４は基本ペースユニント、５・６は増設ベースユ
ニット、７は信号ケーブル、８は内部回路部（データ信
号規制手段）、９は電源変換部、１０は電圧監視回路部
（電圧監視手段）、１１はコンパレータ回路、２２はベ
ースユニノトである。

Claims (1)

1. 【特許請求の範囲】 １、個々の電源電圧で作動する入出力部同士が信号ケー
   ブルを介して接続可能にされ、入出力部間でデータ信号
   を送受信可能なプログラマブルコントローラにおいて、 上記入出力部は、電源電圧が基準電圧よりも低下した際
   に電源電圧低下信号を出力する電圧監視手段と、電源電
   圧低下信号を受信した際にデータ信号の出力側をＬレベ
   ルにするデータ信号規制手段とからなっていることを特
   徴とするプログラマブルコントローラ。