JPH0451865B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はプロセツサ（コンピユータ若しくはシ
ーケンス制御装置）相互間のデータのやりとりを
行うデータ通信回路に関する。

（従来の技術） 物理的に近距離に置かれた複数のプロセツサが
相互にデータの交換を行うときに、一般に第４図
に示すような方式が採られている。図において、
１，２は相互にデータの交換を行うプロセツサ、
３はプロセツサ１からプロセツサ２に信号を伝送
するときに用いるレジスタで、４はプロセツサ２
からプロセツサ１に信号を伝送するときに用いる
レジスタである。この方式ではプロセツサ１から
プロセツサ２に信号を伝送するときに１データを
レジスタ３に入れ、割込信号をプロセツサ２に送
り、プロセツサ２の割込処理を待つてレジスタ３
に入れられた信号をプロセツサ２に送る。送り終
るとプロセツサ１からレジスタ３にデータを入
れ、割込信号を送るという動作を繰返す。プロセ
ツサ２からプロセツサ１にデータを伝送する場合
も同様にレジスタ４にデータを入れプロセツサ１
に割込信号を送りプロセツサ１の割込処理後レジ
スタ４から信号をプロセツサ１に送る。この方式
は割込処理を１データ受信毎に行うため通信速度
が遅くなるという欠点があつた。

通信速度の速いデータ伝送を要求される場合に
は、第５図に示すような方式が用いられている。
図において、第４図と同じ部分には同じ符号を付
してある。５は第４図のレジスタ３に代つて用い
たFIFO（First In First Out）メモリ（以下
FIFOという）で、６はレジスタ４に代つて用い
たFIFOである。プロセツサ１から送られる信号
はFIFO５に入れられ、FIFO５が満杯になるまで
書き込まれ、満杯になつたときに割込信号が送ら
れプロセツサ２が割込処理を行うのを待つて、
FIFO５からデータを伝送する。この方式では１
回の割込処理によつてFIFOの容量で決まるデー
タ量の受信ができるために比較的速度が速くプロ
セツサの負荷も軽い。

（発明が解決しようとする問題点） 上述の第４図、第５図に示す方式は何れもデー
タのみの通信であつて、複数データからなる電文
を送受信するためには、電文の先頭及び最終を示
すデータパターンを定めるとか、データの内容例
えば宛名、本文等の種別ごとにその数量を固定数
として定め、その送信順を決めるとかの所謂予め
定められた電文形式に基づく通信が必要であり、
定められた形式から外れた場合、例えば、伝送中
における文字の脱落、ノイズ等による文字の増加
などのために電文全体の送受が終つた時点で、例
えば全字数のチエツク、パリテイチエツクなどの
チエツク手段により誤りのあることが分つたと
き、誤りのある箇所が不明であるため電文全体を
放棄せざるを得ず、再伝送が必要となる。その時
点ではレジスタ３又はFIFO５には次のデータが
入つているため、それを廃棄して再送するなどの
例外処置を行うために時間の損失が多く、又、プ
ロセツサもソフトウエア上大きな負担となつてい
た。

本発明は上記の点に鑑みてなされたもので、そ
の目的は、電文が単にデータの時系列によること
なく、個々の１データ毎にそのデータの識別を可
能ならしめ、伝送ミスがあつた場合にもその部分
のみの再送ですみ、プロセツサのソフトウエア上
の負担を少なくした複数プロセツサ間のデータの
送受を行うデータ通信回路を実現することにあ
る。

（問題点を解決するための手段） 本発明は、プロセツサ相互間のデータのやりと
りを行うデータ通信回路であつて、 送信プロセツサ側に少なくとも２個の通信用出
力ポートが設けられ、これらの通信用出力ポート
はそれぞれ、前記送信プロセツサと外部送信用の
データバスおよび外部送信用のアドレスバスを介
して接続されており、 受信プロセツサ側には、前記少なくとも２個の
通信用出力ポートに対応して少なくとも２個の入
力ポートが設けられ、これらの入力ポートはそれ
ぞれ、前記通信用出力ポートと通信ラインを介し
て接続されており、 また、送信プロセツサ側には、前記外部送信用
のアドレスバス上のアドレス信号を入力とするア
ドレスデコーダが設けられており、このアドレス
デコーダのデコード出力信号は、前記少なくとも
２個の通信用出力ポートのそれぞれに共通のデー
タ書き込み信号として供給されるようになつてお
り、また、このアドレスデコーダのデコード出力
信号は、前記受信プロセツサへデータ送信割込み
信号としても供給されるようになつており、 送信プロセツサが受信プロセツサにデータ通信
を行う場合、送信プロセツサが、特定のアドレス
領域に対する書込みアドレスを発生させると、前
記外部送信用のデータバス上および外部送信用ア
ドレスバス上に、外部に送信すべきデータとアド
レス情報がそれぞれ発生し、この発生したデータ
とアドレス情報は、前記アドレスデコーダから出
力される前記共通の書き込み信号が前記少なくと
も２個の通信用出力ポートのそれぞれに入力され
たタイミングで、この少なくとも２個の通信用出
力ポートのそれぞれに書き込まれ、この書き込み
によつて前記少なくとも２個の通信用出力ポート
の出力データは時間軸上で対をなす関係をもつて
確定し、この出力データの確定を、前記受信プロ
セツサが前記データ送信割込み信号の受信により
知ると、この受信プロセツサは、前記少なくとも
２個の入力ポートが、前記通信ラインを介して受
け取つたデータおよびアドレス情報の処理を行う
ことを特徴とするものである。

（作用） 送信側では、本来の送信データのほかに、個々
のデータの識別情報としての役割をもつアドレス
情報を送出する。

この場合、送信側プロセツサは、外部プロセツ
サへのデータ伝送を意識して特別な伝送処理を行
わなくても、特定のアドレス領域に書き込みアク
セスするだけで、自動的に外部プロセツサへの伝
送処理が行われるようになつている。

これによつて、少なくとも２個の通信用レジス
タ（通信用データ出力ポート）にデータおよびア
ドレス情報が同時に書き込まれる。すなわち、ア
ドレスデコーダのデコード出力である、同一（共
通）の書き込み信号によつて書き込みが行われ
る。また、この通信用レジスタへの書き込みと同
時に（現実には時間遅延があるため、ほぼ同時
に）、通信用レジスタの出力（送信データ）が確
定する。

この場合、前述の、データとアドレス情報の同
時書き込みの結果として、各通信用レジスタから
出力される送信データと送信データのアドレス情
報とは時間軸上で一致して並存している、すなわ
ち対をなす対応関係を保つて送信される。すなわ
ち、データとアドレスは同期して送信されること
になる。これにより、受信側プロセツサのデータ
を個別に認識しての確実な処理が保証され、ま
た、伝送ミスからの回復が容易となり、また、最
少アクセスによる通信効率の向上も達成される。

上述したように、送信側における共通の書き込
み信号（デコード出力）の発生は、通信用レジス
タ出力の確定を示す意味を持つため、この信号を
ストローブ信号として受信側に送ることとし、構
成を簡略化している。

受信側プロセツサは、ストローブ信号を受け取
つて送信データの確定を知ると、まず、アドレス
情報を読み込んで電文（本来のデータ）の種別等
を認識し、次に、その電文データを読み込んで処
理を行う。

（実施例） 以下、図面を参照して本発明の実施例を詳細に
説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。図において、１０はデータを通信用データ
出力ポートを経由して送信するプロセツサで、該
プロセツサ１０はレジスタを通信用データ出力ポ
ートとした通信用データレジスタ１１にデータを
書き込み、同じくレジスタを出力ポートとした通
信用データレジスタ１２に該当アドレスを書き込
む。１３は前記アドレス信号を復調して書き込み
アドレス信号及びデータ送信割込信号を出力する
アドレスデコーダである。

２１はプロセツサ１０と通信用データレジスタ
１１を結ぶデータバス、２２はプロセツサ１０と
通信用データレジスタ１２を結ぶアドレスバス
で、アドレスデコーダ１３にも接続されている。
５１は通信用データレジスタ１１から通信ライン
１００を経て送信データを受ける入力ポート、５
２は通信用データレジスタ１２から通信ライン１
０１を経て前記送信データに対応するアドレス信
号を受ける入力ポートである。５３はプロセツサ
５４からアドレス信号を受け、入力ポート５１，
５２の受信した信号を読み出すための読み出しア
ドレスを出力するアドレスデコーダである。６１
は入力ポート５１，５２からの受信データをプロ
セツサ５４に送るデータバス、６２はプロセツサ
５４からアドレスデコーダ５３に信号を送るアド
レスバス、１０３はアドレスデコーダ１３からプ
ロセツサ５４にデータ送信割込信号を送るデータ
送信割込信号ラインである。

上記のように構成された実施例の動作を説明す
る。プロセツサ１０からプロセツサ５４にデータ
を送るに当り、予め送られるデータの態様を定め
ておく。その例を第２図に示す。同図はプロセツ
サ１０に設けた通信用データレジスタ１１に割当
てたアドレス領域を示している。図において、
α、β、γ、δは仮に定めたアドレスの単位で、
それぞれの領域には16の文字、記号を書くことが
できる。１つのレジスタには通常１つの番地を割
当てるが、本実施例では通信用データレジスタ１
１に複数の番地を割当てる。例えば16進数の＄０
〜＄40迄の番地を割当てるものとし、α領域即ち
＄00〜＄0Fには情報０（例えば住所）、β領域即
ち＄00〜＄1Fには情報１、同様にγ領域即ち
＄20〜＄2Fには情報２、δ領域即ち＄30〜＄3F
には情報３を書き込むものとプロセツサ５４との
間で定めておく。図中、α領域中のラインである
ａ、ｂ、ｃ等は８ビツトの１文字を表わしてお
り、それぞれアドレス＄00、＄01、＄02に対応し
ている。

今、プロセツサ１０からプロセツサ５４に或る
一連の電文を送信しようとするとき、プロセツサ
１０は第２図に示した＄00〜＄40のアドレスにデ
ータの書き込みを行う。このとき＄00〜＄40のど
のアドレスを指定してもそのデータはデータバス
２１を経て通信用データレジスタ１１に書き込ま
れる。従つて、先の例の各文字ａ、ｂ、ｃは通信
用データレジスタ１１に書き込まれ、該文字ａ、
ｂ、ｃに該当するアドレス＄00、＄01、＄02はア
ドレスバス２２を経て通信用データレジスタ１２
にそれぞれ同時に書き込まれる。この通信用デー
タレジスタ１１，１２に対する書き込みは、アド
レスデコーダ１３がプロセツサ１０からアドレス
＄00〜＄40に相当するアドレス信号をアドレスバ
ス２２を経て受けた時に出力する書き込みアドレ
スによつて行われる。

この書き込み状態を第３図に示す。図におい
て、イはプロセツサ１０のアドレスバス信号を示
し、先に示した例では＄00、＄01、＄02という信
号である。ロはプロセツサ１０のデータバス信号
ａ、ｂ、ｃという信号である。ハは図の矢印の立
下りのエツジで通信用データレジスタ１１，１２
に書き込みを行うアドレスデコーダ１３の出力で
ある。ニは通信用データレジスタ１１の出力信
号、ホは通信用データレジスタ１２の出力信号で
ある。図において、明らかなようにアドレスデコ
ーダ１３の出力の書き込みアドレスによりプロセ
ツサ１０のデータバス信号とアドレスバス信号は
それぞれ通信用データレジスタ１１と１２に書き
込まれて通信ライン１００，１０１に送り出され
る。この２信号は時間的に一致しているため文字
ａのアドレスは＄00、文字ｂのアドレスは＄01と
いつでも確認できる。

又、この書き込みアドレスはプロセツサ５４に
データ送信割込信号として入力される。前記通信
用データレジスタ１１の出力信号は通信ライン１
００を経て入力ポート５１に入力され、通信用デ
ータレジスタ１２の出力信号は通信ライン１０１
を経て入力ポート５２に入力される。プロセツサ
５４はデータ送信割込信号ライン１０３より送ら
れてくる割込信号によりアドレスデコーダ５３を
動作させて読み出しアドレスを発生させ、まず入
力ポート５２の内容（アドレス情報）を読み出し
て入力ポート５１に受信されたデータの電文中に
おける種別を判断し、次に入力ポート５１のデー
タを読み出して入力ポート５２のデータに従つて
入力ポート５１のデータを処理する。先に示した
例によれば、入力ポート５１のデータａ、ｂ、ｃ
と入力ポート５２のアドレス＄00、＄01、＄02と
は対応しており、読み出しアドレスによる読み出
しは同時であるため、送られてきたデータは常に
送られてきたアドレスと対応している。従つて信
号伝送中に電文ミスがあつてもアドレスが分つて
いるため脱落したデータの位置は容易に判明す
る。

上記のように本実施例ではデータとアドレスが
常に対応しているので伝送ミスを生じた場合でも
そのミスの位置が分るため、その部分だけ再送す
ればよく、データ全部の再送のような無駄をなく
すことができる。又、電文の送信順は正規の順序
にとらわれることなく、如何なる順序で送信して
も対応しているアドレスによつて正しく並べ変え
ることができる。

上述の説明においては、出力ポートとしてデー
タレジスタを用いた場合を例にとつたが、必ずし
もこれに限るものではなくその他のポート機能を
有する回路を用いることができる。又、出力ポー
ト、入力ポートも各１個に限るものではなく、複
数個用いることができる。又、上述の実施例はレ
ジスタ通信の形態によるものであつたが、FIFO
メモリを使用したものであつてもよい。この場合
には、通信用データレジスタをFIFOメモリで置
換する。又、本実施例ではプロセツサ１０からプ
ロセツサ５４に向かう単方向について示したが両
方向にしてもよいことは当然である。又、１系統
のみの送受信に止まらず複数系統の同時送受信を
行つてもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば電
文の各データにアドレスを対応させて同期して送
信するため、各データの識別を行うことができ、
伝送ミスがあつてもその部分の位置の識別が可能
なために全文の再送をすることなくその部分の再
送を行えばよく、従つてパリテイチエツク、数量
チエツク等が不要でソフトウエア上の負担も軽く
することができる。

さらに、送信側のプロセツサでは、データを書
き込むと同時にアドレス情報も自動的に出力ポー
ト（通信レジスタ）に書き込まれるため、所要の
アクセス回数が最少で済み、ソフトウエアの負担
が少なく、通信効率の向上に寄与する効果もあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図はデータとアドレスの関係及びデータの態様を
示す図、第３図は信号の通信用データレジスタへ
の書き込み状態を示す図、第４図、第５図は従来
のデータ通信回路を示す図で、第４図はレジスタ
を使用した場合、第５図はFIFOを使用した場合
を示す図である。 １，２，１０，５４……プロセツサ、３，４…
…レジスタ、５，６……FIFO、１１，１２……
通信用データレジスタ、１３，５３……アドレス
デコーダ、２１，６１……データバス、２２，６
２……アドレスバス、５１，５２……入力ポー
ト。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサ相互間のデータのやりとりを行う
   データ通信回路であつて、 送信プロセツサ１０側に少なくとも２個の通信
   用出力ポート１１，１２が設けられ、これらの通
   信用出力ポート１１，１２はそれぞれ、前記送信
   プロセツサ１０と外部送信用のデータバス２１お
   よび外部送信用のアドレスバス２２を介して接続
   されており、 受信プロセツサ側には、前記少なくとも２個の
   通信用出力ポート１１，１２に対応して少なくと
   も２個の入力ポート５１，５２が設けられ、これ
   らの入力ポートはそれぞれ、前記通信用出力ポー
   ト１１，１２と通信ライン１００，１０１を介し
   て接続されており、 また、送信プロセツサ１０側には、前記外部送
   信用のアドレスバス２２上のアドレス信号を入力
   とするアドレスデコーダ１３が設けられており、
   このアドレスデコーダ１３のデコード出力信号
   は、前記少なくとも２個の通信用出力ポート１
   １，１２のそれぞれに共通のデータ書き込み信号
   として供給されるようになつており、また、この
   アドレスデコーダ１３のデコード出力信号は、前
   記受信プロセツサ５４へデータ送信割込み信号１
   ０３としても供給されるようになつており、 送信プロセツサ１０が受信プロセツサ５４にデ
   ータ通信を行う場合、送信プロセツサ１０が、特
   定のアドレス領域に対する書込みアドレスを発生
   させると、前記外部送信用のデータバス２１上お
   よび外部送信用アドレスバス２２上に、外部に送
   信すべきデータとアドレス情報がそれぞれ発生
   し、この発生したデータとアドレス情報は、前記
   アドレスデコーダ１３から出力される前記共通の
   書き込み信号が前記少なくとも２個の通信用出力
   ポート１１，１２のそれぞれに入力されたタイミ
   ングで、この少なくとも２個の通信用出力ポート
   １１，１２のそれぞれに書き込まれ、この書き込
   みによつて前記少なくとも２個の通信用出力ポー
   ト１１，１２の出力データは時間軸上で対をなす
   関係をもつて確定し、この出力データの確定を、
   前記受信プロセツサ５４が前記データ送信割込み
   信号１０３の受信により知ると、この受信プロセ
   ツサ５４は、前記少なくとも２個の入力ポート５
   １，５２が、前記通信ライン１００，１０１を介
   して受け取つたデータおよびアドレス情報の処理
   を行うことを特徴とするデータ通信回路。