JPH0451846B2 - - Google Patents
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- Publication number
- JPH0451846B2 JPH0451846B2 JP56208571A JP20857181A JPH0451846B2 JP H0451846 B2 JPH0451846 B2 JP H0451846B2 JP 56208571 A JP56208571 A JP 56208571A JP 20857181 A JP20857181 A JP 20857181A JP H0451846 B2 JPH0451846 B2 JP H0451846B2
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- JP
- Japan
- Prior art keywords
- voltage
- load
- power supply
- control transistor
- diode
- Prior art date
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- Expired - Lifetime
Links
- 230000002159 abnormal effect Effects 0.000 claims description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
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- Engineering & Computer Science (AREA)
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
本発明は定電圧電源装置の特に負荷側のサージ
耐性を高めた異常電圧保護回路に関する。
耐性を高めた異常電圧保護回路に関する。
一般に、CMOSトランジスタ回路等を負荷と
する定電圧電源回路として第１図に示すように構
成されたものが知られている。第１図において、
Q1は電源１とCMOSトランジスタ回路等の負荷
２との間に接続された直列制御トランジスタ、
D1は抵抗Ｒと直列に接続されたツエナーダイオ
ード、Q2およびD2は誤差増幅回路を構成するト
ランジスタおよびダイオードである。
する定電圧電源回路として第１図に示すように構
成されたものが知られている。第１図において、
Q1は電源１とCMOSトランジスタ回路等の負荷
２との間に接続された直列制御トランジスタ、
D1は抵抗Ｒと直列に接続されたツエナーダイオ
ード、Q2およびD2は誤差増幅回路を構成するト
ランジスタおよびダイオードである。
第１図において、トランジスタQ2のベース、
エミツタ間電圧VBE2はダイオードD2の順方向VD2
に略等しいため、負荷側端子の電圧がツエナーダ
イオードD1によつて設定された基準電圧に等し
い場合には誤差増幅回路が定常化しており、直列
制御トランジスタＱの普通度が定常状態にあり、
負荷２に所定の電圧が印加される。
エミツタ間電圧VBE2はダイオードD2の順方向VD2
に略等しいため、負荷側端子の電圧がツエナーダ
イオードD1によつて設定された基準電圧に等し
い場合には誤差増幅回路が定常化しており、直列
制御トランジスタＱの普通度が定常状態にあり、
負荷２に所定の電圧が印加される。
今、負荷側端子の電圧が上昇したとするとダイ
オードD2に流れる電流が増し、抵抗R2に流れる
電流が増加するので抵抗R2の両端電圧が上昇し、
トランジスタQ2のベース、エミツタ間電圧が低
下する。したがつてトランジスタQ2のコレクタ、
エミツタ間に流れる電流IC2、すなわち直列制御
トランジスタQ1のベース電流が減少し、直列制
御トランジスタQ1のエミツタ、コレクタ間イン
ピーダンスが増し、負荷側端子の電圧を低下させ
るように作用する。逆に負荷側端子の電圧が下降
したときにはダイオードD2に流れる電流ID2が減
少し、抵抗R2の両端電圧が下降し、直列制御ト
ランジスタQ1のベース電流が増加するので直列
制御トランジスタQ1のエミツタ、コレクタ間イ
ンピーダンスが減少し、負荷側端子の電圧を上昇
させるように作用する。したがつて、いずれの場
合も負荷側端子の電圧がツエナーダイオードD1
によつて設定された一定電圧になるように作用す
る。
オードD2に流れる電流が増し、抵抗R2に流れる
電流が増加するので抵抗R2の両端電圧が上昇し、
トランジスタQ2のベース、エミツタ間電圧が低
下する。したがつてトランジスタQ2のコレクタ、
エミツタ間に流れる電流IC2、すなわち直列制御
トランジスタQ1のベース電流が減少し、直列制
御トランジスタQ1のエミツタ、コレクタ間イン
ピーダンスが増し、負荷側端子の電圧を低下させ
るように作用する。逆に負荷側端子の電圧が下降
したときにはダイオードD2に流れる電流ID2が減
少し、抵抗R2の両端電圧が下降し、直列制御ト
ランジスタQ1のベース電流が増加するので直列
制御トランジスタQ1のエミツタ、コレクタ間イ
ンピーダンスが減少し、負荷側端子の電圧を上昇
させるように作用する。したがつて、いずれの場
合も負荷側端子の電圧がツエナーダイオードD1
によつて設定された一定電圧になるように作用す
る。
ところが第１図に示す従来の定電圧電源回路で
は負荷側端子に静電気障害や誘導起電力障害が発
生し、強制的にその電圧がつり上げられると、上
記制御作用ではこれを充分に吸収することができ
ず、第２図Ａに示すように瞬間的に大きなピーク
電圧が負荷２に印加されることになる。したがつ
て、CMOSトランジスタ回路等を負荷２として
接続した場合にはCMOSトランジスタ回路がラ
ツチアツプ現象を引き起すことになり完全に破壊
されてしまうという問題がある。
は負荷側端子に静電気障害や誘導起電力障害が発
生し、強制的にその電圧がつり上げられると、上
記制御作用ではこれを充分に吸収することができ
ず、第２図Ａに示すように瞬間的に大きなピーク
電圧が負荷２に印加されることになる。したがつ
て、CMOSトランジスタ回路等を負荷２として
接続した場合にはCMOSトランジスタ回路がラ
ツチアツプ現象を引き起すことになり完全に破壊
されてしまうという問題がある。
そのため、従来よりこれを防止するために負荷
側端子にコンデンサＣや電圧制限用のツエナーダ
イオードD3を接続し、これによつて上記ピーク
電圧を吸収するように構成することが考えられて
いる。しかしながらコンデンサＣを接続しただけ
では第２図Ｂに示すように依然として大きな電圧
が負荷に印加されることになり、また仮にツエナ
ーダイオードD3を接続したとしてもこのツエナ
ーダイオードD3に流れるリーク電流は極力小さ
くしなければならないため、上記ツエナーダイオ
ードD3のツエナー電圧は定常体状態における負
荷側端子の電圧より充分大きく設定しなければな
らず、結局、第２図Ｃに示すように依然として大
きな電圧が負荷に印加されるという問題があつ
た。
側端子にコンデンサＣや電圧制限用のツエナーダ
イオードD3を接続し、これによつて上記ピーク
電圧を吸収するように構成することが考えられて
いる。しかしながらコンデンサＣを接続しただけ
では第２図Ｂに示すように依然として大きな電圧
が負荷に印加されることになり、また仮にツエナ
ーダイオードD3を接続したとしてもこのツエナ
ーダイオードD3に流れるリーク電流は極力小さ
くしなければならないため、上記ツエナーダイオ
ードD3のツエナー電圧は定常体状態における負
荷側端子の電圧より充分大きく設定しなければな
らず、結局、第２図Ｃに示すように依然として大
きな電圧が負荷に印加されるという問題があつ
た。
本発明は以上のような従来の欠点を除去するも
のであり、負荷側端子に大きな電圧が現れてもこ
れを素早く吸収し定常状態に戻すことのできる優
れた定電圧電源装置の異常電圧保護回路を提供す
るものである。
のであり、負荷側端子に大きな電圧が現れてもこ
れを素早く吸収し定常状態に戻すことのできる優
れた定電圧電源装置の異常電圧保護回路を提供す
るものである。
以下、本発明の定電圧電源装置の異常電圧保護
回路について一実施例の図面とともに説明する。
第３図は本発明の定電圧電源回路における一実施
例の電気的結線図であり、図中、第１図と同一符
号を付したものは第１図と同一のものを示してい
る。そして、D4はアノードが直列制御トランジ
スタQ1の出力側すなわちコレクタに接続されカ
ソードが抵抗R1とツエナーダイオードD1との接
続点に接続されたダイオードである。
回路について一実施例の図面とともに説明する。
第３図は本発明の定電圧電源回路における一実施
例の電気的結線図であり、図中、第１図と同一符
号を付したものは第１図と同一のものを示してい
る。そして、D4はアノードが直列制御トランジ
スタQ1の出力側すなわちコレクタに接続されカ
ソードが抵抗R1とツエナーダイオードD1との接
続点に接続されたダイオードである。
上記実施例において負荷側端子ｂの電圧が上昇
したり、下降したりするとダイオードD2に流れ
る電流が増加したり、減少したりして第１図に示
す従来の定電圧電源回路と同じように負荷側端子
ｂの電圧がツエナーダイオードD1によつて設定
された基準電圧と同じになるよう制御される。そ
して、負荷側端子ｂに静電気障害、誘導起電力障
害等による高電圧が発生した場合にはダイオード
D4が導通してダイオードD4、ツエナーダイオー
ドD1を通してこの電圧が吸収されることになり、
負荷２に印加される電圧は第４図に示すように著
しく安定したものになる。
したり、下降したりするとダイオードD2に流れ
る電流が増加したり、減少したりして第１図に示
す従来の定電圧電源回路と同じように負荷側端子
ｂの電圧がツエナーダイオードD1によつて設定
された基準電圧と同じになるよう制御される。そ
して、負荷側端子ｂに静電気障害、誘導起電力障
害等による高電圧が発生した場合にはダイオード
D4が導通してダイオードD4、ツエナーダイオー
ドD1を通してこの電圧が吸収されることになり、
負荷２に印加される電圧は第４図に示すように著
しく安定したものになる。
したがつて、上記実施例によれば負荷２として
CMOSトランジスタ回路等を用いた場合でも負
荷そのものが静電気障害や誘導起電力障害によつ
て破壊されるようなことは全くなく、実用上きわ
めて有利なものである。
CMOSトランジスタ回路等を用いた場合でも負
荷そのものが静電気障害や誘導起電力障害によつ
て破壊されるようなことは全くなく、実用上きわ
めて有利なものである。
尚、定常状態ではダイオードD4のアノード、
カソード間に加かる電圧は零であり、ダイオード
D4には何の電流も流れず、したがつて余分な電
力消費を起すことも全くないという利点を有す
る。
カソード間に加かる電圧は零であり、ダイオード
D4には何の電流も流れず、したがつて余分な電
力消費を起すことも全くないという利点を有す
る。
以上、実施例より明らかなように本発明の定電
圧電源回路の異常電圧保護回路は電源と負荷との
間に直列制御トランジスタを接続し、上記負荷に
印加される電圧と基準電圧とを比較し、その差に
示じた電圧を上記直列制御トランジスタのベース
に印加し、直列制御トランジスタのエミツタ、コ
レクタ間インピーダンスを制御して上記負荷に印
加される電圧を一定に保つように構成すると共に
上記制御トランジスタの負荷側に異常高電圧が印
加された時に発生する異常電流を上記負荷側から
上記ツエナーダイオードへ流すダイオードを上記
負荷側と上記ツエナーダイオードとの間に直接接
続したので、上記制御トランジスタに異常な電圧
が現れたときでもこれを素早く吸収して負荷の破
壊を防止することができるものである。
圧電源回路の異常電圧保護回路は電源と負荷との
間に直列制御トランジスタを接続し、上記負荷に
印加される電圧と基準電圧とを比較し、その差に
示じた電圧を上記直列制御トランジスタのベース
に印加し、直列制御トランジスタのエミツタ、コ
レクタ間インピーダンスを制御して上記負荷に印
加される電圧を一定に保つように構成すると共に
上記制御トランジスタの負荷側に異常高電圧が印
加された時に発生する異常電流を上記負荷側から
上記ツエナーダイオードへ流すダイオードを上記
負荷側と上記ツエナーダイオードとの間に直接接
続したので、上記制御トランジスタに異常な電圧
が現れたときでもこれを素早く吸収して負荷の破
壊を防止することができるものである。
第１図は従来の定電圧電源装置の異常電圧保護
回路を示す回路図、第２図は同回路の特性図、第
３図は本発明の定電圧電源装置の異常電圧保護回
路の一実施例の回路図、第４図は同回路の特性図
である。 １……電源、２……負荷、Q1……直列制御ト
ランジスタ、Q2……トランジスタ、D1……ツエ
ナーダイオード、D2〜D4……ダイオード、R1，
R2……抵抗。
回路を示す回路図、第２図は同回路の特性図、第
３図は本発明の定電圧電源装置の異常電圧保護回
路の一実施例の回路図、第４図は同回路の特性図
である。 １……電源、２……負荷、Q1……直列制御ト
ランジスタ、Q2……トランジスタ、D1……ツエ
ナーダイオード、D2〜D4……ダイオード、R1，
R2……抵抗。
Claims (1)
- １ 電源と負荷との間に直列に制御トランジスタ
を接続し、電源から抵抗を通じて電流をツエナー
ダイオードに供給して基準電圧を得、基準電圧と
負荷電圧とを比較して、その差に応じた電流を上
記制御トランジスタのベースに供給して制御トラ
ンジスタのエミツタ・コレクタ間インピーダンス
を制御することで、負荷電圧を上記基準電圧とほ
ぼ等しく一定にするとともに、上記制御トランジ
スタの負荷側に異常高電圧が印加された時に発生
する異常電流を上記負荷側から上記ツエナーダイ
オードへ流すダイオードを上記負荷側と上記ツエ
ナーダイオードとの間に直接接続したことを特徴
とする定電圧電源回路の異常電圧保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208571A JPS58107920A (ja) | 1981-12-22 | 1981-12-22 | 定電圧電源回路の異常電圧保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208571A JPS58107920A (ja) | 1981-12-22 | 1981-12-22 | 定電圧電源回路の異常電圧保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107920A JPS58107920A (ja) | 1983-06-27 |
| JPH0451846B2 true JPH0451846B2 (ja) | 1992-08-20 |
Family
ID=16558382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208571A Granted JPS58107920A (ja) | 1981-12-22 | 1981-12-22 | 定電圧電源回路の異常電圧保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107920A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977158A (ja) * | 1972-11-30 | 1974-07-25 | ||
| JPS5589113A (en) * | 1978-12-26 | 1980-07-05 | Tsubakimoto Chain Co | Engaging and disengaging device for pusher of storable pusher conveyor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370125U (ja) * | 1976-11-15 | 1978-06-13 | ||
| JPS5937854Y2 (ja) * | 1978-12-15 | 1984-10-20 | 株式会社東芝 | 定電圧電源回路 |
-
1981
- 1981-12-22 JP JP56208571A patent/JPS58107920A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977158A (ja) * | 1972-11-30 | 1974-07-25 | ||
| JPS5589113A (en) * | 1978-12-26 | 1980-07-05 | Tsubakimoto Chain Co | Engaging and disengaging device for pusher of storable pusher conveyor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107920A (ja) | 1983-06-27 |
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