JPH04515A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04515A JPH04515A JP2143192A JP14319290A JPH04515A JP H04515 A JPH04515 A JP H04515A JP 2143192 A JP2143192 A JP 2143192A JP 14319290 A JP14319290 A JP 14319290A JP H04515 A JPH04515 A JP H04515A
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- JP
- Japan
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- clock
- block
- signal
- period
- cycle
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- Granted
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- 230000001360 synchronised effect Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、クロックに同期して動作するシステムにおけ
る内部クロックの供給方式に関するものである。
る内部クロックの供給方式に関するものである。
従来の技術
第６図は従来の同期式システムのブロック図である。第
６図において、２３は周期Ｔの２相クロックφ３．φ４
を生成するクロックジェネレータ、２４は命令デコーダ
、２５は入力ラッチ２６と時間Ｔ以内で動作するデータ
処理部２７と出力ラッチ２８からなるブロックＣ１２９
は大力ラッチ３０と時間Ｔ／２以内で動作するデータ処
理部３１と出力ラッチ３２からなるブロックＤ１３３は
クロックφ３．３４はクロックφ４．３５は外部命令信
号、３Ｂはイネーブル信号Ｅ３．３７はイネーブル信号
Ｅ４．３８はデータバスＸ１３９はデータバスＹ１４０
はデータバスＺ１４１は外部クロックφである。第７図
は、第６図に示した従来の同期式システムのタイミング
図である。以上のように構成された従来例のクロック供
給方式の同期式システムについて、以下その動作とクロ
ックとの関係を第６図及び第７図を用いて説明する。命
令デコーダ２４は、クロックφ４（３４）が旧ｇｈの時
、外部命令信号３５を取り込みデコードを行う。命令デ
コーダ２４は外部命令信号３５により指定されるブロッ
クに対して、クロックφａ（３３）の立ち上がりに同期
してイネーブル信号Ｅ ｓ （３Ｇ）またはＥａ（３７
）を出力する。第６図及び第７図において、外部命令信
号Ｉ４がデコードされた結果、ブロックＣ（２５）が動
作する場合、ブロックＣ（２５）はクロックφａ（３３
）が旧ｇｈでイネーブル信号Ｅ２（３Ｇ）が旧ｇｈの時
、入力ラッチ２ＢはデータバスＸ（３ｇ）よりデータを
取り込んだ後、データ処理部２７において処理を行う。
６図において、２３は周期Ｔの２相クロックφ３．φ４
を生成するクロックジェネレータ、２４は命令デコーダ
、２５は入力ラッチ２６と時間Ｔ以内で動作するデータ
処理部２７と出力ラッチ２８からなるブロックＣ１２９
は大力ラッチ３０と時間Ｔ／２以内で動作するデータ処
理部３１と出力ラッチ３２からなるブロックＤ１３３は
クロックφ３．３４はクロックφ４．３５は外部命令信
号、３Ｂはイネーブル信号Ｅ３．３７はイネーブル信号
Ｅ４．３８はデータバスＸ１３９はデータバスＹ１４０
はデータバスＺ１４１は外部クロックφである。第７図
は、第６図に示した従来の同期式システムのタイミング
図である。以上のように構成された従来例のクロック供
給方式の同期式システムについて、以下その動作とクロ
ックとの関係を第６図及び第７図を用いて説明する。命
令デコーダ２４は、クロックφ４（３４）が旧ｇｈの時
、外部命令信号３５を取り込みデコードを行う。命令デ
コーダ２４は外部命令信号３５により指定されるブロッ
クに対して、クロックφａ（３３）の立ち上がりに同期
してイネーブル信号Ｅ ｓ （３Ｇ）またはＥａ（３７
）を出力する。第６図及び第７図において、外部命令信
号Ｉ４がデコードされた結果、ブロックＣ（２５）が動
作する場合、ブロックＣ（２５）はクロックφａ（３３
）が旧ｇｈでイネーブル信号Ｅ２（３Ｇ）が旧ｇｈの時
、入力ラッチ２ＢはデータバスＸ（３ｇ）よりデータを
取り込んだ後、データ処理部２７において処理を行う。
データ処理部２７は時間Ｔ以内でデータの処理を終了す
る。
る。
出力ラッチ２８はクロックφＪ（３４）が旧ｇｈでイネ
ーブル信号Ｅａ（３Ｂ）が旧ｇｈの時、データ処理部２
７の出力データを取り込み、データバスＹ（３９）へ出
力する。
ーブル信号Ｅａ（３Ｂ）が旧ｇｈの時、データ処理部２
７の出力データを取り込み、データバスＹ（３９）へ出
力する。
出力ラッチ２８は、クロックφＪ（３４）がＬｏｗにな
る直前のデータを保持する。したがって、ブロックＣ（
２５）で処理されたデータは正しくデータバスＹ（３９
）へと出力される。つぎに、外部命令信号Ｉ６がデコー
ドされた結果、ブロックＤ（２９）が動作する場合、ク
ロックφａ（３３）が旧ｇｈでイネーブル信号Ｅ４（３
７）が旧ｇｈの時、入力ラッチ３ｏはデータバスＸ（３
８）よりデータを取り込み、データ処理部３１において
処理を行う。データ処理部３１は時間Ｔ／２以内でデー
タ処理を終了し、イネーブル信号Ｅ ４ （３７）が旧
ｇｈでクロックφ４が旧ｇｈになると同時に正しいデー
タが出力ラッチ３２よりデータバスＺ（４０）へ出力さ
れる。したがって、ブロックＤ （２９）においてはイ
ネーブル信号Ｅ Ｊ （３７）がＨｌｇｈである時間Ｔ
の内、半分の時間Ｔ／２はデータ処理を行わない状態に
なっている。上記の状態を回避する１つの手段として、
クロックφ３．φ４の周期をＴ／２とする方法が考えら
れる。この時、ブロックＣ（２５）においては中間的に
データを保持するための中間ラッチが必要となる。これ
を第８図に示す。第８図はブロックＣ’（４７）を示し
、４２は入力ラッチ、３３は中間ラッチ、４４は出力ラ
ッチであり、４５と４６はそれぞれ時間Ｔ／２以内で動
作するデータ処理部である。ブロックＣ’（４７）は中
間ラッチ４３のセットアツプ時間分だけ、内部でのデー
タ処理時間を短かくする必要がある。
る直前のデータを保持する。したがって、ブロックＣ（
２５）で処理されたデータは正しくデータバスＹ（３９
）へと出力される。つぎに、外部命令信号Ｉ６がデコー
ドされた結果、ブロックＤ（２９）が動作する場合、ク
ロックφａ（３３）が旧ｇｈでイネーブル信号Ｅ４（３
７）が旧ｇｈの時、入力ラッチ３ｏはデータバスＸ（３
８）よりデータを取り込み、データ処理部３１において
処理を行う。データ処理部３１は時間Ｔ／２以内でデー
タ処理を終了し、イネーブル信号Ｅ ４ （３７）が旧
ｇｈでクロックφ４が旧ｇｈになると同時に正しいデー
タが出力ラッチ３２よりデータバスＺ（４０）へ出力さ
れる。したがって、ブロックＤ （２９）においてはイ
ネーブル信号Ｅ Ｊ （３７）がＨｌｇｈである時間Ｔ
の内、半分の時間Ｔ／２はデータ処理を行わない状態に
なっている。上記の状態を回避する１つの手段として、
クロックφ３．φ４の周期をＴ／２とする方法が考えら
れる。この時、ブロックＣ（２５）においては中間的に
データを保持するための中間ラッチが必要となる。これ
を第８図に示す。第８図はブロックＣ’（４７）を示し
、４２は入力ラッチ、３３は中間ラッチ、４４は出力ラ
ッチであり、４５と４６はそれぞれ時間Ｔ／２以内で動
作するデータ処理部である。ブロックＣ’（４７）は中
間ラッチ４３のセットアツプ時間分だけ、内部でのデー
タ処理時間を短かくする必要がある。
発明が解決しようとする課題
従来の同期式システムは次のような問題点を有していた
。すなわち、 １）クロック周期に同期させるため、各ブロックにおい
てラッチ間にあるデータ処理部の内部処理時間をクロッ
ク周期以下にするという設計上の制約があった。
。すなわち、 １）クロック周期に同期させるため、各ブロックにおい
てラッチ間にあるデータ処理部の内部処理時間をクロッ
ク周期以下にするという設計上の制約があった。
２）データ処理部の内部処理時間がクロック周期を大き
く下回る場合、残りの時間は実質上データ処理が行われ
ない待ち時間となる。
く下回る場合、残りの時間は実質上データ処理が行われ
ない待ち時間となる。
３）データ処理部の内部処理時間がクロック周期の数倍
である場合、前記１）の理由によりデータ処理部を二分
割もしくは数分割し、その分割数に応じて中間データを
保持するための中間ラッチを設けなければならない。こ
の場合新たに中間ラッチにおけるセットアツプ時間やデ
ータがラッチを通過する時間を必要とすることから、有
効サイクル内でのデータ処理部が利用できる時間の減少
が生じていた。
である場合、前記１）の理由によりデータ処理部を二分
割もしくは数分割し、その分割数に応じて中間データを
保持するための中間ラッチを設けなければならない。こ
の場合新たに中間ラッチにおけるセットアツプ時間やデ
ータがラッチを通過する時間を必要とすることから、有
効サイクル内でのデータ処理部が利用できる時間の減少
が生じていた。
本発明はかかる点に鑑み、中間ラッチを必要とせず、各
ブロック内部での待ち時間を短縮できるように設定した
クロックを生成または選択し、それを供給する方式およ
び演算処理装置を提供することを目的とする。
ブロック内部での待ち時間を短縮できるように設定した
クロックを生成または選択し、それを供給する方式およ
び演算処理装置を提供することを目的とする。
課題を解決するための手段
本発明は、上述の課題を解決するため、少なくとも第１
の周期Ｔ１で動作する第１ブロックと、第２の周期Ｔ２
で動作する第２ブロックを含み、前記第１の周期Ｔ１と
前記第２の周期Ｔ２が整数の比を持つ同期式システムに
おいて、前記各ブロックを動作させる命令より前記各ブ
ロックに必要な最大周期を識別し、前記各ブロックの動
作時に前記最大周期を持つクロックを生成または選択し
て前記同期式システムに供給することを特徴とするもの
である。
の周期Ｔ１で動作する第１ブロックと、第２の周期Ｔ２
で動作する第２ブロックを含み、前記第１の周期Ｔ１と
前記第２の周期Ｔ２が整数の比を持つ同期式システムに
おいて、前記各ブロックを動作させる命令より前記各ブ
ロックに必要な最大周期を識別し、前記各ブロックの動
作時に前記最大周期を持つクロックを生成または選択し
て前記同期式システムに供給することを特徴とするもの
である。
作用
本発明は上述の構成により、同期式システム内の各ブロ
ックに対して、ある命令で動作するブロックを識別し、
そのブロックが必要とする最大周期クロックを供給する
。このことにより、前記各ブロック内部での待ち時間を
短くするようにクロック周期を設定することが可能とな
り、冗長な中間ラッチを新たに付加する必要をなくすこ
とができる。したがって、同期式システム内の各ブロッ
クを最適なクロックで動作させることにより高速化を実
現でき、中間ラッチ等の冗長なハードウェアを省いたシ
ステムの実現を可能とする。
ックに対して、ある命令で動作するブロックを識別し、
そのブロックが必要とする最大周期クロックを供給する
。このことにより、前記各ブロック内部での待ち時間を
短くするようにクロック周期を設定することが可能とな
り、冗長な中間ラッチを新たに付加する必要をなくすこ
とができる。したがって、同期式システム内の各ブロッ
クを最適なクロックで動作させることにより高速化を実
現でき、中間ラッチ等の冗長なハードウェアを省いたシ
ステムの実現を可能とする。
実施例
（実施例１）
第１図は本発明の一実施例において、内部処理時間がＴ
以下であるブロックと、内部処理時間が２Ｔ以下である
ブロックとを含む同期式システムのブロック図を示すも
のである。第１図において、１はクロック周期変更信号
１６によりクロック周期をＴから２Ｔへ変更できるクロ
ックジェネレータ、２は外部命令信号１３により動作さ
せるブロックを指定すると共に、クロック周期変更信号
１６を生成する命令デコーダ、３は入力ラッチ４と内部
処理時間がＴ以下であるデータ処理部５と出力ラッチ６
を含むブロックＡ、 ７は入力ラッチ８と内部処理時
間が２Ｔ以下であるデータ処理部９と出力ラッチＩＯを
含むブロックＢ、 １１はクロックφ１，１２はクロ
ックφ２，１４はイネーブル信号Ｅ Ｉ 、１５はイネ
ーブル信号Ｅｚ、１７はデータバスＸ１１８はデータバ
スＹ１１９はデータバスＺ１２０は外部クロックφであ
る。ブロックＡ３及びブロックＢ７は、例えばそれぞれ
加算器と乗算器のようなものが考えられる。
以下であるブロックと、内部処理時間が２Ｔ以下である
ブロックとを含む同期式システムのブロック図を示すも
のである。第１図において、１はクロック周期変更信号
１６によりクロック周期をＴから２Ｔへ変更できるクロ
ックジェネレータ、２は外部命令信号１３により動作さ
せるブロックを指定すると共に、クロック周期変更信号
１６を生成する命令デコーダ、３は入力ラッチ４と内部
処理時間がＴ以下であるデータ処理部５と出力ラッチ６
を含むブロックＡ、 ７は入力ラッチ８と内部処理時
間が２Ｔ以下であるデータ処理部９と出力ラッチＩＯを
含むブロックＢ、 １１はクロックφ１，１２はクロ
ックφ２，１４はイネーブル信号Ｅ Ｉ 、１５はイネ
ーブル信号Ｅｚ、１７はデータバスＸ１１８はデータバ
スＹ１１９はデータバスＺ１２０は外部クロックφであ
る。ブロックＡ３及びブロックＢ７は、例えばそれぞれ
加算器と乗算器のようなものが考えられる。
乗算器は、リコード回路と部分積生成回路と部分積の加
算を行なう加算器からなる。したがって、乗算器におけ
る論理段数は、リコード回路と部分積生成回路の段数に
加算器の段数を加えたものとなり、加算器のみのブロッ
クに比べて処理時間はながくなる。第２図は、本発明の
クロック供給方式により制御される第１図の同期式シス
テムにおけるタイミング図を示すものである。
算を行なう加算器からなる。したがって、乗算器におけ
る論理段数は、リコード回路と部分積生成回路の段数に
加算器の段数を加えたものとなり、加算器のみのブロッ
クに比べて処理時間はながくなる。第２図は、本発明の
クロック供給方式により制御される第１図の同期式シス
テムにおけるタイミング図を示すものである。
第３図はクロックジェネレータ１の一構成例を示すもの
である。第３図において、５０は２相クロック生成回路
、５１はクロックイネーブル生成回路、５２はクロック
φｓ゛５３はクロックφ２ ５４はクロックイネーブル
信号ＣＥＩ％ ５５はクロックイネーブル信号ＣＥ２
．５ＧはイネーブルデータＥＤ、５７はフリップフロッ
プ、５８はＤラッチ、５９はクロックψ２．６０はクロ
ックψ２である。第９図は、第３図のクロックジェネレ
ータのタイミング図を示すものである。クロックジェネ
レータ１の動作を第３図及び第９図を用いて説明する。
である。第３図において、５０は２相クロック生成回路
、５１はクロックイネーブル生成回路、５２はクロック
φｓ゛５３はクロックφ２ ５４はクロックイネーブル
信号ＣＥＩ％ ５５はクロックイネーブル信号ＣＥ２
．５ＧはイネーブルデータＥＤ、５７はフリップフロッ
プ、５８はＤラッチ、５９はクロックψ２．６０はクロ
ックψ２である。第９図は、第３図のクロックジェネレ
ータのタイミング図を示すものである。クロックジェネ
レータ１の動作を第３図及び第９図を用いて説明する。
２相クロック生成回路５０は外部クロックφ２０よりク
ロックφ１′（５２）及びクロックφ２’ （５３）を
生成する。クロックイネーブル生成回路５１はクロック
周期変更信号１６よりクロックイネーブル信号ＣＥＩ（
５４）及びクロックイネーブル信号ＣＥ２（５５）を生
成する。クロックφ＋（１１）及びクロックφ２（１２
）は、それぞれ前記クロックφ＋’（５２）と前記クロ
ックイネーブル信号ＣＥ ＋ （５４）のＡＮＤ論理、
前記クロックφ２”（５３）と前記クロックイネーブル
信号ＣＥ２（５５）のＡＮＤ論理より生成される。第９
図において、クロックイネーブル信号ＣＥ＋（５４）及
びクロックイネーブル信号ＣＥ２（５５）の初期状態を
旧ｇｈとすると、クロックφ、（１１）及びクロックφ
２ （１２）はそれぞれクロックφ１（５２）及びクロ
ックφ！’ （５３）と等しくなる。クロック周期変更
信号１Ｂが旧ｇｈになると、イネーブルデータＥＤは前
記クロック周期変更信号１Ｂと前記クロックイネーブル
信号ＣＥａ（５５）とのＮＡＮＤ論理よりＬｏｗとなる
。つぎにフリップフロップ５７はクロックψ、（５Ｂ）
の立ち上がり時にイネーブルデータＥＤ（５Ｇ）を取り
込むことによりクロックイネーブル信号ＣＥ２（５５）
をＬｏｗとすると同時にイネーブルデータＥ Ｄ （５
Ｇ）の次の状態を旧ｇｈとする。つづいてＤラッチ５８
はクロックψ２（８０）が旧ｇｈの時、クロックイネー
ブル信号ＣＥ２（５５）を取り込み、クロックイネーブ
ル信号ＣＥ Ｉ （５４）をＬｏｗとする。この結果、
クロックイネーブル信号ＣＥ２（５５）がＬＯＷの間、
前記クロックφ２（１２）はＬｏｗとなり、クロックイ
ネーブル信号ＣＥＩ（５４）がＬｏｗの間、りｏ ＋７
りφＩ（ＩＩ）はＬＯＷとなる。また、フリップフロッ
プ５７がクロックイネーブル信号ＣＥ２（５５）のフィ
ードバックループを形成しているため、クロックイネー
ブル信号ＣＥ ２ （５５）及ヒクロックィネーブル信
号ＣＥ Ｉ （５４）がＬｏｗである期間は、それぞれ
クロックψ＋（５９）及びクロックφｚ（ＧＯ）の１周
期間のみである。したがって、第３図に示したクロック
ジェネレータはクロック周期変更信号１６により周期Ｔ
及び周期２Ｔのクロックを生成できる。
ロックφ１′（５２）及びクロックφ２’ （５３）を
生成する。クロックイネーブル生成回路５１はクロック
周期変更信号１６よりクロックイネーブル信号ＣＥＩ（
５４）及びクロックイネーブル信号ＣＥ２（５５）を生
成する。クロックφ＋（１１）及びクロックφ２（１２
）は、それぞれ前記クロックφ＋’（５２）と前記クロ
ックイネーブル信号ＣＥ ＋ （５４）のＡＮＤ論理、
前記クロックφ２”（５３）と前記クロックイネーブル
信号ＣＥ２（５５）のＡＮＤ論理より生成される。第９
図において、クロックイネーブル信号ＣＥ＋（５４）及
びクロックイネーブル信号ＣＥ２（５５）の初期状態を
旧ｇｈとすると、クロックφ、（１１）及びクロックφ
２ （１２）はそれぞれクロックφ１（５２）及びクロ
ックφ！’ （５３）と等しくなる。クロック周期変更
信号１Ｂが旧ｇｈになると、イネーブルデータＥＤは前
記クロック周期変更信号１Ｂと前記クロックイネーブル
信号ＣＥａ（５５）とのＮＡＮＤ論理よりＬｏｗとなる
。つぎにフリップフロップ５７はクロックψ、（５Ｂ）
の立ち上がり時にイネーブルデータＥＤ（５Ｇ）を取り
込むことによりクロックイネーブル信号ＣＥ２（５５）
をＬｏｗとすると同時にイネーブルデータＥ Ｄ （５
Ｇ）の次の状態を旧ｇｈとする。つづいてＤラッチ５８
はクロックψ２（８０）が旧ｇｈの時、クロックイネー
ブル信号ＣＥ２（５５）を取り込み、クロックイネーブ
ル信号ＣＥ Ｉ （５４）をＬｏｗとする。この結果、
クロックイネーブル信号ＣＥ２（５５）がＬＯＷの間、
前記クロックφ２（１２）はＬｏｗとなり、クロックイ
ネーブル信号ＣＥＩ（５４）がＬｏｗの間、りｏ ＋７
りφＩ（ＩＩ）はＬＯＷとなる。また、フリップフロッ
プ５７がクロックイネーブル信号ＣＥ２（５５）のフィ
ードバックループを形成しているため、クロックイネー
ブル信号ＣＥ ２ （５５）及ヒクロックィネーブル信
号ＣＥ Ｉ （５４）がＬｏｗである期間は、それぞれ
クロックψ＋（５９）及びクロックφｚ（ＧＯ）の１周
期間のみである。したがって、第３図に示したクロック
ジェネレータはクロック周期変更信号１６により周期Ｔ
及び周期２Ｔのクロックを生成できる。
第１０図（ａ）は、外部命令信号１３の命令フォーマッ
トの一例を示すものである。また第１０図（ｂ）は情報
ＩＣの定義内容を示す。第１１図は、命令デコーダ２の
一構成例を示すものである。第１１図において、外部命
令信号Ｉ３はクロックφ２の立ち上がりでラッチされ、
デコード動作後、イネーブル信号Ｅｌ （１４）、Ｅ２
（１５）としてクロックφ１に同期して出力される。ク
ロック周期に関する情報ＩＣはクロックφ２の立ち上が
りでラッチされると同時にクロック周期変更信号１Ｂと
して出力される。
トの一例を示すものである。また第１０図（ｂ）は情報
ＩＣの定義内容を示す。第１１図は、命令デコーダ２の
一構成例を示すものである。第１１図において、外部命
令信号Ｉ３はクロックφ２の立ち上がりでラッチされ、
デコード動作後、イネーブル信号Ｅｌ （１４）、Ｅ２
（１５）としてクロックφ１に同期して出力される。ク
ロック周期に関する情報ＩＣはクロックφ２の立ち上が
りでラッチされると同時にクロック周期変更信号１Ｂと
して出力される。
以上のように構成された同期式システムにおいて、本発
明のクロック供給方式に基づいた動作を第１図及び第２
図を用いて説明する。クロックジェネレータ１は外部ク
ロックφ２ｏより２相クロツクφｈφ２を生成している
。クロック周期変更信号１６がＬＯＷの時、φ１．φ２
はそれぞれ周期Ｔのクロックチアル。クロック周期変更
信号１Ｂが旧ｇｈの時、前記φ１．φ２の周期はそれぞ
れ２Ｔに変更される。
明のクロック供給方式に基づいた動作を第１図及び第２
図を用いて説明する。クロックジェネレータ１は外部ク
ロックφ２ｏより２相クロツクφｈφ２を生成している
。クロック周期変更信号１６がＬＯＷの時、φ１．φ２
はそれぞれ周期Ｔのクロックチアル。クロック周期変更
信号１Ｂが旧ｇｈの時、前記φ１．φ２の周期はそれぞ
れ２Ｔに変更される。
外部命令信号１３には、その命令で動作するブロックを
指定する情報とクロック周期に関する情報がコーディン
グされている。命令デコーダ２はクロックφ２（１２）
が旧ｇｈの時、外部命令信号１３を受けとりデコードを
行う。第２図において、外部命令信号■１がデコードさ
れた結果ブロックＡ（３）が動作する場合、命令デコー
ダ２はクロック周期変更信号１ＢをＬｏｗとし、これに
よりクロックジェネレータ１は周期Ｔのクロックφ１．
φ２を供給する。命令デコーダは時間Ｔの間イネーブル
信号Ｅ ｌ （１４）を旧ｇｈにする。ブロックＡ（３
）において、イネーブル信号Ｅ１が旧ｇｈでクロックφ
、が旧ｇｈの時、入力ラッチ４はデータバスＸ（１７）
よりデータを取り込み、データ処理部５でデータ処理を
行う。時間Ｔ以内でデータは処理され、イネーブル信号
Ｅ、が旧ｇｈでクロックφ２が旧ｇｈの時、出力ラッチ
６よりデータバスＹ （１８）へ出力される。つぎに外
部命令信号工２がデコードされた結果ブロックＢ（７）
が動作する場合、命令デコーダ２はクロック周期変更信
号１６を旧ｇｈとし、これによりクロックジェネレータ
１はクロックφ１．φ２の周期を２Ｔに変更する。命令
デコーダ２は時間２Ｔの間、イネーブル信号Ｅ２（１５
）を旧ｇｈにする。ブロックＢ（７）において、入力ラ
ッチ８はイネーブル信号Ｅ２が旧ｇｈでクロックφ１が
旧ｇｈの時、データバスＸ（１７）よりデータを取り込
み、データ処理部９で時間２Ｔ以内で処理され、イネー
ブル信号Ｅ２とクロックφ２が旧ｇｈの時、出力ラッチ
ＩＯよりデータバスＺ （１９）へ出力される。
指定する情報とクロック周期に関する情報がコーディン
グされている。命令デコーダ２はクロックφ２（１２）
が旧ｇｈの時、外部命令信号１３を受けとりデコードを
行う。第２図において、外部命令信号■１がデコードさ
れた結果ブロックＡ（３）が動作する場合、命令デコー
ダ２はクロック周期変更信号１ＢをＬｏｗとし、これに
よりクロックジェネレータ１は周期Ｔのクロックφ１．
φ２を供給する。命令デコーダは時間Ｔの間イネーブル
信号Ｅ ｌ （１４）を旧ｇｈにする。ブロックＡ（３
）において、イネーブル信号Ｅ１が旧ｇｈでクロックφ
、が旧ｇｈの時、入力ラッチ４はデータバスＸ（１７）
よりデータを取り込み、データ処理部５でデータ処理を
行う。時間Ｔ以内でデータは処理され、イネーブル信号
Ｅ、が旧ｇｈでクロックφ２が旧ｇｈの時、出力ラッチ
６よりデータバスＹ （１８）へ出力される。つぎに外
部命令信号工２がデコードされた結果ブロックＢ（７）
が動作する場合、命令デコーダ２はクロック周期変更信
号１６を旧ｇｈとし、これによりクロックジェネレータ
１はクロックφ１．φ２の周期を２Ｔに変更する。命令
デコーダ２は時間２Ｔの間、イネーブル信号Ｅ２（１５
）を旧ｇｈにする。ブロックＢ（７）において、入力ラ
ッチ８はイネーブル信号Ｅ２が旧ｇｈでクロックφ１が
旧ｇｈの時、データバスＸ（１７）よりデータを取り込
み、データ処理部９で時間２Ｔ以内で処理され、イネー
ブル信号Ｅ２とクロックφ２が旧ｇｈの時、出力ラッチ
ＩＯよりデータバスＺ （１９）へ出力される。
つぎに外部命令信号工３がデコードされた結果ブロック
Ａ（３）とブロックＢ（７）が同時に動作する場合、命
令デコーダ２はクロック周期変更信号１６を旧ｇｈとし
、これによりクロックジェネレータ１はクロックφ１．
φ２の周期を２Ｔに変更する。命令デコーダ２は時間２
Ｔの間、イネーブル信号Ｅｌ（１４）及びＥ２（１５）
を旧ｇｈにする。ブロックＡ（３）において、イネーブ
ル信号Ｅ１がＨｌｇｈでクロックφ１が旧ｇｈの時、入
力ラッチ４はデータバスＸ （１７）よりデータを取り
込み、データ処理部５でデータ処理を行う。
Ａ（３）とブロックＢ（７）が同時に動作する場合、命
令デコーダ２はクロック周期変更信号１６を旧ｇｈとし
、これによりクロックジェネレータ１はクロックφ１．
φ２の周期を２Ｔに変更する。命令デコーダ２は時間２
Ｔの間、イネーブル信号Ｅｌ（１４）及びＥ２（１５）
を旧ｇｈにする。ブロックＡ（３）において、イネーブ
ル信号Ｅ１がＨｌｇｈでクロックφ１が旧ｇｈの時、入
力ラッチ４はデータバスＸ （１７）よりデータを取り
込み、データ処理部５でデータ処理を行う。
時間Ｔ以内でデータは処理され、イネーブル信号Ｅ１が
旧ｇｈでクロックφ２が旧ｇｈの時、出力ラッチ６より
データバスＹ（１８）へ出力される。同様にブロックＢ
（７）において、入力ラッチ８はイネーブル信号Ｅ２が
旧ｇｈでクロックφ、が旧ｇｈの時、データバスＸ （
１７）よりデータを取り込み、データ処理部９で時間２
Ｔ以内で処理され、イネーブル信号Ｅ２とクロックφ２
が旧ｇｈの時、出力ラッチ１０よりデータバスＺ （１
９）へ出力される。
旧ｇｈでクロックφ２が旧ｇｈの時、出力ラッチ６より
データバスＹ（１８）へ出力される。同様にブロックＢ
（７）において、入力ラッチ８はイネーブル信号Ｅ２が
旧ｇｈでクロックφ、が旧ｇｈの時、データバスＸ （
１７）よりデータを取り込み、データ処理部９で時間２
Ｔ以内で処理され、イネーブル信号Ｅ２とクロックφ２
が旧ｇｈの時、出力ラッチ１０よりデータバスＺ （１
９）へ出力される。
以上のように本実施例によれば命令デコーダ２が動作ブ
ロックを指定すると同時にクロック周期変更信号１６を
生成してクロックジェネレータ１に与えることにより、
クロックジェネレータ１はその命令を実行するのに必要
なブロックのクロック周期のうち最大のものを生成、供
給することが可能である。したがって、システム内の各
ブロックは最適な動作時間Ｔまたは２Ｔを設定すること
が可能となり、クロック周期の制限により、ブロックの
分割を必要としない。このことにより、冗長な中間ラッ
チの削減が可能となる。また、データ処理の行なわれな
い待ち状態の短縮も可能となる。
ロックを指定すると同時にクロック周期変更信号１６を
生成してクロックジェネレータ１に与えることにより、
クロックジェネレータ１はその命令を実行するのに必要
なブロックのクロック周期のうち最大のものを生成、供
給することが可能である。したがって、システム内の各
ブロックは最適な動作時間Ｔまたは２Ｔを設定すること
が可能となり、クロック周期の制限により、ブロックの
分割を必要としない。このことにより、冗長な中間ラッ
チの削減が可能となる。また、データ処理の行なわれな
い待ち状態の短縮も可能となる。
（実施例２）
第４図は本発明の一実施例において、内部処理時間がＴ
以下であるブロックと、内部処理時間が２Ｔ以下である
ブロックとを含む同期式システムのブロック図を示すも
のである。第４図において、１はクロック周期変更信号
Ｉ６によりクロック周期をＴから２Ｔへ変更できるクロ
ックジェネレータ、２は外部命令信号１３により動作さ
せるブロックを指定し、イネーブル信号Ｅ１．Ｅ２及び
動作ブロック設定信号を生成する命令デコーダ、３は入
力ラッチ４と内部処理時間がＴ以下であるデータ処理部
５と出力ラッチ６を含むブロックＡ、 ７は入力ラッ
チ８と内部処理時間が２Ｔ以下であるデータ処理部９と
出力ラッチｌＯを含むブロックＢ１１１はクロックφ１
，１２はクロックφ２，１３は外部命令信号、１４はイ
ネーブル信号Ｅ ＋ 、１５はイネーブル信号Ｅ ２１
１６はクロック周期変更信号、１７はデータバスＸ１１
８はデータバスＹ１１９はデータバスＺ１２０は外部ク
ロックφである。２１は動作ブロック設定信号２２から
クロック周期変更信号１６を生成しクロックジェネレー
タ１へ供給するクロック周期変更信号生成回路であり、
ＲＯＭまたはＰＬＡで構成できる。２２は動作ブロック
設定信号である。第５図は、本発明のクロック供給方式
により制御される第４図の同期式システムにおけるタイ
ミング図を示すものである。
以下であるブロックと、内部処理時間が２Ｔ以下である
ブロックとを含む同期式システムのブロック図を示すも
のである。第４図において、１はクロック周期変更信号
Ｉ６によりクロック周期をＴから２Ｔへ変更できるクロ
ックジェネレータ、２は外部命令信号１３により動作さ
せるブロックを指定し、イネーブル信号Ｅ１．Ｅ２及び
動作ブロック設定信号を生成する命令デコーダ、３は入
力ラッチ４と内部処理時間がＴ以下であるデータ処理部
５と出力ラッチ６を含むブロックＡ、 ７は入力ラッ
チ８と内部処理時間が２Ｔ以下であるデータ処理部９と
出力ラッチｌＯを含むブロックＢ１１１はクロックφ１
，１２はクロックφ２，１３は外部命令信号、１４はイ
ネーブル信号Ｅ ＋ 、１５はイネーブル信号Ｅ ２１
１６はクロック周期変更信号、１７はデータバスＸ１１
８はデータバスＹ１１９はデータバスＺ１２０は外部ク
ロックφである。２１は動作ブロック設定信号２２から
クロック周期変更信号１６を生成しクロックジェネレー
タ１へ供給するクロック周期変更信号生成回路であり、
ＲＯＭまたはＰＬＡで構成できる。２２は動作ブロック
設定信号である。第５図は、本発明のクロック供給方式
により制御される第４図の同期式システムにおけるタイ
ミング図を示すものである。
第１２図は、命令デコーダ２とクロック周期変更信号生
成回路２１の一構成例を示すものである。第１２図にお
いて、外部命令信号１３はクロックφ２の立ち上がりで
ラッチされ、デコード動作後、イネーブル信号Ｅｌ （
１４）、Ｅ２（１５）としてクロックφ、に同期して出
力される。動作ブロック設定信号２２は、外部命令信号
１３がラッチされた後、２ビツトの情報として取り出さ
れ、クロック周期変更信号生成回路２１に送られる。ク
ロック周期変更信号１Ｂは動作ブロック設定信号２２よ
り生成される。
成回路２１の一構成例を示すものである。第１２図にお
いて、外部命令信号１３はクロックφ２の立ち上がりで
ラッチされ、デコード動作後、イネーブル信号Ｅｌ （
１４）、Ｅ２（１５）としてクロックφ、に同期して出
力される。動作ブロック設定信号２２は、外部命令信号
１３がラッチされた後、２ビツトの情報として取り出さ
れ、クロック周期変更信号生成回路２１に送られる。ク
ロック周期変更信号１Ｂは動作ブロック設定信号２２よ
り生成される。
以上のように構成された同期式システムにおいて、本発
明のクロック供給方式に基づいた動作を第４図及び第５
図を用いて説明する。クロックジェネレータ１は外部ク
ロックφ２０より２相クロックφ１．φ２を生成してい
る。クロック周期変更信号１６がＬｏｗの時、φ５．φ
２はそれぞれ周期Ｔのクロックである。クロック周期変
更信号１６が旧ｇｈの時、前記φ１．φ２の周期はそれ
ぞれ２Ｔに変更される。
明のクロック供給方式に基づいた動作を第４図及び第５
図を用いて説明する。クロックジェネレータ１は外部ク
ロックφ２０より２相クロックφ１．φ２を生成してい
る。クロック周期変更信号１６がＬｏｗの時、φ５．φ
２はそれぞれ周期Ｔのクロックである。クロック周期変
更信号１６が旧ｇｈの時、前記φ１．φ２の周期はそれ
ぞれ２Ｔに変更される。
外部命令信号１３には、その命令で動作するブロックを
指定する情報がコーディングされている。命令デコーダ
２はクロックφ２（１２）が旧ｇｈの時、外部命令信号
１３を受けとりデコードを行う。第５図において、外部
命令信号Ｉ、がデコードされた結果ブロックＡ（３）が
動作する場合、命令デコーダ２は動作ブロックがブロッ
クＡ（３）であるという情報を動作ブロック設定信号２
２を通じてクロック周期変更信号生成回路２１に送る。
指定する情報がコーディングされている。命令デコーダ
２はクロックφ２（１２）が旧ｇｈの時、外部命令信号
１３を受けとりデコードを行う。第５図において、外部
命令信号Ｉ、がデコードされた結果ブロックＡ（３）が
動作する場合、命令デコーダ２は動作ブロックがブロッ
クＡ（３）であるという情報を動作ブロック設定信号２
２を通じてクロック周期変更信号生成回路２１に送る。
前記クロック周期変更信号生成回路２１は動作ブロック
設定信号２２によりクロック周期変更信号１６をＬｏｔ
とし、これによりクロックジェネレータ１は周期Ｔのク
ロックφ１．φ２を供給する。命令デコーダ２は時間Ｔ
の間イネーブル信号Ｅ Ｉ（１４）を旧ｇｈにする。ブ
ロックＡ（３）において、イネーブル信号Ｅ、が旧ｇｈ
でクロックφ１がＨｌｇｈの時、入力ラッチ４はデータ
バスＸ （１７）よりデータを取り込み、データ処理部
５でデータ処理を行う。時間Ｔ以内でデータは処理され
、イネーブル信号Ｅ１が旧ｇｈでクロックφ２がＩｌｌ
ｇｈの時、出力ラッチ６よりデータバスＹ （１８）へ
出力される。
設定信号２２によりクロック周期変更信号１６をＬｏｔ
とし、これによりクロックジェネレータ１は周期Ｔのク
ロックφ１．φ２を供給する。命令デコーダ２は時間Ｔ
の間イネーブル信号Ｅ Ｉ（１４）を旧ｇｈにする。ブ
ロックＡ（３）において、イネーブル信号Ｅ、が旧ｇｈ
でクロックφ１がＨｌｇｈの時、入力ラッチ４はデータ
バスＸ （１７）よりデータを取り込み、データ処理部
５でデータ処理を行う。時間Ｔ以内でデータは処理され
、イネーブル信号Ｅ１が旧ｇｈでクロックφ２がＩｌｌ
ｇｈの時、出力ラッチ６よりデータバスＹ （１８）へ
出力される。
つぎに外部命令信号Ｉ２がデコードされた結果ブロック
Ｂ（７）が動作する場合、命令デコーダ２は動作ブロッ
クがブロックＢ（７）であるという情報を動作ブロック
設定信号２２を通じてクロック周期変更信号生成回路２
１に送る。前記クロック周期変更信号生成回路２１は動
作ブロック設定信号２２によりクロック周期変更信号１
６を旧ｇｈとし、これによりクロックジェネレータ１は
クロックφ１．φ２の周期を２Ｔに変更する。命令デコ
ーダ２は時間２Ｔの間、イネーブル信号Ｅａ（１５）を
Ｈｌｇｈにする。ブロックＢ（７）において、入力ラッ
チ８はイネーブル信号Ｅ２が旧ｇｈでクロックφ、が旧
ｇｈの時、データバスＸ（１７）よりデータを取り込み
、データ処理部９で時間２Ｔ以内で処理され、イネーブ
ル信号Ｅ２とクロックφ２が旧ｇｈの時、出力ラッチｌ
ＯよりデータバスＺ（１９）へ出力される。つぎに外部
命令信号Ｉ３がデコードされた結果ブロックＡ（３）と
ブロックＢ（７）が同時に動作する場合、命令デコーダ
２は動作ブロックがブロックＡ（３）とブロックＢ（７
）であるという情報を動作ブロック設定信号２２を通じ
てクロック周期変更信号生成回路２１に送る。前記クロ
ック周期変更信号生成回路２１は動作ブロック設定信号
２２により動作ブロックがブロックＡ（３）とブロック
Ｂ（７）であるという情報を受は取ると、両ブロックが
必要とする動作周期の比較を行い、その結果ブロックＢ
（７）の動作周期２Ｔが最大であるという判定を行う。
Ｂ（７）が動作する場合、命令デコーダ２は動作ブロッ
クがブロックＢ（７）であるという情報を動作ブロック
設定信号２２を通じてクロック周期変更信号生成回路２
１に送る。前記クロック周期変更信号生成回路２１は動
作ブロック設定信号２２によりクロック周期変更信号１
６を旧ｇｈとし、これによりクロックジェネレータ１は
クロックφ１．φ２の周期を２Ｔに変更する。命令デコ
ーダ２は時間２Ｔの間、イネーブル信号Ｅａ（１５）を
Ｈｌｇｈにする。ブロックＢ（７）において、入力ラッ
チ８はイネーブル信号Ｅ２が旧ｇｈでクロックφ、が旧
ｇｈの時、データバスＸ（１７）よりデータを取り込み
、データ処理部９で時間２Ｔ以内で処理され、イネーブ
ル信号Ｅ２とクロックφ２が旧ｇｈの時、出力ラッチｌ
ＯよりデータバスＺ（１９）へ出力される。つぎに外部
命令信号Ｉ３がデコードされた結果ブロックＡ（３）と
ブロックＢ（７）が同時に動作する場合、命令デコーダ
２は動作ブロックがブロックＡ（３）とブロックＢ（７
）であるという情報を動作ブロック設定信号２２を通じ
てクロック周期変更信号生成回路２１に送る。前記クロ
ック周期変更信号生成回路２１は動作ブロック設定信号
２２により動作ブロックがブロックＡ（３）とブロック
Ｂ（７）であるという情報を受は取ると、両ブロックが
必要とする動作周期の比較を行い、その結果ブロックＢ
（７）の動作周期２Ｔが最大であるという判定を行う。
この判定に基づき、前記クロック周期変更信号生成回路
２１はクロック周期変更信号１６をＨｌｇｈとし、これ
によりクロックジェネレータ１はクロックφ１．φ２の
周期を２Ｔに変更する。命令デコーダ２は時間２Ｔの間
、イネーブル信号Ｅ＋（１４）及びＥ２（１５）を旧ｇ
ｈにする。ブロックＡ（３）において、イネーブル信号
Ｅ、が旧ｇｈでクロックφ１が旧ｇｈの時、入力ラッチ
４はデータバスＸ （１７）よりデータを取り込み、デ
ータ処理部５でデータ処理を行う。時間Ｔ以内でデータ
は処理され、イネーブル信号Ｅ１が旧ｇｈでクロックφ
２が旧ｇｈの時、出力ラッチ６よりデータバスＹ （１
８）へ出力される。同様にブロックＢ（７）において、
入力ラッチ８はイネーブル信号Ｅ２が旧ｇｈでクロック
φ１が旧ｇｈの時、データバスＸ （１７）よりデータ
を取り込み、データ処理部９で時間２Ｔ以内で処理され
、イネーブル信号Ｅ２とクロックφ２が旧ｇｈの時、出
力ラッチ１゜よりデータバスＺ （１９）へ出力される
。
２１はクロック周期変更信号１６をＨｌｇｈとし、これ
によりクロックジェネレータ１はクロックφ１．φ２の
周期を２Ｔに変更する。命令デコーダ２は時間２Ｔの間
、イネーブル信号Ｅ＋（１４）及びＥ２（１５）を旧ｇ
ｈにする。ブロックＡ（３）において、イネーブル信号
Ｅ、が旧ｇｈでクロックφ１が旧ｇｈの時、入力ラッチ
４はデータバスＸ （１７）よりデータを取り込み、デ
ータ処理部５でデータ処理を行う。時間Ｔ以内でデータ
は処理され、イネーブル信号Ｅ１が旧ｇｈでクロックφ
２が旧ｇｈの時、出力ラッチ６よりデータバスＹ （１
８）へ出力される。同様にブロックＢ（７）において、
入力ラッチ８はイネーブル信号Ｅ２が旧ｇｈでクロック
φ１が旧ｇｈの時、データバスＸ （１７）よりデータ
を取り込み、データ処理部９で時間２Ｔ以内で処理され
、イネーブル信号Ｅ２とクロックφ２が旧ｇｈの時、出
力ラッチ１゜よりデータバスＺ （１９）へ出力される
。
以上のように本実施例によれば命令デコーダ２が動作ブ
ロックを指定すると同時にクロック周期変更信号生成回
路２１からクロック周期変更信号１６を発生してクロッ
クジェネレータ１に与えることにより、クロックジェネ
レータ１はその命令を実行するのに必要なブロックのク
ロック周期のうち最大のものを生成、供給することが可
能である。
ロックを指定すると同時にクロック周期変更信号生成回
路２１からクロック周期変更信号１６を発生してクロッ
クジェネレータ１に与えることにより、クロックジェネ
レータ１はその命令を実行するのに必要なブロックのク
ロック周期のうち最大のものを生成、供給することが可
能である。
したがって、システム内の各ブロックは最適な動作時間
Ｔまたは２Ｔを設定することが可能となり、クロック周
期の制限により、ブロックの分割を必要としない。この
ことにより、冗長な中間ラッチの削減が可能となる。ま
た、データ処理の行なわれない待ち状態の短縮も可能と
なる。
Ｔまたは２Ｔを設定することが可能となり、クロック周
期の制限により、ブロックの分割を必要としない。この
ことにより、冗長な中間ラッチの削減が可能となる。ま
た、データ処理の行なわれない待ち状態の短縮も可能と
なる。
なお、実施例１及び実施例２においては、周期Ｔ及び周
期２Ｔの２つの周期を必要とする場合について述べたが
、複数の周期を必要とする場合についても同様の効果を
有する。また、周期２Ｔの場合のデユーティ比は第２図
及び第５図に示すようにとったが、デユーティ比を等し
くとってもよい。また、実施例１及び実施例２における
入力ラッチ、出力ラッチはフリップフロップによって構
成されてもよい。また、クロックジェネレータの一構成
例として、第３図に一例をあげたが、これは周期Ｔのク
ロックジェネレータと周期２Ｔのクロックジェネレータ
とセレクタを備え、クロック周期変更信号によりセレク
タに入力している周期Ｔのクロックと周期２Ｔのクロッ
クのどちらかを選択するような構成でもよい。
期２Ｔの２つの周期を必要とする場合について述べたが
、複数の周期を必要とする場合についても同様の効果を
有する。また、周期２Ｔの場合のデユーティ比は第２図
及び第５図に示すようにとったが、デユーティ比を等し
くとってもよい。また、実施例１及び実施例２における
入力ラッチ、出力ラッチはフリップフロップによって構
成されてもよい。また、クロックジェネレータの一構成
例として、第３図に一例をあげたが、これは周期Ｔのク
ロックジェネレータと周期２Ｔのクロックジェネレータ
とセレクタを備え、クロック周期変更信号によりセレク
タに入力している周期Ｔのクロックと周期２Ｔのクロッ
クのどちらかを選択するような構成でもよい。
発明の効果
本発明によれば、同期式システム内の各ブロックは、そ
のブロックが必要とする最大周期クロックをクロックジ
ェネレータより供給されることが可能である。したがっ
て、システム内の各ブロックは内部処理時間に見合った
最適な動作時間を設定することが可能となり、クロック
周期の制限による冗長な中間ラッチの削減を計ることが
でき、同時にこの冗長なラッチに関するセットアツプ時
間分、遅延時間の短縮が期待できる。また、データ処理
の行われない待ち時間の短縮から処理速度の向上が見込
まれる。
のブロックが必要とする最大周期クロックをクロックジ
ェネレータより供給されることが可能である。したがっ
て、システム内の各ブロックは内部処理時間に見合った
最適な動作時間を設定することが可能となり、クロック
周期の制限による冗長な中間ラッチの削減を計ることが
でき、同時にこの冗長なラッチに関するセットアツプ時
間分、遅延時間の短縮が期待できる。また、データ処理
の行われない待ち時間の短縮から処理速度の向上が見込
まれる。
第１図は本発明における実施例１の同期式システムのブ
ロック図、第２図は第１図の同期式システムのタイミン
グ図、第３図は本発明における第１図に示すクロックジ
ェネレータの一具体例の回路図、第４図は実施例２の同
期式システムのブロック図、第５図は第４図の同期式シ
ステムのタイミング図、第６図は従来例の同期式システ
ムのブロック図、第７図は第６図の同期式システムのタ
イミング図、第８図は第４図内のブロックＣに中間ラッ
チを付は加えた場合のブロック図、第９図は第３図に示
すクロックジェネレータのタイミング図、第１０図（ａ
）、（ｂ）はそれぞれ実施例１の外部命令信号の命令フ
ォーマット図、及び情報ＩＣの定義内容を示す一覧図、
第１１図は実施例１の命令デコーダの一興体例の回路図
、第１２図は実施例２の命令デコーダとクロック周期変
更信号生成回路の一具体例の回路図である。 １・・・・クロックジェネレータ、２・・・・命令デコ
ーダ、３・・・・ブロックＡ、４．８・・・・入力ラッ
チ、５・・・・内部処理時間がＴ以内のデータ処理部、
６．１０・・・・出力ラッチ、７・・・・ブロックＢ、
９・・・・内部処理時間が２Ｔ以内のデータ処理部
、ｌｌ・・・・クロックφ１．１２・・・・クロックφ
２．１３・・・・外部命令信号、１４・・・・イネーブ
ル信号Ｅ１．１５・・・・イネーブル信号Ｅ２．１Ｂ・
・・・クロック周期変更信号、１７・・・・データバス
Ｘ１１８・・・・データバスＹ１１９・・・・データバ
スＺ１２０・・・・外部クロックφ、２１・・・・クロ
ック周期変更信号生成回路、２２・・・・動作ブロック
設定信号。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 第 図 ３３７ａツクｐ３ ３４りσツクＰ４ ４Ｚ八カランテ ４３９′閲フツク ４４出力ランテ
ロック図、第２図は第１図の同期式システムのタイミン
グ図、第３図は本発明における第１図に示すクロックジ
ェネレータの一具体例の回路図、第４図は実施例２の同
期式システムのブロック図、第５図は第４図の同期式シ
ステムのタイミング図、第６図は従来例の同期式システ
ムのブロック図、第７図は第６図の同期式システムのタ
イミング図、第８図は第４図内のブロックＣに中間ラッ
チを付は加えた場合のブロック図、第９図は第３図に示
すクロックジェネレータのタイミング図、第１０図（ａ
）、（ｂ）はそれぞれ実施例１の外部命令信号の命令フ
ォーマット図、及び情報ＩＣの定義内容を示す一覧図、
第１１図は実施例１の命令デコーダの一興体例の回路図
、第１２図は実施例２の命令デコーダとクロック周期変
更信号生成回路の一具体例の回路図である。 １・・・・クロックジェネレータ、２・・・・命令デコ
ーダ、３・・・・ブロックＡ、４．８・・・・入力ラッ
チ、５・・・・内部処理時間がＴ以内のデータ処理部、
６．１０・・・・出力ラッチ、７・・・・ブロックＢ、
９・・・・内部処理時間が２Ｔ以内のデータ処理部
、ｌｌ・・・・クロックφ１．１２・・・・クロックφ
２．１３・・・・外部命令信号、１４・・・・イネーブ
ル信号Ｅ１．１５・・・・イネーブル信号Ｅ２．１Ｂ・
・・・クロック周期変更信号、１７・・・・データバス
Ｘ１１８・・・・データバスＹ１１９・・・・データバ
スＺ１２０・・・・外部クロックφ、２１・・・・クロ
ック周期変更信号生成回路、２２・・・・動作ブロック
設定信号。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 第 図 ３３７ａツクｐ３ ３４りσツクＰ４ ４Ｚ八カランテ ４３９′閲フツク ４４出力ランテ
Claims (6)
- （１）少なくとも第１の周期Ｔ１で動作する第１ブロッ
クと、第２の周期Ｔ２で動作する第２ブロックを含み、
前記第１の周期Ｔｉと前記第２の周期Ｔ２が整数の比を
持つ同期式システムにおいて、前記各ブロックを動作さ
せる命令より前記各ブロックに必要な最大周期を識別し
、前記各ブロックの動作時に前記最大周期を持つクロッ
クを生成または選択して供給することにより前記同期式
システムの制御をおこなうことを特徴とするクロック供
給方式。 - （２）ある命令で動作するブロックを指定する情報とク
ロック周期に関する情報がコーディングされている外部
命令信号をデコードし、動作ブロックを指定すると同時
にクロック周期変更信号を生成する命令デコーダと、前
記クロック周期変更信号によりシステムに供給する内部
クロックの周期を変更するクロックジェネレータとを備
えた同期式システムにおいて、命令実行時に動作ブロッ
クに必要な最大周期のクロックを生成または選択して供
給することにより前記同期式システムの制御をおこなう
ことを特徴とするクロック供給方式。 - （３）外部命令信号をデコードして制御信号および動作
ブロック設定信号を生成するデコーダと、前記動作ブロ
ック設定信号により動作するブロックに必要なクロック
の最大周期に関するクロック周期変更信号を生成する手
段と、前記クロック周期変更信号によりシステムに供給
する内部クロックの周期を変更するクロックジェネレー
タとを備えた同期式システムにおいて、前記制御信号を
生成すると同時に前記クロック周期変更信号を生成し、
この信号を前記クロックジェネレータに与え、命令実行
時に動作ブロックに必要な最大周期のクロックを生成ま
たは選択して供給することにより前記同期式システムの
制御をおこなうことを特徴とするクロック供給方式。 - （４）少なくとも第１の周期Ｔ１で動作する第１ブロッ
クと、第２の周期Ｔ２で動作する第２ブロックと、前記
第１の周期Ｔ１と前記第２の周期Ｔ２のクロックを生成
するクロックジェネレータとを備え、各ブロックを動作
させる命令より前記各ブロックに必要な最大周期を識別
し、前記各ブロックの動作時に前記最大周期を持つクロ
ックを供給することにより動作することを特徴とする演
算処理装置。 - （５）ある命令で動作するブロックを指定する情報とク
ロック周期に関する情報がコーディングされている外部
命令信号をデコードし、動作ブロックを指定すると同時
にクロック周期変更信号を生成する命令デコーダと、前
記クロック周期変更信号によりシステムに供給する内部
クロックの周期を変更するクロックジェネレータとを備
え、命令実行時に動作ブロックに必要な最大周期のクロ
ックを生成または選択して供給することにより動作する
ことを特徴とする演算処理装置。 - （６）外部命令信号をデコードして制御信号および動作
ブロック設定信号を生成するデコーダと、前記動作ブロ
ック設定信号により動作するブロックに必要なクロック
の最大周期に関するクロック周期変更信号を生成する手
段と、前記クロック周期変更信号によりシステムに供給
する内部クロックの周期を変更するクロックジェネレー
タとを備え、前記制御信号を生成すると同時に前記クロ
ック周期変更信号を生成し、この信号を前記クロックジ
ェネレータに与え、命令実行時に動作ブロックに必要な
最大周期のクロックを生成または選択して供給すること
により動作することを特徴とする演算処理装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046589 | 1989-06-01 | ||
| JP1-140465 | 1989-12-04 | ||
| JP2-88502 | 1990-04-03 | ||
| JP8850290 | 1990-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04515A true JPH04515A (ja) | 1992-01-06 |
| JP2666524B2 JP2666524B2 (ja) | 1997-10-22 |
Family
ID=26429868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143192A Expired - Fee Related JP2666524B2 (ja) | 1989-06-01 | 1990-05-31 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5247656A (ja) |
| JP (1) | JP2666524B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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