JPH04506729A - 時間及び周波数多重化を使用した分散型インテリジェンスネットワーク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 時間及び周波数多重化を使用した分散型インテリジェンスネットワーク 発明の背景 本発明は通信ネットワークに関するものであって、更に詳細には、時間及び周波 数多重化を使用した分散型インテリジェンスネットワーク（回路網）に関するも のである。

多（のオフィスの電話システムは、構内交換（ＰＢＸ）を基礎にしており、その 場合、全ての電話は中央スイッチング装置（「スイッチ」）へ接続されている。

該スイッチは、種々の構内の電話（内線）の間での接続を与えると共に、構内の 電話と公衆通信交換網との間の接続を与える。それは、多くのユーザが期待し且 つ要望する種々の特徴（通話待機、通話転送、会議通話など）をサポートせねば ならないので、該スイッチは大量の複雑なソフトウェアを有するむしろ強力なコ ンピュータとならざるを得なかった。電話も一層複雑なものとなり、且つ該特徴 の幾つかに対するソフトウェアは各電話において局所的にプログラムされている 。

ＰＢＸシステムはほとんどの場合良好に動作する。

しかしながら、全ての通信は該スイッチを介して行なわれねばならないので、そ の点においての機能障害はシステム全体をシャットダウンする効果を有している 。更に、該システムが二重のプロセサで構成されていない限り、スイッチのソフ トウェア及びコンフィギユレーションデータの修正は、システム全体がシャット ダウンされねばならないことを必要とする場合がある。

データ通信の場合、幾つかの異なったアーキテクチャが使用される。スターネッ トワークにおいては、全ての端子がスターの中心点へ結合されており、それが、 データの流れの中央集権的な制御を与える。

この様なシステムに関しての中央制御は、そのタイムスロットが使用可能となる まで、一方又は他方の送信用ターミナル（端子）からのデータをバッファ内に交 互に保持することにより、異なったターミナルからのデータを時分割多重化する ことが可能である。中央制御ユニットは、それぞれのタイムスロット内へデータ を挿入するために必要な同期を与える。

しかしながら、スターネットワークは、幾つかの欠点を有している。スイッチマ トリクスを介して与えることが可能な帯域幅は制限されており、又該スイッチを 介して通過するデータの確実性も制限されている。更に、ワイヤ即ち配線をレイ アウトすることが困難である。なぜならば、中央制御ユニットから電話への新た なワイヤは新たな電話が付加される毎に敷設されねばならないからである。更に 、中央制御システムが故障すると、システム全体がディスエーブル即ち活動不能 状態とされる。

別のデータシステムアーキテクチャであって、レイアウトがより簡単なものはリ ングネットワークである。リングネットワークにおいては、単一のケーブルが各 々のデータターミナル即ちデータ端子を介して通過し、従って、ネットワークの 帯域幅が共用される。割当てられたタイムスロット又はタイムスロットの採取に 依存する代わりに、帯域幅多重化はトークン方法を使用している。この方法にお いては、トークンが一つのターミナルから別のターミナルヘバスされ、送信を所 望するターミナルがトークンを保持する。ターミナルは、トークンを有すること がない限り送信を行なうことができず、従って一度に一つのターミナルのみが送 信を行なう。従って、このタイプの時分割多重化は、データを規則的な割当てら れたタイムスロット長さではな（不規則的なバーストとして送信する。このタイ プの送信は、典型的に、たまに発生する長いバーストを送信するデータ通信に対 して適している。一方、音声通信は、長い時間の期間に亘って連続的な接続を必 要とする。

二人のユーザが同時的にネットワークの帯域幅を確保する試みに起因するエラー を防止する別のアーキテクチャはイーサーネットシステムにおいて使用されてい る。このシステムにおいては、ターミナルが送信を行なう前に、ネットワークの 帯域幅が使用されているか否かをチェックする。次いで、送信中において、デー タターミナルは、送信したデータが同一の形態で受信されているか否かをチェッ クする。

受信されたデータが異なる場合には、別のターミナルが同時的に送信を行なって おり、その結果衝突が発生しデータが混ぜこぜにされている。従って、送信ステ ーションは送信を停止し、且つランダムな時間量の後に再送を行なう。従って、 タイムスロットのネットワーク帯域幅確保の中央制御は必要ではない。データ通 信はたまに発生するので、２番目の送信に関して衝突が発生する可能性は低い。

システムに結合されているターミナルの数が増加すると衝突の可能性は増加する 。この様なシステムは、音声通信には適していない。なぜならば、長い時間に亘 って連続的な送信を必要とする音声通信の場合には衝突数が増加するからである 。更に、ネットワークを介しての遅延は固定されていない。

構内交換を使用せずに音声とデータとを結合する一つのアプローチは、［分散型 スイッチングネットワーク（ＤＳＮ）Ｊという名称の米国特許第４，４７０．１ ４０　（Ｃｏｆｆｅｙ）に開示されている。

このＤＳＮシステムは、マルチパスネットワークの周りに構築されている。この ＤＳＮシステムにおいては、通信媒体はツイスト対から構成されている。

このネットワークが適切に動作するためには、少なくとも３対のケーブルをレイ アウトさせねばならない。このケーブルは、このＤＳＮシステムのバックボーン として作用する。一対は、ライングループ中央棚へ対して情報を送信するために 使用され、且つ他の２対は、該ライングループ中央棚を介して遠隔ユニットから か又は何れか他方のユニットからの送信を受取るためのループバック構成におい て使用される。各送信及び受信ラインは、複数個のフレームに細分化されており 、且つ更に複数個のタイムスロットに細分化されている。このネットワークにお ける何れか二つのユニット間の通信は、各ユニットがそれ自身の送信の必要性の ためにタイムスロットを捕獲することを必要とすると共に、それが二方向通信を 与えるために他方のもののタイムスロットを受取り且つ読取ることを必要とする 。ＤＳＮシステムの主要な仮定のうちの一つは、バスが同期的であるということ であり、即ち、通信用オーバーヘッドまたは飛行時間に対してバスに関し何ら許 容値は与えられない。各タイムスロットは、１バイトの情報を受付けるために区 画化されており、従ってタイミングエラーに対する余裕は存在していない。

ＤＳＮシステム自身は、二つの主要なユニット、即ち並列アクセス通信インター フェースブロック（Ｐ　Ｉ　Ｂ）及びライングループ中央棚がら構成さｔている 。ＰＩＢは、通信装置をネットワークヘイ〉ターフエースさせるために使用され る。ＰＩＢは、通信線を横断し且つループバックした受信線の土浦側部分を横断 して並列的に接続されている。並列アクセスの意味するところは重要であり、即 ち、ＰＩＢが共通送信バス上に送信を行なうと、その送信は上流側及び下流側の 両方に送られる。ライングループインターフェース棚（ＬＧ　Ｉ　Ｓ）は、ＤＳ Ｎシステム内の全てのケーブルに対する終端点である。このＬＧＩＳは、ネット ワークタイミング、送信線と受信線との間のスイッチング、内線通話と公衆交換 電話回路網との間のスイッチング、及びネットワーク制御機能の全てを与える。

ＰＩＢが情報を送信することを所望する場合には、二つのイベント（事象）が発 生する。ＦＩＢ送信線は、最初に、送信バス上に何時送信すべきかを識別するた めに、タイミング情報を派生する。このタイミング情報は、ライングループ中央 棚によって発生され且つ受信線上へ送り出される。受信線及び送信線のステータ スを検査することにより、ＰＩＢは特定のタイムスロットが使用可能であるか否 かを確定することが可能である。このタイムスロットが使用り　可能であるか否 かの決定は、ＰＩＢの送信線及び受ｈ　信線の両方に対する並列接続に完全に依 存している。

ン　発明の概要 概説 壱　本発明は、公知の通信システムと比較して多数のと　利点を与える分散型通 信ネットワークに関するものｒ　である。本発明に基づ（装置及び方法は、単一 の通よ　信媒体上で動作するが、特定のユーザの音声、データ及びビデオ通信の ニーズの全てをサポートするこく　とが可能なブロードバンドネットワークファ シリティを与えている。これを行なうために、ネットワーク内の各ノードは、ネ ットワーク媒体のＲＦスベク龜　トルの異なった部分に対してトラフィックのタ イプ（音声、データ及びビデオ）を割当てることが可能である。従って、各別々 の周波数帯域はサブネットワークを構成している。サブネットワークは特定の１ 　サービス及び特定のサービスの等級に対して設計し１　且つ構成することが可 能である。例えば、データネットワークは、高速トランスポート、ネットワーク 使用可能性、及び／又はデータの一体性に対して設計し且つ構成することが可能 である。この様にして通信サービスを区画化することは、サブネットワークを各 々が互いに独立した（但し、勿論、各々が他の周波数ドメインとオーバーラツプ することがない）別々の実体（例えば、テレコミュニケーション部門及びデータ 処理部門）によって管理し且つ稼動させることも可能としている。

本発明に基づく装置は、モジュール型であり且つ増分的に拡張可能である。相互 接続体は据付けが容易であるように構成されており、且つ訓練されたサービス要 員や、ネットワークの再構成又はソフトウェアの変更などを必要とすることなし に、ユーザの装置を付加させたり又は取除いたりすることが可能である。相互接 続体の分散型の性質のために、単一の要素が故障しても残りのネットワークの動 作に影響を与えることはない。従って、ネットワークの付加、削除、又は修正は 、全体的なネットワークの性能及び全体的な動作にとって透明な状態である。サ ブネットワーク間のサービスの独立性は、更に、他のサブネットワークサービス とは独立的に相互接続体を拡張し且つ修正することを可能としている。例えば、 ビジネスのデータ条件が、拡張されるべき場合には、システムに既に取付けであ る音声回路及びビデオ回路とは完全に独立的に、付加的なネットワークの取付け を行なうことが可能である。相互接続システムの音声部分又はビデオ部分の何れ かに影響を与えることなしに、古いローカルエリアデータネットワーク（即ち、 ネットワーク媒体ではなくネットワークインターフェースユニット）を、より新 しくより高速で且つ費用効果性の高い装置と置換することが可能である。

好適実施形態においては、本発明は、時間領域多重化を使用する音声システムに おいて具体化されている。タイミングマーク発生器が、一連のフレームを画定す る周期的なタイミングマークをブロードキャストし、各フレームの先端部分は通 信用パケットインターバルを画定し且つ該フレームの後の部分はタイムスロット の数を画定する。フレームレート及びタイムスロット幅は、一方向の音声通信が 交互のフレーム上の単一のタイムスロット上でサポートすることが可能であるよ うなものである。他の方向は、インターリーブされた交互のフレーム上の同一の タイムスロット上でサポートされる。

インテリジェンスは分散されており且つ各ノードはＲＡＭ内に格納されているそ れ自身のオペレーティングソフトウェア及びコンフィギユレーションデータを有 している。このソフトウェア及びデータは、時々アップデートさせることが可能 であり、且つパワー損失の場合に喪失される場合がある。各ノードは、更に、ブ ート（ｂｏｏｔ）ＲＯＭを有しており、その中に、パワーアップ時にノードをイ ネーブルさせて完全なオペレーティング用のソフトウェア及びデータを獲得する ことに参画させる小さな量のソフトウェアが格納されている。

ブートプロトコル 本発明は、分散型コミューティング／通信環境において、ネットワークノードヘ ブートイメージ（オペレーティングソフトウェア及びコンフィギユレーションデ ータ）を供給する技術を与えている。ブートイメージをノードへ供給するプロト コルは、ノードのうちの幾つかがサービスを必要とするに過ぎない場合には、進 行中のネットワーク動作に対し最小の影響でもって実施することが可能である。

ブートプロセスは、一般的及び特定的の両方であり、それは、特定のノードをブ ートするか、又はネットワーク全体を同時的にブートすることが可能である。

本システムは、一つ又はそれ以上のネットワークブートユニット（ｒＮＢＵＪ　 ）を有しており、その機能は、オペレーティングソフトウェア及びコンフハード ディスク）内に維持し、且つパワーアップ時又はアップデートするためにコピー （ブートイメージと呼称される）をノードへ転送することである。

ブート動作のためには、通常音声のためにリザーブされているタイムスロットを データ通信のために使用する。

ブートイメージをブートコンシューマと呼ばれる選択したグループのネットワー クノードへ送信するためには、ＮＢＵはブートコンシューマからブートリクエス トを受取らねばならない。次いで、ＮＢＵは、送信されるべきブートイメージを 記述するイメージ記述子部分及びＢＣ５Ｐとしてパケットを識別する制御部分と を持ったブート制御通信用パケット（ｒＢｃｓＰＪ　）をブロードキャストし、 ブートコンシューマのクラスを特定し、且つ該ブートイメージが送信されるべき タイムスロットを指定する。ブートイメージの送信期間中、ＮＢＵは、周期的に 、ＢＣ５Ｐを送り出し、従って送信の開始時にブートイメージを受取る位置にな かったブートコンシューマは中間においてピックアップすることが可能である。

ブートイメージを必要とするブートコンシューマは、ブートＲＯＭ内に実行可能 なコードを有しており、その場合、それはＮＢＵからＢＣ５Ｐに対しチェックし 、何れかの検知されたＢＣ５Ｐが所望のタイプのブートイメージを特定するもの であるか否かを決定し、且つ、そうである場合には、適宜のタイムスロット内に 表われるデータをローカルメモリに読込ませる。ブートイメージが読込まれると 、該ノードはその実行を開始することが可能である。所望のタイプのブートイメ ージを特定するＢＣ５Ｐが所定の時間内に検知されない場合には、そのブートコ ンシューマはブートリクエスト送信用パケット（ｒＢＲ５ＰＪ　）を送り出し、 且つ所望のタイプを特定するＢＣ５Ｐに対する検知を継続して行なう。

各ブートコンシューマは、ＢＲ５Ｐを送り出す前にランダムの待機期間を有する べ（プログラムされている。従って、同一のタイプのブートイメージを要求する 多数のノードが存在する場合には、最先のブートリクエストに対してＮＢＵによ る応答がなされ、その際に他のユニットによるさらなるブートリクエストがそれ らの要求を後にさせるべくプログラムする必要性を解消している。

本システムが１個を超えたＮＢＵを有する場合には、それが要求されたブートイ メージを有しており且つ現在のところブートイメージをダウンロードしていない と仮定して、該要求を受取る最初のＮＢＵが、上述した態様でそのリクエスト（ 要求）に対してサービスを行なう。ＮＢＵは、それ自身の間で仲裁を行ない、そ れらのうちの何れが与えられた入って（るリクエストに対し応答すべきかを決定 する。

各ＮＢＵは、送信用ＮＢＵを識別するが割当てられるべき時間フレームを特定す ることのないＢＣ５Ｐを送り出す。従って、各ＮＢＵは、ＢＣ５Ｐに対し検知を 行ない、且つそれがそれ自身のＢＣ５Ｐを最初に受取った場合に、それが責任を とる。それが最初に別のＮＢＵから発生したＢＣ５Ｐを受取る場合には、それは 該リクエストに対しサービスを行なう試みを行なうことはない。

スキュー計算 本発明は、広帯域幅通信チャンネルを持ったネットワークを提供している。この チャンネルは、アーキテクチャの観点においては時間順番型バスとして組織化さ れている。本システムの全てのノードは、送信用媒体と受信用媒体の両方に結合 されている。

ネットワーク帯域幅は複数個のタイムスロットに細分化されている。タイムスロ ットは、タイミングマーク発生器によりて画定され、各ノードは受信媒体のみの 上でタイミングマークを検知する。各タイミングマークの間の時間が１個のフレ ームを画定し、各フレームは複数個のタイムスロットから構成されている。この ネットワークにおいては、各ノードは中央ターンアラウンド点又はヘッドエンド から異なった物理的距離とすることが可能であり、その結果、各ノードはヘッド エンドへ及びそれから帰還する送信時間における差異に起因して受信したタイミ ングマークと相対的に異なった時間で送信する。従って、各ノードは、テスト信 号を送信し且つそれが戻ってくるテスト信号を受取るまでの送信の時間を測定す る。この時間は、スキュ一時間といわれ、情報の送信のために使用される。全て のその後の送信において、各ノードはそれが送信を行なおうとするタイムスロッ トよりも前にスキュ一時間に等しい時間において送信を行なう。

本発明において使用されるネットワークは媒体独立性である。一実施例において は、送信媒体は、異なった周波数帯域によって画定される送信及び受信チャンネ ルを有するブロードバンドＣＡＴＶケーブルである。本システムのヘッドエンド は、送信用チャンネルからの送信信号を受信用チャンネルの受信用周波数帯域へ 変換する周波数変換器を有している。

本システムは、複数個のチャンネルとすることを可能としており、本システムに 取付けることが可能なユーザの数を増加させている。情報は、タイムスロット内 において非同期的に送信され、従って送信パケットを特定したタイムスロット内 に配置させるための精密な同期を行なう必要性を除去している。各チャンネルは 、複数個の通信用タイムスロット及び音声通信タイムスロットを有することが可 能である。

各フレームは、好適には、通信用パケットに対し割当てられた第一部分及び音声 通信用の複数個のタイムスロットを有している。一つのノードが別のノードに対 して発呼することを所望する場合、識別用の信号が時間分割型チャンネルの通信 用部分へ送信され且つ送信用チャンネルが指定される。発呼されたノードがその 信号を受取ると、それは、信号用部分においてアクルッジメント信号を送信する 。次いで、発呼したノードが、デジタル化した音声又はデータが追従すべき特定 したタイムスロットを送信する。

何れかのノードが、他方のノードに対して、通信のために別のタイムスロット又 はチャンネルヘスイッチすることを支持することが可能である。このことは、例 えば、一つのチャンネルが極めてビジーである場合に行なうことが可能である。

好適には、二方向音声通信の場合には、最初のノードが一つ置きのフレームにお いて特定したタイムスロット内で通信を行ない、２番目のノードがそれらの間の フレームで送信を行なう。

データ及びデジタル化音声の両方が同一の態様で送られ、従って必要とされる回 路が簡単化されている。送信用チャンネルは、スロット型アロハタイプ衝突検知 システムを使用し、各ノードは送信された信号が同一の形態で受取られたか否か を決定するために受信線上でモニタ動作を行なう。衝突が検知されると、該ノー ドはランダムな時間量の間待機し且つ再度送信を行なうべく試みる。音声タイム スロ、ット内の衝突は、アロハ衝突技術を使用し、その場合、テスト信号が空い ていることが予定されているタイムスロット内に挿入され、且つ受信信号が元の 信号と比較される。そのテスト信号が損傷を受けることなく帰還されている場合 には、そのタイムスロットが捕獲されたものと考えられる。エラーが検知される 場合には、該ノードは待機し、別のタイムスロットを捕獲し且つそのプロセスは 再度継続して行なわれる。送信を行なう前に、該ノードは、そのタイムスロット が一連のフレームに対し使用可能であるか否かを決定せねばならない。一つのノ ードがその中に送信することによりタイムスロットを捕獲すると、それは、通信 の期間中そのタイムスロットを維持する。他のノードは、そのタイムスロット内 において送信中のデータを検知するがそのタイムスロットを獲得すべく試みを行 なうことはない。

音声電話リンクの確立 本発明の別の側面は、分散型インテリジェンスネットワーク内の個々の電話ステ ーションによる音声タイムスロットをクレームする独特の方法である。

一つのステーションが周期的なタイミングマークを発生し、且つ残りのステーシ ョンがそのタイミングマークをモニタし、且つそのタイミングマークに追従する どのタイムスロットが送信でビジーであるかをモニタする。発呼を行なう個別的 なステーションは、ダイナミックに自由なタイムスロットを選択し且つ送信を開 始する。衝突の場合には、別のタイムスロットの捕獲が試みられる。従って、中 央でタイムスロットの割当てをする必要性はない。

特に、あるタイムスロットは制御データ用に取分けられており、他のものは音声 データ用に取分けられている。最初に音声タイムスロットがクレームされ、次い で通信用パケットが制御データタイムスロット内に送られる。信号用パケットが 宛て先アドレスを有しており、且つクレームされたタイムスロットの位置及び発 信元アドレスに関するデータを有している。信号用パケットは複数個のチャンネ ルを介して送られ、且つ発信元の正しいチャンネル（即ち、周波数チャンネル） を特定する。次いで、発信元チャンネルが応答のためにモニタされる。受信ステ ーションは、応答のために、既にクレームされたタイムスロットに対し所定の関 係を有する別のタイムスロットをクレームすべく試みを行なう。この様なりレー ム動作が成功すると、適宜の信号用パケットが発信元ステーションへ送られ、且 つ次いで、適宜のタイムスロット内に音声データを配置させることにより音声通 信を開始することが可能である。

セションレイヤ 本発明は、ネットワーク内のノード間の音声通信を確立し、維持し且つ終了させ る一連の技術を提供し、且つユーザが電話に関する特徴を喚起する場合の通信を 制御する技術を提供している。

好適実施例においては、本発明は、時間領域多重化を使用するシステムにおいて 実現される。タイミングマーク発生器（ｒＴＭＧＪ　）が、一連のサイクルを画 定する周期的なタイミングマークをブロードキャストする。各サイクルは、信号 用パケット（ｒＳ　ＰＪ　）インターバルを画定する少なくとも１個のインター バルを有しており、一方該サイクルの残りの部分は音声タイムスロット（ｒＶＴ ｓＪ　’）の数を画定−する。サイクルレート及びＶＴＳ幅は、一方向の音声通 信が単一のＶＴＳ上でサポートすることが可能であるようなものである。ｌサイ クル内の指定した対のＶＴＳは、全二重通信を与えることが可能な音声回路（ｒ ＶＣＪ　）を画定する。各ノードは、共通ブロードバンド媒体とインターフェー スされており、且つトランクインターフェース又は電話インターフェースを与え ることが可能である。典型的な電話発呼は、ノード間でのＳＰの交換及びクレー ムプロセスを必要とし、その場合通信の期間に対し空いたＶＴＳがクレームされ る。

ユーザが電話をオフフックし且つ内線をダイヤルすると、その電話（第一ノード ）と関連するノードが明らかに使用されていないＶＣの最初のＶＴＳをクレーム する。このクレーム動作に続いて、該ノードがＶＴＳ上にクレーム用音声パケッ ト（ｒＣＶＰＪ）を送信し、且つ該ノード自身のＣＶＰがそのまま戻ってきたこ とを検証する。最初のＶＴＳのクレームが成功すると、最初のノードが、第二ノ ードに対してアドレスされた発呼リクエストＳＰを送信する。２番目のノードは 、その発呼リクエストＳＰを受取ると、受入れＳＰを送り出し、第一ノードがＡ ＣＫ　ＳＰでアクノレツジを行なう。第二ノードにおける指定された電話がオフ フックすると、第二ノードが該ＶＣの２番目のＶＴＳをクレームし、その際に音 声回路を完成する。２番目のＶＴＳのクレームが成功すると、第二ノードが第一 ノードに対してＡＮＳＷＥＲＳＰを送り出し、第一ノードがＡＣＫ　ＳＰでアク ノレツジする。その後に、各ノードはそのクレームしたＶＴＳ内に音声データを 送信し且つ他のノードによってクレームされたＶＴＳから音声データを受取る。

何れかのパーティ−がオンフックすると、切断ＳＰが終了用ステーションによっ て送られ且つ接続が終了される。

本発明は、種々の特徴を喚起させるためにＳＰの交換を意図している。例えば、 進行中の会話が第一ノードによって停止することが可能なホールド特徴は、第一 ノードが受信を終了する一方第二ノードに対してＨＯＬＤ　ＳＰを送らせること により喚起され、且つ第二ノードがＡＣＫ　ＳＰでアクノレツジすると、それは 、そのクレームしたＶＴＳ内への送信を停止する。第一ノードは、Ｃ０ＮＴ　Ｉ 　ＮＵＥＨＯＬＤＩＮＧ　ＳＰを周期的に送信することが可能であり、且つ第二 ノードはＣ０ＮＴＩＮＵＥ−ＴＯ−ＨＯＬＤ　ＳＰで応答する。第一ノードが通 信を再度確立することを所望する場合には、それは、新たなＶＴＳをクレームし 、且つＵＮＨＯＬＤＳＰを送り出す。第二ノードが、そのＶＣの残りのＶＴＳを クレームし且つＡＣＫ　ＳＰをリターンする。次いで、第一のノードが送信し且 つ受信し且つｖｐが交換される。

時間−周波数多重化 本発明の別の側面は、時間分割多重化を実施する独特な方法及び装置である。複 数個の異なったチャンネルが使用され、好適には四つのチャンネルが使用される 。各チャンネルは上流側及び下流側周波数帯域を有している。任意のノードから の送信は、そのチャンネル内のタイムスロットにおける特定のチャンネル上で行 なわれ、且つ上流周波数帯域上でヘッドエンドリターンユニットへ経路が形成さ れ、それは、該信号を該チャンネルの下流周波数帯域へ変換し、且つそれらを下 流周波数帯域上で送信する。

タイミングマーク発生器が本システムに結合されており、従って、それは四つの 全てのチャンネル上でタイミングマークを同時的に発生することが可能であり、 従って種々の周波数帯域を同期化させる。ヘッドエンドユニット内の各チャンネ ル回路は、それ自身のクロックを有しており、それは、マスタークロックにフェ ーズロックされて四つの全てのチャンネルを同期化させる。更に、該ヘッドエン ドユニットは、高速のデジタルフェーズロックループを有しており、送信ノード によって送られたデータパケットの最初の数個のビットで迅速にフェーズロック することを可能としている。該ヘッドエンドリターンユニットの各チャンネルは 他のチャンネルと同一のクロックでフェーズロックされ、付加的な同期要素を与 えている。この異なった同期要素の組合わせは、実際的な時間及び周波数多重化 システムを動作させることを可能としている。

同期は、ヘッドエンドユニットにおいて挿入される擬似サイレンスパターン（１ 及び０の繰返し）を使用することによりタイミングマーク間で維持される。この ことは、交番するデータを与えることによりタイミングマーク間で個々のノード においてフェーズロックを維持することを可能としている。従って、本システム は、各送信ノードがその周波数を一つのチャンネルから別のチャンネルヘシフト することが可能な単一のモデムのみを有し且つ尚且つ同期を維持することを可能 としている。同時的に全てのチャンネルへのアクセスを必要とする唯一の要素は ヘッドエンドリターンユニット及びタイミングマーク発生器である。

該デジタルフェーズロックループは、又、最大蓋然性検知器（ＭＬＤ）とも呼称 される。この装置は、データパケットに迅速にフェーズロックするために必要で ある。送信が行なわれない「パッド」時間が、ＭＬＤをリセットすることを可能 とするために各パケットの最初に付加されている。ＭＬＤは、それが変調され且 つデジタル形態に変換して戻された後にデータを受付ける。該データは、データ レートよりもかなり速いクロックレートでシフトレジスタ内に供給される。次い で、ビット同期が、種々のシフトされた出力を比較し、何れがＨＲＵクロックに 最も近いエツジを有するかを決定する。その決定がなされると、そのシフトレジ スタ出力は、更に再調節することなしに、該データパケットの残部に対して使用 される。

本発明の特性及び利点のさらなる理解は、本明細書の残りの部分及び添付の図面 を参照して実現することが可能である。

図面の簡単な説明 図Ａ−１は、本発明に基づ（コミュニケーションネットワーク（通信回路網）の 典型的な物理的構成を示したブロック図である。

図Ａ−２は本ネットワークの一部の概略図である。

図Ａ−３は本ネットワーク上の信号の時間構成を示した概略図である。

図Ａ−４は音声インターフェースユニットの概略ブロック図である。

図Ａ−５はネットワークブートユニットの概略ブロック図である。

図Ａ−６はブートＲＯＭコードのフローチャートチャートである。

図Ｂ−１は図Ａ−４内に示したＲｘＴｘ回路の概略ブロック図である。

図Ｂ−２は図Ａ−４内に示したＰＣＴＬ回路の概略ブロック図である。

図Ｂ−３はＰ−ＲＡＭアクセス用の一般的時間構成を示した概略図であろう 図Ｂ−４は図Ａ−４に示したＲｘＴｘ回路、ＰＣＴＬ回路及びＰ−ＲＡＭに対す る信号入力線及び出力線を示した概略図である。

図Ｂ−５は時間スロットマーカーパルスを示した概略図である。

図Ｂ−６はデリミタ（区切り部）サーチウィンドを示した概略図である。

図Ｂ−７は送信及び受信フレームタイミング間の関係を示した概略図である。

図Ｂ−８は時間スロットパッド時間を示した概略図である。

図Ｃ−１はヘッドエンド再送ユニットに対する送信時間差を示した概略図である 。

図Ｃ−２は図Ａ−１のシステムのノードにおける接続に対する回路を示したブロ ック図である。

図Ｃ−３は本発明に基づく通信システムにおいて使用される異なった周波数チャ ンネルの概略図である。

図Ｄ−１は発信元ノードによる音声タイムスロットのクレーム動作を示したフロ ーチャートである。

図Ｄ−２は発呼されたノードによる逆タイムスロットのクレーム動作を示したフ ローチャートである。

図Ｅ−ｌ乃至Ｅ−１３は内線コール（発呼）及びトランクコールを確立し各維持 するためのプロトコルを示した説明図である。

図Ｅ−１４乃至Ｅ−３５はユーザによって喚起された特徴を実施するためのプロ トコルを示した説明図である。

図Ｅ−３６乃至Ｅ−３９はコール（発呼）を終了するためのプロトコルを示した 説明図である。

図Ｆ−１はＨＲＵ及びそれのトランクインターフェースユニットに対する接続を 示したブロック図である。

図Ｆ−２は四つのＨＲＵチャンネルのフェーズロック同期のブロック図である。

図Ｆ−３は最大蓋然性検知器（ＭＬＤ）のブロック図である。

図Ｆ−４及びＦ−５はＨＲＵの一つのチャンネルのブロック図である。

図Ｆ−６はＨＲＵとトランクカードとの間のインターフェースのブロック図であ る。

表の簡単な説明 表Ａ−１は本明細書において使用されている省略記号のリストである。

表Ａ−２はパケットフォーマットの説明である。

表Ａ−３はパケットＲＡＭ　（ｒＰＲＡＭＪ　）のマツプである。

表Ａ−４はブートイメージフォーマットを説明している。

表Ａ−５はブートリクエスト信号用パケット（ｒＢＲｓｐ」）フォーマットを説 明している。

表Ａ−６はブート制御信号用バヶ・・ノド（ｒＢＣ５ＰＪ）フォーマットを説明 している。

好適実施例の説明 ネットワーク外観 表Ａ−１は本明細書において使用される省略記号のリストを与えている。

図Ａ−１は、バス媒体１２に基づいたコミュニケーションネットワーク即ち通信 回路網１０を示したブロック図である。バス媒体１２は、典型的に、種々のネッ トワークノードが結合されている多数の分岐部１２’を有するツリー構成の物理 的トポロジを有している。本明細書に記載する如くこのネットワークの主要機能 は、ネットワーク上のユーザ間及びこの様なユーザと公衆通信交換網との間の音 声通信をサポートすることである。しかしながら、ネットワークｌＯは、更に、 データ及び音声に対しても使用することが可能である。このネットワークは、バ ス資源を割当てるために中央インテリジェンスを有するものではない。そうでは な（、各ノードは、それ自身のインテリジェンスを有しており、各ノードに対し て、必要に応じバス資源に対して競争を行ない且つそれをクレームする能力を与 えている。

本ネットワークノードは、複数個の音声インターフェースユニット（ｒＶＩＵＪ ）２０を有しており、その各々は一つの関連した電話２２、公衆通信交換網へ結 合するための複数個のトランクライン２７を持ったトランクインターフェースユ ニット（ｒＴＩＵ」）２５、付随的なインターフェースユニット／コンソール（ ｒＡＩＵＪ）３５、各々がハードディスク４２などのようなそれと関連する非揮 発性格納装置を有する一つ又はそれ以上のネットワークブートユニット（ｒＮＢ ＵＪ）４０、及び一つ又はそれ以上のタイミングマーク発生器（ｒＴＭＧＪ）４ ５を有している。バス媒体１２は、ヘッドエンド再送ユニット（ｒＨＲＵＪ　） ５０へ結合している。■１０プロセサ（ｒＩＯＰＪ）５１は、ＴＩＵ２５をＨＲ Ｕ５０へ結合させている。関連するハードディスク５３を具備するネットワーク マネジャワークステーション（ｒＮＭＷＳＪ　）５２がＮＢＵ及びそのディスク へ結合されている。ＶＩＵは図示した如く一つの電話を有する単一ボート装置と することが可能であり、又は各ポートが一つの電話をサポートすることが可能な マルチポート装置（最大で２４個のボート）とすることが可能である。

現在の具体例においては、ＮＢＵ４０及びＨＲＵはＴＩＵと同一のキャビネット 内に物理的に配置されており、且つタイミングマーク発生器４５はＮＢＵ４０内 に組込まれている。従って、ＴＭＧ４５、ＮＢＵ４０、又はＨＲＵ５０に対して 別々の包囲体は存在していない。

各ノードは、関連するアドレス情報を有している。

これは、６バイト物理的ユニツトアドレス（ｒＰＵＡＪ）を有しており、それは 同一の製造業者によって製造された何れかのネットワークにおいて他のノードに 関しそのノードにとって独特のハードウェア埋め込み型一連番号である。異なっ た製造業者によって製造されたノードに関するユニーク性は、製造業者間の合意 又は中央ＰＵＡ発生権限の確立により保証させることが可能である。

ネットワークマネジヤによって２バイトの局所的な独特のアドレス（ｒＬＵＡＪ 　）をノードに割当てることが可能である。このＬＵＡは、与えられたカストマ −の場所におけるその他のノードに関し独特なものである。それは、１６進数値 ＦＦＦＦを持ったブロードキャストＬＵＡで同時的に全てのノードをアドレスす ることが可能である。

ノードは、更に、２バイトのシステムリンクエックステンジョン（ｒＳＬＥＪ） を割当てることが可能である。同一のＳＬＥを複数個のノードへ割当て、その際 にグループアドレス動作を可能とすることが可能である。逆に、複数個の電話を サポートする一つのノードが一つを超えたＳＬＥを有することが可能である。

アドレス比較は以下の如くにして行なわれる。各ノードはＰＵＡ、ＬＵＡ、ＳＬ Ｅアドレス比較の各々に対し６４ビツトのハツシュテーブルを有している。６４ を超える可能なアドレスが存在しているので、このハツシュテーブルメカニズム は、ユニークな選択を与えるものではなく、第一レベルのフィルタ動作を与える に過ぎない。付加的なアドレス動作がより高いレベルのソフトウェアにより実施 される。

ＰＵＡ及びＬＵＡハツシュテーブルに対して、及びノードが単一のＳＬＥを有す るＳＬＥハツシュテーブルの場合、１ビツトがセットされ、そのビットは場合に より、ノードのＰＵＡ、ＬＵＡ、又はＳＬＨの循環冗長性チェックの最後の６ビ ツトの数値に対応する位置内にある。一つを超えるＳＬＥを有するノードの場合 、ＳＬＥハツシュテーブルは、複数個のＳＬＨに対してセットされたビットを有 しており、それらの位置は上述した如く決定される。ユニーク性が欠如するため に、セットされたビットの数はＳＬＥの数よりも少ない場合がある。

各電話と関連して２バイトのコンフィギユレーション（形態）識別子（ｒＣＩ　 ＤＪ　）が設けられており、それはＲＡＭ内に格納され且つその電話に対するコ ンフィギユレーション（即ち、セットされた特徴、エクステンション即ち内線） を識別する。ＮＭＷＳにおけるシステム監督部によってＣＩＤが形成される。ユ ニットの電話内線番号は、ＣＩＤとして使用することが可能であるが、これは必 ずしもその通りである必要はない。各電話はコンフィギユレーション即ち形態を 必要とするので、複数個の電話のＶＩＵは複数個のＣＩＤを有している。特別の ＣＩＤ（値０）は、ユニット内にロードされた場合にユニットの動作を手動的に エンタされたＣＩＤを獲得することに制限する形態を識別するために使用される 。

バス媒体１２は、好適には、各々が信号を重ね合わせることが可能なキャリア周 波数によって画定される多数の周波数チャンネルをサポートすることが可能なブ ロードバンド同軸ケーブルである。各ユーザ装置は、そのケーブル上でＨＲＵ５ ０に向かってその送信をブロードキャストすることが可能である。

ＨＲＵ５０は、第一組のチャンネル上で信号を受取り且つ第二組の上でそれらを 再送すべく動作する。

従って、二方向通信は、使用可能なＲＦケーブルスペクトルを周波数分割多重化 することにより単一ケーブル上で実施することが可能である。該チャンネルは、 好適には６　Ｍ　Ｈｚ幅であり、送信用チャンネルは５−１５−１Ｏ８の範囲内 であり且つ受信チャンネルは１７５ｌ７５−４Ｏ０の範囲内である。好適実施例 においては、四つのチャンネルが存在しており、その各々は関連する送信周波数 及び受信周波数帯域を有しており、且つ各ノードは該チャンネルの何れかの上で 動作することが可能である。各ノードは、通信に参加していない場合に通常検知 状態にあるホームチャンネルが割当てられている。ブート送信は、典型的に、指 定されたブートチャンネル上で行なわれる。

ＨＲＵ５０は、入力データが存在しない場合に擬似サイレンスパターン（ＰＳＰ ）（例えば、交番する１及びＯ）を送信する。このことは、ネットワーク内のＶ ＩＵが常に入力するデータストリームを有することを可能とし、そのことは、Ｖ ＩＵモデムの全てにおけるＴＬＬの安定性を付加し且つより廉価で且つより効率 的な受信機及びビット同期回路を与えている。更に、ＰＳＰは「非」キャリア検 知として作用し、且つＶＩＵはＰＳＰが受信される場合、与えられたチャンネル が自由であると考えることが可能である。

ＨＲＵ５０は、データ再クロック動作を実行しノードに対して一定なフェーズデ ータ信号を与える。

上流送信はフェーズに関して未知の発生源により供給されるので（なぜならば、 入力パケットの相対的なフェーズは発信元ノードの物理的な位置に関し変化する ので）、ＨＲＵ５０は最大蓋然性検知器（ＭＬＤ）を使用して、下流送信を再ク ロ・ンク動作する。

ＭＬＤがパケットプリアンプルの最初の四つのビ・ソトにおける上昇エツジを検 知し、次いで該データビットの中心をサンプリングクロックの工・ソジと適切に 整合させるためにＯ乃至１ビツト（０，０６２ビツトの増分毎）の時間だけデー タ経路を遅延させる。

この方法により、何ら周波数ロックが必要とされることはない。なぜならば、Ｈ ＲＵ５０の下流側送信はシステムのマスタークロック源だからである。

上述した機能は、パケットプリアンプル期間中４ビツトの時間スパン内に受信し たパケットの需要に応答する高速デジタルフェーズロックループで実現すること が可能である。選択された遅延は、「ノ（ケラト終端（Ｅｎｄ　ｏｆ　Ｐａｃｋ ｅｔ）Ｊとして解釈されるヘッドエンドにおいてキャリアの喪失が検知されるま でロックされた状態に止どまる。次も葛で、ＨＲＵ５０は、擬似サイレンスの送 信を開始し且つ次のパケットに対しＭＬＤをリセ、ノドする。

従って、ネットワーク１０は物理的に且つトポロジ的にツリーとして組織化され ているが、それは論理的にはバスとして組織化されている。該ノ（スは、図Ａ− ２に概略示した如く、論理的には、送信及び受信チャンネル５５及び５７を持っ た二重りニアノくスである。二つのＶＩＵ及び二つのＮＢＵのみが示されている に過ぎないが、実際のシステムは１００個以上のＶＩＵを有する場合がある。図 Ａ−２は概略図に過ぎない。なぜならば、実際には二つの物理的バスが存在する のではな（、多数の通信チャンネルをサポートすることの可能な単一のブロート ノくンド通信媒体が存在しているからである。

ネットワークタイミング 図Ａ−３は本ネットワーク上の信号の時間構成を示した概略図である。７ＭＧ４ ５は、１　ｍ　ｓインターバルで四つの全てのチャンネル上を同時的に送信され る一連のタイミングマークツ（ケ・ソト（ｒＴＭＪ　）を与えており、その際に 一連の１　ｍ　ｓフレームを画定している。このＴＭは、更に、それらがブート チャンネル上にあるか否かを表わし、且つチャンネル番号を与える。

該フレームは、論理的に、対毎にグループ化され、その各々はフォアード（前方 ）フレーム及びリノク−ス（逆）フレームと指定される第一フレーム及び第ニフ レームを有しており、各対は２　ｍ　ｓサイクルを画定している。各フレームは １０バイトのタイミングマークと、７１バイト（６０個のデータバイト）信号用 パケットＭｓＰＪ）と、各々が音声パケット（「ＶＰ」）を有することが可能な ２８個の１９゜５バイト（１６個のデータバイト）の音声タイムスロット（ｒＶ ＴＳＪ　）とから構成されている。各パケットインターバルは交番する１及びＯ のプリアンプルと、デリミタ（区切り部）と、データフィールドと、パッドとか ら構成されている。該デリミタは、そのパケットがＴＭ、ＶＰ、ＳＰ、クレーム 用音声パケット（ｒＣＶＰＪ　）　、又はブートパケット（ｒＢＰＪ　）の何れ であるかを特定する二進コードであり、且つ任意の３ビツトストリングが少なく とも連続して同一の二つのビットを有する点においてプリアンプルから区別可能 である。表Ａ−２は種々のパケットフォーマットのリストを与えている。

ＶＰは、音声通信を与えるために使用され、且つ特定の電話会話から二進コード 化（パルスコード変調−ＰＣＭ）スピーチを有している。それらは、会話の期間 生金てのサイクルで送信される。進行中の電話会話は、一方向の通信に対するｖ ＰがフォアードフレームのＶＴＳ上に担持され且つ反対方向の通信がリバースフ レームに対する対応するＶＴＳ上で担持されることを必要とする。ｖＰはコンピ ュータが認識可能な情報を有するものではない。それらは、単に、受信ノードに おいて音声に再生される。特別音声パケット即ちＣｖＰは、データ送信／受信の ためのｖＰタイムスロットをリザーブするために使用される。

ＳＰは、ノード間の通信のために使用され、且つそのネットワークの制御に関係 するコンピュータが認識可能な情報を有している。ＳＰの特定のタイプについて 以下に説明するが、ＳＰは、ＳＰのタイプにとって特定の情報のみならず、リン クヘッダ及びトランスポートヘッダを包含するデータ部分を有している。このリ ンクヘッダは、発信元及び宛て先アドレス情報を有しており、特に、２バイトの 宛て先アドレス情報（ＬＵＡ又はＳＬＥにとって十分）、宛て先及び発信元アド レスタイプ（ＰＵＡ、ＬＵＡ。

又は５ＬＥ）を特定する二つの２ビツトコードを有するアドレス制御バイト、長 さバイト、宛て先アドレスがＰＵＡである場合にＰＵＡの残部に対する４バイト 、及び発信元アドレス情報の２又は６バイトを有している。

ＢＰは、ＮＢＵから他のノードに対しコンフィギユレーションデータ及びオペレ ーティングコードを通信するためにブート動作において使用される。ＢＰは、通 常ｖＰによって占有されているＶＴＳにおいてブロードキャストされる。

各ノードは、バス上のその物理的位置に関連したスキュ一時間によって特性付け られている。スキュ一時間は、異なったノードがＨＲＵ５０から異なった距離に 設けられているという事実から発生する異なった伝搬遅延に関するものである。

ＨＲＵから最も離れたノードは、時間において最も遅くタイミングマークを受取 り、且つ、単にタイミングマークに対しそれらの送信を同期化するだけの場合に は、ＨＲＵにより近いノードと比較して比較的遅く送信を行なう。従って、ＨＲ Ｕ５０からノードが遠ければ遠いほど、同期されるべきタイミングマークに関し より速く送信を行なわねばならない。各ノードがそれ自身のスキュ一時間を決定 する手順については本明細書の後のほうで説明する。要するに、各ノードは、パ ワーアップすると、タイミングマークを受信すると直ちにＳＰを送信し、且つそ れが同一のＳＰを受取るまで（ＨＲＵによって再送され）、ビット時間の数（１ ／　（５，０１８ＭＨｚ））をカウントする。このことは、そのノードのスキュ 一時間の２倍を定義し、且つ爾後の送信はこのスキュ一時間だけ前進される。

ネットワーク内に一つを超えたＴＭＧが存在する場合には、ＴＭＧが、パワーア ップ時にそれらの間で仲裁を行ない、何れがマスターのＴＭＧとなるべきかを決 定する。各ＴＭＧはランダムな時間長さく最大で約５０　ｍ　ｓ　）待機し、次 いで全てのチャンネル上にＴＭをブロードキャストする。ＴＭＧがそれを送信し たＴＭを受取ると、それはマスターＴＭＧのステータスを取る。他のＴＭＧは、 バックアップＴＭＧのステータスを取り、且つマスターＴＭＧが有効なＴＭを送 り出すことを確保するために四つのチャンネルをモニタする。何れかのチャンネ ル上のＴＭがある数の連続したフレームに対し停止すると、バックアップＴＭＧ が新たなマスターＴＭＧとなるべく仲裁を行なう。この仲裁プロセスは上述した ものと同様である。

基本的なノード構成 ネットワーク内の任意のノードに対するノ１−ドウエアは、基本的に全てのノー ドに対して共通したある部分を有すると共に、異なったタイプのノードに対し異 なったある部分を有している。このセクションにおける説明は、ＶＩＵ２０のう ちの一つ及びＮＢＵ４０のうちの一つに関連するものである。

図Ａ−４は、ＶＩＵ２０の一つを示したブロック図であり、その機能は一つ又は それ以上の電話を本回路網とインターフェースさせることである。ＶｌＵ３Ｏは 、他のノードと同様に、任意のチャンネル上で通信を行なうことが可能でなけれ ばならない。

複数個のチャンネルへのアクセス（一度に一つのみ）は、周波数機敏モデム７０ によって与えられる。ＶＩＵ２０は、更に、ＣＰＵ７２と、関連するメモリと、 Ｃ０ＤＥＣ７５及び電話インターフェース７７と、制御／インターフェース回路 ８０を有している。

ネットワーク内のその他のタイプのノードは、同一の制御／インターフェース回 路要素、ＣＰＵ及び関連するメモリ及びモデムを有するという意味において、同 一の基本的なハードウェア構成を共用している。しかしながら、他のタイプのノ ードは、Ｃ０ＤＥＣ７５又は電話インターフェース論理７７を有するものではな く、且つそれらの関連するメモリ内に格納された異なったオペレーティングソフ トウェア及びコンフィギユレーションデータを有している。あるタイプのノード （例えば、ＭＢＵ又はマルチポートＶ　Ｉ　Ｕ）は、同時に全てのチャンネル上 で通信することが可能でなければならず、且つ各チャンネルに対し別々の制御／ インターフェース回路及びモデムが設けられている。各ノードは全てのコンフィ ギユレーション即ち形態に対して同一の基本的な組のネットワーク要素を使用す るので、本ネットワークはモジュー。

小型であり且つ小型及び大型の両方の電話システムに対し増分的に拡張すること が可能である。

ＣＰＵ７２　（好適には、８０１８６マイクロプロセサ）と関連するメモリは、 パケットＲＡＭ　（ｒＰＲＡＭＪ）８２、ＤＲＡＭ８５、ブートＲＯＭ８７を有 している。制御／インターフェース回路８ｏは、受信機／送信機（ｒＲｘＴｘＪ ）９０．パケットコントローラ（ｒＰＣＴＬＪ）９２．３ボートメモリコントロ ーラ９３、ＰＣＭハイウェイ９５を有している。ＰＣＭハイウェイ９５は１．５ ４４ＭＨｚの直列全二重ハイウェイであり、それは２４個の８ＫＨｚの８ビツト のタイムスロットを与える（ＴＩキャリアに類似している）。更に、制御インタ ーフェース回路内には、タイミングマークステートマシン９７が設けられている （それはＶＩＵ内に使用されていないので、想像線で示しである）。好適実施例 においては、制御／インターフェース回路８０は、２チツプセツトで実現されて おり、即ち一方のチップがＲｘＴｘ９０及びタイミングマークステートマシン９ ７を有しており、且つ他方のチップがＰＣＴＬ９２．３ボートメモリコントロー ラ９３、及びＰＣＭハイウェイ９５を有している。

テーブルＡ−３は、ＰＲＡＭ８２のメモリマツプを与える。該ＰＲＡＭは、取り 分け、ＰＣＭハイウェイタイムスロット用の送信及び受信リングバッファと、ど のネットワークのＶＴＳが自由であり且つどれがビジーであるかを特定するテー ブルと、ブートバッファ１００ａ及び１００ｂとを有している。

３ボートコントローラ９３は、ＰＲＡＭ８２がＲｘＴｘ９０、ＰＣＴＬ９２、及 びＣＰＵ７２によりアクセスすることを可能とする。この３ボートコントローラ は、入力パケット及び出力パケットをホールドするＰＲＡＭ８２内のバッファへ のアクセスを包含し全てのＰＲＡＭアクセスの制御及び仲裁を行なう。

ＲｘＴｘ９０は、モデム７０に対して５．０１８ＭＨｚの直列インターフェース を与える。ｖＰ及びＳＰが通信されるのはこのインターフェースにおいてである 。モデル７０におけるフェーズロックループは、システムクロック情報（二つの フェーズにおける５、０１８ＭＨｚ）を回復し且つそれをＲｘＴｘ９０へ供給す る。ＲｘＴｘは、送信及び受信フレーム境界を発生し且つフレームの各々におけ るタイムスロット境界を発生する。はとんどの場合において、それは、その受取 ったフレームを時間ベースとして使用し、且つスキュ一時間前にその送信フレー ムを開始する。ＲｘＴｘ９０は、更に、スキュー計算、プリアンプル挿入及び除 去、及びデリミタ挿入、除去及び認識を行なう。ＲｘＴｘ９０は、更に、ＣＰＵ ７２とインターフェースする。

ＰＣＴＬ９２は、ＲｘＴｘ９０の制御下で動作し、且つネットワーク１０とＰＣ Ｍハイウェイ９５との間で音声及びトーンのバッファ動作及び経路付けを行なう 。ＰＣＴＬ９２は、更に、トーン発生（ダイヤルトーン、リングバック、ＤＴＭ Ｆ）をサポートする。ハンドセットに向けてトーンを送るためには、該トーンの デジタル化したサンプルがＰＲＡＭ８２から読取られ且つＣ０ＤＥＣバス上に送 り出される。

それは、更に、ＤＴＭＦ　）−ンが送らねばならない場合にネットワークへのト ーンの送信をサポートする。

制御／インターフェース回路８０の重要な機能は、ｖＰの経路付けを行なうこと であり、且つ、そのためには、ネットワーク上のアクティブなＶＴＳを追従し且 つこれらのアクティブなＶＴＳの各々をＰＲＡＭ８２内の２４個の音声リングバ ッファの一つヘマップせねばならない。次いで、該リングバッファはネットワー クＶＴＳとＣ０ＤＥＣとの間の接続を確立するために、２４個のＰＣＭバスタイ ムスロットに対し１対ｌでマツプされる。データを受取るためには、ＲｘＴｘ９ ０が、プリアンプル及びデリミタを取除き、直列から並列への変換を行ない、且 つ該データをＰＣＴＬ９２へ通過させる。該ＰＣＴＬは、該すングバッファ内の データを格納し且つ所要に応じバイトをＣ０ＤＥＣへ送給する。該リングバッフ ァは、ｖＰに対する実際の音声サンプル又はＢＰに対するブートデータのみを有 している。送信のためには、ＰＣＴＬがＣ０ＤＥＣからＰＣＭデータサンプルを 受取り、且つそれらをＰＲＡＭリングバッファ内に格納する。その後に、ＰＣＴ ＬがＲｘＴｘ９０に対して適宜のアドレス情報を供給し、それはプリアンプル及 びデリミタを付着させ、並列から直列への変換を行ない、且つ該データをネット ワーク上へ送信する。

図Ａ−５は、ＮＢＵ４０の一つを示したブロック図であり、それの機能は、ブー トイメージ（コンフィギユレーションデータ及びオペレーティングソフトウェア ）をブートコンシューマと呼ばれる他のノードヘダウンロードすることである。

上述した如く、ＮＢＵ４０ハＶ　Ｉ　Ｕ２０　（及び、ネットワーク内のその他 のノード）と多数の共通の回路要素を共用している。特にＮＢＵは、Ｃ０ＤＥＣ ７５及び電話インターフェース論理７７を除いて、図Ａ−４に関して説明した要 素を有している。ＮＢＵは電話をサポートするものではないが、それは会議通話 をサポートするためにＰＣＭハイウェイを有すると共にそれを使用する。対応す る要素には同一の参照番号を付しである。現在の具体例においては、タイミング マーク発生はＮＢＵハードウェアによって実際に行なわれるので、ＮＢＵは４個 の制御／インターフェース回路及びモデムを有しており、四つの全てのチャンネ ル上で同時的にＴＭを送信することが可能である。

ＮＢＵのＣＰＵ７２は、小型のコンピュータシステムインターフェース（ＳＣ５ Ｉバスインターフエース）１０５を介して、ＮＢＵの関連するハードディスク４ ２とインターフェースする。該ブートイメージは、オフラインの発生システムに おいて発生され且つフロッピーディスク上に書込まれ、それらはＮＭＷＳ　５２ 内にロードされ且つＮＭＷＳハードディスク上に格納される。該ブートイメージ は、本ネットワークとは独立的にＮＢＵハードディスクと言及される。各ＮＢＵ は、典型的に、ネットワーク内の全てのノードに対しブートイメージを有してい る。

一般的なソフトウェア構成 与えられたノードにおけるソフトウェアは、国際基準機構（ｒｌｓＯＪ）オープ ンシステム相互接続基準モデル（ｒＯｓＩＪ）に基づいてレイヤ型の構成で組織 化されている。このｏＳＩモデルは、以下のレイヤのうちの幾つか又は全てを有 する組織とすることを意図している。

物理的 リンク 以下に説明する如く、これらのレイヤのうちの幾つかはハードウェアとソフトウ ェアの両方を使用して実現される。更に、プロトコルのうちの幾つかは、それら が何れかの単一のレイヤにおいて類別することを可能とすることのない属性を有 している。該レイヤの各々において簡単に説明するが、本発明に関連するレイヤ についてはより詳細に説明をする。

フィジカル即ち物理的レイヤは、ノードとネットワーク通信媒体との間のインタ ラクション即ち相互作用に関するものである。従って、物理的レイヤはモデム及 びケーブルを包含している。

リンクレイヤは、ネットワーク上のノード間の通信をサポートし、且つハードウ ェア（最も顕著には、制御／インターフェース回路８０）及びソフトウェアの両 方を使用して実現される。基本的な機能のうちの幾つかについては上に説明して あり、他の幾つかについてはネットワークの動作の説明に関連して以下に説明す る。

リンクレイヤ機能は以下の茹＜である。即ち、全てのノードに対しＴＭ受信のモ ニタ動作及びある装置に関するＴＭ発生のサポート、ＳＰの最善努力搬送、入力 ＳＰの選択的フィルタ動作及び検証（／％、ｙシュテーブルを使用）、ブートバ ッファ転送のサポート、音声回路の確立、モニタ及び切断、ネツトワークからＣ ０ＤＥＣへの音声の転送（パッド付き）、Ｃ０ＤＥＣからネットワークへの音声 の転送、Ｃ０ＤＥＣ（パッド付き）及び／又はネットワークへのトーン発生、Ｃ ０ＤＥＣに対するサイレンスの発生、診断の実施及び厳しいエラーの報告、統計 及び／％　−ドウエアによって集められたマイカなエラーの提供、である。

ネットワークレイヤは、同一ケーブル上のチャンネル間の通信及び異なったケー ブル間の通信を確立するための（チャンネル）ブリッジを与え、その他の説明は 割愛する。

トランスポートレイヤは、ホスト実体間のデータの信頼性のあるエンドからエン ドへの搬送に関するものである。これは、リンクレイヤによって与えられるサー ビスに基づいて構築された、最善努力及び信頼性のある両方のデータ転送サービ スを与えることを包含している。「純粋な」データ搬送において、トランスポー トは宛て先に対し情報（又は応答）パケラトを送給する最善努力を行なうが、そ の送給が成功しない場合には、リクエストするセション実体に通知することはな い。「信頼性のある」データ送給ハ、宛テ先へのユーザ情報パケットの送給を必 要とし、トランスポートがそのパケットを送給することができない場合にはリク エストするセションエンティティ　（実体）に対し通知をする。トランスポート は、更に、大型のデータ送給をサポートし、その場合、ユーザ実体からの大きな データ転送リクエストが、純粋な及び信頼性のある両方のデータの組合わせを使 用して宛て先へ送給される。トランスポートがエラーなしでデータ全体を送給す ることができない場合には、それはリクエストするセション実体に対し通知する 。

Ｏ５Ｉモデルは、このセションレイヤを、ネットワークを横断してのユーザ間の 接続を確立し且つ維持するために必要なサービスを提供するレベルとして記述し ている。それは、以下のサービスを提供する。即ち、ローカルエリアネットワー クに接続されているステーション間のコール確立及び切断機能、ステーションユ ーザ間の音声通信経路の開始及びモニタ、ステーションユーザと公衆通信回路網 ユーザとの間の音声通信の確立のためのコール確立及び切断機能、及び種々のエ ンドユーザ特徴の実現、である。

それが実行されるノードのタイプに依存して、セションレイヤは、より高いレイ ヤに対し異なったタイプのサービスを提供せねばならない。ある程度共通ベース コードを与えることが可能であるが、ＶＩＵ及びＮＢＵなどのようなユニット間 の差異は、これらの異なったタイプのノード上で同一のセションソフトウェアを 使用することを困難又は不可能としている。しかしながら、全てのノードは、よ り低いレイヤによって与えられる同一の組のサービス及びインターフェースを使 用する。

プレゼンテーションレイヤは、一般的には、ユーザインターフェースに関するも のである。ＶＩＵにおいて稼動するネットワークソフトウェアに関し、プレゼン テーションレイヤはユーザがハンドセットから聞（ことのある全てのトーンの期 間及びフォーマットに関するものであり、且つ制御用キーボードのインタラクシ ョン及び電話に装着されている場合に液晶ディスプレイ上で表示されるメツセー ジのフォーマットに関するものである。これらの機能のかなりの部分は実際には ハードウェアで実現される。

ＴＩＵにおいては、このプレゼンテーションレイヤはトーン発生及び検知に制限 されている。ＮＢＵ上では、このプレゼンテーションレイヤ機能は実際にはＮＭ ＷＳ内に組込まれている。

アプリケーションレイヤは、一般的には、ユーザアプリケーションに関するもの である。現在の実施例においては、唯一の実現されたアプリケーションレベルソ フトウェアはネットワークマネジャである。

ネットワークマネジャは、以下の機能を実施する。

即ち、ノードコンフィギユレーション、コンフィギユレーション及びコードイメ ージのネットワークへのダウンロード、ネットワークイベントのモニタ、表示及 び格納、ネットワーク診断、自動経路選択テーブル発生、及び遠隔ネットワーク 診断、である。

あるノード（例えば、マイクロコンピュータ化したコンソールに対するＡＩＵイ ンターフェース又は「スパイク（Ｓｐｉｋｅ）Ｊという名称の付けられたマイク ロコンピュータ化した電話にインターフェースされたＶ　Ｉ　Ｕ）に対するソフ トウェアは、インターフェースを横断しての通信を制御するための付加的なコー ドを有している。

コールセットアツプ、維持及びブレークダウンここで、一つのＶＩＵから別のＶ ＩＵへの典型的なコール即ち通話について検討する。ステーションセットがオフ フックされ、且つ局所的内線番号がダイヤルされる。ＶＴＳを種々のノードへ割 当てる中央インテリジェンスは存在しないので、発信元装置が最初に一つを捕獲 せねばならない。制御／インターフェース回路は、全てのＶＴＳのステータス（ ビジーであるかフリーであるか）を追従し、且つフリーなＶＴＳの前半をクレー ムすべく試みる。尚、その場合に、そのＶＴＳ上に独特のクレーム用ｖＰを送信 し且つそれがそのまま戻ってくることをチェックすることにより行なわれる。こ のことは、フリーな状態であると考えられるＶＴＳが実際にフリーであることを 確保する。ネットワーク内のその他の全てのノードはＶＴＳ上のクレーム用ｖＰ がクレームされていることを検知し且つそれらのＰＲＡＭ内に存在するビジー／ フリーテーブルを変化させてＶＴＳが占有されていることを特定する。

そのＶＴＳがクレームされると、サイレンスｖＰが送信されて該回路を維持し、 且つコールリクエストＳＰがネットワークを横断してブロードキャストされる。

このＳＰは、全てのチャンネル上を送給され、且つ発信元のホームチャンネルを 特定し且つクレームされたＶＴＳを特定する。このＳＰは、更に、そのコールを 発生した発信元ＬＵＡ及び宛て先の所望のグループアドレス（ＳＬＥ）を特定す る情報を有している（内線番号は多数のステーションにおいて表われることが可 能であるので、それはグループアドレスタイプであると考えられる）。

ネットワーク上の全てのその他のステーションはコールリクエストＳＰを受取り 且つ該パケット内の宛て先フィールドの内容を受信ステーションによってサポー トされる内線番号と比較する。マツチが存在しない場合には、そのコールリクエ ストは無視される。宛て先内線が受信ステーションによってサポートされている 内線のうちの一つとマツチし、且つ宛て先がビジーでない場合には、宛て先が発 信元のホームチャンネル上で動作すべ（設定し、その後に、Ａｃｃｅｐｔ　ＳＰ が受信ステーションのＬＵＡを有する発信元へ送り返される。

受付けるステージジンのＬＵＡはＡｃｃｅｐｔＳＰ内に含まれているので、発信 元ステーションは、そのコール即ち発呼を受付けた特定のステーションを認識す る。従って、Ａｃｃｅｐｔ　Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ（アクセプトアク ルッジメント）ＳＰが、ＬＵＡアドレス動作を使用して受付はステーションへ直 接的に送られ、宛て先ステーションにおいてリンギングを開始し、且つリングバ ックトーンが発信元のハンドセットへ送られる。宛て先ステーションがオフフッ クすると、リバースタイムスロットがクレームされ、回答を表わす。そのクレー ムが成功すると、Ａｎｓｗｅｒ　ＳＰが発信元ステーションへ戻される。サイレ ンスｖＰは実際のＶＰと置換される。会話が終わり且つ何れかのパーティ−がオ ンフックした後に、切断ＳＰが終了したステーションによって送られ且つ接続が 終了される。宛て先がビジーである場合には、Ｂｕｓｙ　（ビジー）ＳＰが発信 元へ戻され且つ発信元がビジートーンを受取ることにより交換が終了する。

ネットワークブートユニット及びプロトコルノードは、停電の後に発生するパワ ーアップの場合、最初にライン上に乗せられる場合、又は切断され且つ除去され る場合に、ブートイメージのダウンロードを必要とする。新たなソフトウェアの リリーズがノードの幾つか又は全てに据付けられる場合に、ダウンロードされる 。ダウンロードは、典型的に、二つの段階で行なわれ、即ち、第一プログラムコ ード、次いでコンフィギユレーションデータである。

プログラムコードは、通常、データよりも著しく太き（、且つ同時に多数のノー ドヘダウンロードさせることが可能である。コンフィギユレーションデータは各 ノードに対し異なっており、且つ個別的にダウンロードされねばならない。以下 に説明する如く、そのコードイメージを受取ったノードは、そのコンフィギユレ ーションを要求する前に、そのＣＩＤを必要とする。

表Ａ−４は、ブートイメージファイルのフォーマットを与えている。ブートイメ ージは複数個のブロックに分割されており、各ブロックの寸法はＰＲＡＭ８２内 のブートバッファ１００ａ及び１００ｂの寸法に依存している（現在の具体例に おいては各々が２５６バイトである）。理解される如く、該ファイルは、ブート イメージファイルに関するグローバル情報を持った初期ブロックを有すると共に 、各々が実際のデータ及び特定のブロックに関する関連したヘッダ情報（ロード アドレス、ブロック寸法、ブロック番号）を持った多数のデータブロックを有し ている。

ＶＴＳを占有するＢＰは、ネットワーク上をブートイメージを送信するために使 用される。各ＢＰは、１６バイトのデータを有しており、それは、サイクル当り 一つのＶＴＳが使用されるに過ぎない場合には、６４キロビット／秒のデータレ ートに相当する。

ブートイメージの寸法が大きい場合があるので、ＢＰ送信及び受信は、複数個の ＶＴＳ上で発生することが可能であり、その場合に一層高いデータレートを与え ている。

ブート送信は、ブートコンシューマからのリクエストに応答して発生する。この 様なリクエストは、典型的に、ネットワークの他のものと同時であるか、又はネ ットワークの残部が稼動中にネットワークへ接続された後にノードがパワーアッ プされる場合になされる。ブートイメージを要求するノードは、ブートリクエス トＳ　Ｐ　（「ＢＨ３ＰＪ　）を送信し、それが必要とするイメージを要求する 。ＮＢＵは、ブート制御ＳＰ　ＭＢＣ５ＰＪ）及びＢＰを以下に詳細に説明する 如く送信することにより応答する。

表Ａ−５は、ＢＲ５Ｐに対するフォーマットを示している。ＢＲ５Ｐは、ＮＢＵ に永久的に割当てられたアドレスへ送給され、且つリクエストされているメモリ イメージを特定するイメージ記述子情報を有している。

表Ａ−６はＢＣ５Ｐのフォーマットを示している。

ＢＣ５Ｐは全てのチャンネル上に送られ、且つブート制御及びイメージ記述子情 報を有している。ブート制御は、該イメージを送信するためにどのチャンネル、 フレーム及びＶＴＳを使用するかを特定する。

該イメージ記述子は、メモリイメージ自身に関しての情報を与える。この情報は 、静的に各ブートイメージに結合されており、且つハードディスク４２上のブー トイメージと共に存在している。それは、デビロップメ、ント（発生）環境にお いて発生され、且つブートイメージファイルのヘッダとして設けられている。そ れは、ＮＢＵによって抽出されＢＣ５Ｐを形成する。

パワーアップされると、ブートコンシューマはそのブーＦＲＯＭ内に格納されて いるコードを実行する。図Ａ−６はブートＲＯＭコードのフローチャートである 。該ノードが、種々の受信機周波数をスキャンしてタイミングマークを有するチ ャンネルを見付は出す。そのユニットタイプ及びブートチャンネルを識別した後 に、該ノードはＳＰを受信し且つ解釈することを開始し、必要なイメージを識別 するＢＣ８Ｐを待機し、且つそれが所定のランダムな時間インターバル（最大で ５０ｍ５）内に所要のＢＣ８Ｐを受取らない場合にＢＲＳＰを送信する。それは 、ＢＣＳＰ内に特定されているパラメータに従ってブート動作のその部分を実行 する。

図Ａ−７Ａ及びＡ−７Ｂは、ＮＢＵコードのフローチャートである。ブートイメ ージを送信する前に、ＮＢＵは一つ又はそれ以上のＶＴＳをクレームしくＶ　Ｉ 　Ｕが音声コールにおけるＶＴＳをクレームするのと同一の態様において）、且 つブロードキャスト中のブートイメージに関するイメージ記述子情報及びブート 制御情報を有するブート制御５Ｐ（ｒＢＣＳＰＪ）を（全てのチャンネル上で） 送信する。

リクエスト即ち要求されたブートイメージを持った複数個のＮＢＵがそれらの間 で仲裁を行ない、どの一つがＢＲＳＰに応答するかを決定する。ＢＲＳＰを受取 ると、各ＮＢＵは、要求されたイメージのブートグループアドレスを付加し且つ ＶＴＳが割当てられていないＢＣ５Ｐを送給することによりサービスをクレーム すべく試みる。それがそれ自身のＢＣ５Ｐ　（発信元アドレスによって決定され る）を最初に受信すると、それは一つ又はそれ以上のＶＴＳをクレームし且つＢ Ｃ５Ｐをブートコンシューマへ送給することによりブートプロセスをスタートす る。

ダウンロードされたイメージは、同一のイメージに対する複数個のリクエストを 充足する。

ＢＣ５Ｐは、ブートコンシューマ時間が該イメージを受信することを可能とする ように、特定したブロックの実際の送信よりも所定の時間量前に送給される。そ れらは、更に、イメージ送信を介して送給され、他のブートコンシューマが送信 中にイメージを受取ることを開始することを可能とし、２番目の送信を使用して 失われた部分を充填する。ＢＣ５Ｐがグループアドレスへ送給され、各タイプの ネットワークユニットに対しグループアドレスが割当てられている。各ユニット におけるブートＲＯＭ８７は、そのユニットタイプに基づいて、対応するＢＣ５ Ｐに対し受信及びフィルタを行なうことが可能である。

特にリクエストをしていないノードに対しブートイメージをダウンロードする手 順も存在している。

これは、ＮＭＷＳ　５２において開始され、それは、ＮＢＵをしてノードにサー ビスから抜は出し次いで再度アップすることをノードに支持するＳＰを送給する 。アップすると、該ノードは、上述した如くにブートイメージをリクエストする 。

ブートパケットは、ＰＲＡＭ８２内のブートバッファ１００ａ及び１ｏｏｂから 送給され且つその中に受信される。制御／インターフェース回路は、ブート情報 を検索又は格納する場合にブードパ・ソファ間で交番し、どのバッファが使用中 であるかを特定するデリミタを変化させる。ブート活動の各方向を制御する二つ のレジスタが存在しており、即ちＴｘ及びＲｘブートバッファ及びブートポイン タレジスタである（これらは、全体としてブートレジスタと呼ばれる）。実際の プラクテイスにおいては、ユニットがブート情報を送信及び受信の両方を行なう ことはな（、このファシリティは診断目的のために与えられている。ブートレジ スタは、典型的に、ブート送信又は受信を開始する前に、ソフトウェアによって ゼロとされる。ＰＣＴＬ９２は、ブートプロセス期間中これらのレジスタを制御 （それへの書込み）し、従ってブート動作が進行中においてはソフトウェアはブ ートレジスタへ書込みをすべきではない。

Ｔｘブートバッファレジスタは、それから次のＢＰがフェッチされるべきブート バッファ（０又はｌ）を特定する。Ｔｘジブ−ポインタレジスタは、次のＢＰの そのブートバッファ内の位置へポイントする。

Ｔｘブートバッファレジスタは、与えられたバ・ソファ内の最後のバイトがＰＣ ＴＬ９２によって読取られる直後にトグル動作される。Ｒｘブートバッファレジ スタは、次の受信されたＢＰが送給されることが予定されているブートバッファ （０又は１）に対してポイントする。それが実際に配置されるバッファは、ＢＰ デリミタに依存する。Ｒｘブートバッファバイトは、現在のバッファを充填して いるＢＰが受信された後か、又は他のブートバッファに対して予定されているＢ Ｐを受信した直後にトグル動作する。Ｒｘブートポインタレジスタは、常に、Ｂ Ｐが書込まれるべき現在のブートバッファ内の次のバイトへポイントする。

上述した如（、ノードは、通常、そのコードイメージを最初に受信し、次いでそ のコンフィギユレーションデータを受信する。ノードがそのコンフィギユレーシ ョンデータをリクエストすることが可能となる前に、それはそのＣＩＤを有する ものでなければならない。該ノードがパワーアップされた直後である場合には、 それはそのＣＩＤを有するものではない。該ノードがＴＩＵである場合には、そ れはそのキャビネット、スロット、及びポート番号に基づいて各ポートに対する ＣＩＤを計算する。該ノードがＶＩＵである場合には、それは、ＣＩＤリクエス ト５Ｐ（ＣＩＤ二〇を有している）を送給することによりＮＢＵからそのＣＩＤ をリクエストする。単一ポートＶＩＵ　（一つのＣＩＤを必要とするに過ぎない ）はそのＰＵＡによりそれ自身を識別する。マルチポートｖＩＵは、そのポート の各々に対し別々のＣＩＤリクエストを行ない、そのキャビネット及びスロット 数及びボート番号により各リクエストに関しそれ自身を識別する。全てのＶＩＵ が一度にアップすると、それらは、ネットワークをＣＩＤ及びコンフィギユレー ションイメージリクエストで溢れさせる。ネットワークの混乱を緩和するために 、各装置はそのＣＩＤリクエストを送給する前に、そのＰＵＡに基づいて所定の 時間の量待機する。リクエスト用ＶＩＵがシステム上に前もって据付けられてい る場合には、ＮＢＵがテーブル内のそのＣＩＤを有しており、且つＣＩＤ応答Ｓ Ｐで応答する。このＣＩＤ応答ｓｐは、該ＣＩＤを特定し、且つｖＩＵがそのＢ ＲＳ　Ｐリクエスト用コンフィギユレーションデータを送給する前に待機するバ ックオフ時間を特定する。リクエスト用ＶＩＵが最初にアップする場合には、Ｎ ＢＵはそのＣＩＤを有しておらず、且つＣＩＤ応答５Ｐ（ＣＩＤ＝Ｏを有してい る）を送給する。

次いで、ＶＩＵがこのＯの値のＣＩＤを使用して、電話からのＣＩＤのエントリ を許容するに過ぎない特別のコンフィギユレーションを獲得し、このコンフィギ ユレーションでは電話の発呼は可能ではない。

ハンドセットをピックアップするユーザは、ダイヤルトーンの代わりにｒＥｎｔ ｅｒ　ＣＩＤＪ　トーンを聴取する。従って、該ユーザは、ＣＩＤをエンタする ために特徴コードを喚起せねばならず、且つＣＩＤが検証されるまでは何らトー ンを聴取することはない。ＶＩＵソフトウェアはこのＣＩＤを受信し、且つＣＩ Ｄリクエスト５Ｐ（０でないＣＩＤを有している）を送給してＣＩＤをＮＢＵで 登録する。

そのＣＩＤがネットワーク上でユニークである場合には、該ＮＢＵはそのＣＩＤ を有するＣＩＤ応答ＳＰで応答する。該ＶＩＵは、ユーザに対して「ＣＩＤ　Ｃ ｏｎｆ　ｉｒｍｅｄ　（ＣＩＤ確認）Ｊ）−ンを与える。次いで、ｖＩＵは、Ｎ ＢＵからのコンフィギユレーションイメージをリクエストする。このコンフィギ ユレーションイメージが受信されると、ユーザはダイヤルトーンを得る。そのＣ ＩＤが既に別の装置により登録されているか又はリザーブされているＣＩＤであ る場合には、ＮＢＵはＣＩＤ応答ＳＰ　（ＣＩＤ＝Ｏを有している）を送給する 。このことは、電話がいまだにオフフックの状態であると、エラートーンを発生 する。ユーザがハンドセットを戻した後に、その電話がその後にオフフックされ た場合に、ｒＥｎｔｅｒ　ＣＩＤＪ　ト−：／が発生される。

単一ポートノードがネットワーク上に登録されると、そのノードは、その電話と 共に、異なった区域へ移動させ且つネットワークに再度接続することが可能であ る。従って、取付けられた電話は、自動的に、前の場所にあったものと同一の内 線番号及び前に構成された特徴を獲得する。そのことは、マルチポートＶＩＵ及 び全ての取付けられた電話が移動された場合にも同じであり、且つ、それらが電 話、トランク又はＮＢＵをサポートするか否かに拘らず、その他の種類のネット ワークノードに対しても同じである。

本ネットワークは、更に、前に構成した基準に従って、ノードの脱登録及び再登 録をサポートしている。種々のモードの登録及び再登録が許容される。

従って、グローバルな登録及び再登録は、新たな電話を付加し、且つ既存の電話 を任意に再登録させることが可能であり、−力量も安全なモードは何も登録又は 再登録することがないことを許容する。

Ｒｘ　Ｔ　ｘ　／　Ｐ　ＣＴ　Ｌ　／　Ｐ　ＲＡ　Ｍ組織及び動作図Ｂ−１は、 ＲｘＴｘ９０のより詳細な概略図である。そこに示した如（、ＲｘＴｘ９０は、 モデムインターフェース１２０と、モデム受信ステートマシン１２４と、モデム 送信ステートマシン１２８と、ＣＰＵインターフェース１３２と、ＰＣＴＬＣＰ Ｕインターフェース１３２している。ＲｘＴｘ９０は、ネットワークに対し同期 されており、従ってネットワークに関連したデータ転送をリクエストする。

モデムインターフェース１２０は、制御／インターフェース回路８０を介して通 り過ぎる全ての情報をパケット化及び脱パケット化させる。このことは、デリミ タの挿入／検知及びＣＲＣの発生／チェックを包含している。スキューを決定し 且つ受信及び送信フレームタイミングを維持することの低レベルタスクもここで 行なわれる。

ＣＰＵインターフェース１３２は、インタラブド回路と、コマンド及びステータ スレジスタと、それらにアクセスするために必要とされるマイクロプロセサイン ターフェース回路とから構成されている。

この実施例においては、ＣＰＵインターフェース１３２は、インテル８０１８６ バス構成とインターフェースすべ（構成されている。ＣＰＵ７２に関する実時間 ロードを最小とするために、ＣＰＵ７２は、それが興味のあるイベントが発生す る場合にのみインタラブドされる。

ＰＣＴＬインターフェース１３６は、データを受信し且つ送信するために必要な 場合のあるバッファ又はタイミング事項を取扱う。ＰＣＴＬインターフェース１ ３６は、更に、Ｐ−ＲＡＭ８２をアクセスするために、ＰＣＴＬ回路９２と必要 な情報を通信する。この実施例においては、ＰＣＴＬインターフェース１３６は 、Ｐ−ＲＡＭ８２データバスへ直接的に結合されている。

モデム受信ステートマシン１２４及びモデム送信ステートマシン１２８は、モデ ムインターフェース１２０と、ＣＰＵインターフェース１３２と、ＰＣＴＬイン ターフェース１３６との間の動作を制御する。モデム受信ステートマシン１２４ 及びモデム送信ステートマシン１２８の動作は、モデムインターフェース１２０ からのタイミング入力及びＣＰＵインターフェース１３２から受取られたコマン ドによって支配される。モデム受信ステートマシン１２４及びモデム送信ステー トマシン１２８は、ノードがそれ自身の送信（例えばｃｖｐ）をモニタしている 場合に、互いにインタラクト即ち相互作用を行なう。

図Ｂ−２はＰＣＴＬ回路９２のより詳細な概略図である。ＰＣＴＬ回路９２は、 ＲｘＴｘインターフェース１４２と、ネットワーク受信ステートマシン１４６と 、ネットワーク送信ステートマシン１５０と、Ｐ−ＲＡＭインターフェース１５ ４と、ＰＣＭハイウェイインターフェース１５８と、ＰＣＭハイウェイステート マシン１６２と、ＣＰＵインターフェース１６６とを有している。

ＲｘＴｘインターフェース１４２は、ＲｘＴｘ９０からのコマンドを受付は且つ それらを適宜のネットワークステートマシン１４６又は１５０ヘパスする。Ｒｘ Ｔｘインターフェース１４２は、更に、ＲｘＴｘ９０からのネットワーク送信及 び受信フレーム用信号を介して現在のネットワーク送信及び受信タイムスロット を追従する。

ネットワーク受信ステートマシン１４６は、ネットワーク受信動作が関与するＲ ｘＴｘ９０から受信したコマンドを適宜のＰ−ＲＡＭ８２アクセスへ変換する。

例えば、これらのコマンドのうちの１つは、ネットワーク受信ステートマシン１ ４６に対して、音声データをＲｘＴｘインターフェース１４２からＰ−ＲＡＭ内 に存在する受信リングバッファへ送給することを命令する。ネットワーク受信ス テートマシン１４６は、所要のＰ−ＲＡＭアドレスを発生し且つＰ−ＲＡＭ８２ と、ＰＣＴＬインターフェース回路１５４と、ＲｘＴｘインターフェース１４２ との間のデータの流れを制御する。更に、それは、例えばＴＭ、ＳＰ、ＣＶＰ、 ＢＰ受信リンクバッファへのポインタ等のようなこれらのタスクを実施するのに 必要な全ての状態情報を維持する。ネットワーク受信ステートマシン１４６は、 それ自身のタイムスロット交換テーブルを使用して、ネットワーク受信タイムス ロットと受信リングバッファとの間のマツピングを読取る。

ネットワーク送信ステートマシン１５０は、ネットワーク送信動作が関与するＲ ｘＴｘインターフェース１４２からのコマンドを適宜のＰ−ＲＡＭ８２アクセス へ変換する。例えば、これらのコマンドのうちの１つは、ネットワーク送信ステ ートマシン１５０に対して、Ｐ−ＲＡＭ内に存在する送信リングバッファからの 音声データをＲｘＴｘインターフェース１４２へ送給することを命令する。ネッ トワーク送信ステートマシン１０５は、所要のＰ−ＲＡＭアドレスを発生し且つ Ｐ−ＲＡＭ８２と、ＰＣＴＬインターフェース１５４と、ＲｘＴｘインターフェ ース１４２との間のデータの流れを制御する。更に、ソレハ、例えばＴＭ、ＳＭ 、ＣＶＰ、ＢＰ送信リングバッファへのポインタ等のようなこれらのタスクを実 施するのに必要な状態情報の全てを維持する。

ネットワーク送信ステートマシン１５０は、ネツトワーク送信タイムスロットを 適宜の送信リングバッファ（従って、ＰＣＭハイウェイタイムスロット）ヘマッ プするＰ−ＲＡＭ内に存在するタイムスロットへ交換を解釈する。それは、次い で、Ｐ−ＲＡＭ内に存在するリングバッファからＲｘＴｘインターフェース１４ ２への実際のデータ転送を制御する。

ＰＣＭハイウェイインターフェース１５８は、ＰＣＭハイウェイステートマシン １６２をＰＣＭハイウェイと同期状態に維持する。それは、更に、ＰＣＭハイウ ェイへの送信を制御する。ＰＣＭハイウェイ上に送信されたデータは、ＣＣＩＴ Ｔ推薦Ｇ、７１１に従ってｍ　ｕ　−２５５を使用してコード化されるべきであ る。

ＰＣＭハイウェイステートマシン１６２は、Ｐ−ＲＡＭ８２リングバツフアとＰ ＣＭハイウェイインターフェース１５８との間のデータ転送を行なう。

以下に説明する如く、ネットワークとＣ０ＤＥＣとの間で音声データをバッファ するために、２４個のＰＣＭハイウェイタイムスロットの各々に対してＰ−ＲＡ Ｍ８２内に１つの送信及び１つの受信リングバッファが設けられている。ＰＣＭ ハイウェイステートマシン１６２は、Ｐ−ＲＡＭ８２内のモードコマンドレジス タを解釈し、それは、アイドル、音声又はトーンモードを選択し、且つ所要に応 じ情報を転送する。ＰＣＭハイウェイステートマシン１６２は、更に、全てのア クセスでオーバーフロ条件に対しＰ−ＲＡＭ８２内の送信及び受信の両方のリン グバッファをチェックし、且つ適宜の活動を行なう。Ｐ−ＲＡＭインターフェー ス１５４は、Ｐ−ＲＡＭ８２への全てのアクセスを制御する。それは、スロット 型アクセス方法を使用し、ＰＣＭハイウェイステートマシン１６２に対して１つ おきのＰ−ＲＡＭアクセスをリザーブする。それは、図Ｂ−３に示した如く、残 りのアクセススロットをネットワーク送信ステートマシン１５０及びネットワー ク受信ステートマシン１４６のためにリザーブする。各ステートマシンは、Ｐ− ＲＡＭインターフェース１５４からのそのアクセススロットの各使用をリクエス トしなければならない。それらの所有者によって使用されていない全てのスロッ トはＣＰＵ７２によって使用することが可能である。

ＣＰＵインターフェース１６６はＣＰＵリクエストのサービスを行なって、ＣＰ Ｕインターフェース１３２内に配設されているコマンド及びステータスレジスタ への書込み又はそれらからの読取りを行なう。更に、それは、Ｐ−ＲＡＭメモリ 空間からの読取り又はそれへの書込みに対するリクエストをＰ−ＲＡＭインター フェース１５４に対して経路付けを行なう。Ｐ−ＲＡＭインターフェース１５４ は、適切である場合には、ＣＰＵ７２に対して「レディ」信号を供給し且つ所要 に応じてデータを転送する。

ＣＰＵはＲｘＴｘ９０及びＰＣＴＬ９２と比較して未知のクロックフェーズ（且 つ多分周波数）を使用して動作するので、全てのＣＰＵリクエストは、実行され る前にＲｘＴｘ９０及びＰＣＴＬ９２内のクロックに対して同期されている。

図Ｂ−４は、ＲｘＴｘ９０、ＰＣＴＬ９２、Ｐ−ＲＡＭ８２に対する入力及び出 力のより詳細な概略図である。ＲＸＴＸ９０　（図Ｂ　−４１：　オけるＲｘＴ ｘ９０の底部に示しである）におけるモデムインターフェース１２０（図Ｂ−１ ）のＩ１０端子は、５゜′Ｏ１８メガヘルツのクロックパルス（例えば、データ タイミングのために使用される）を受取るためのＭ−５入力端子２００と、モデ ム７０からのシリアルデータ（５，０１８ＭＢＰＳ）を受取るためのＲＸＤ入力 端子２０４と、モデム７０へのシリアルデータ（５，０１８ＭＢＰＳ）を送信す るためのＴＸＤ出力端子２０８と、モデム７０ヘモデムイネーブル信号を供給す るためのＭＥ出力端子２１２と、モデム７０へ４ビツト受信チャンネル番号を供 給するためのＲＣＨバス２１６と、モデム７０へ４ビツト送信チャンネル番号を 供給するためのＴＣＨバス２２０と、モデム７０からモデム欠陥信号を受取るた めのＭＦ入力端子２２４と、モデム７０ヘモデム欠陥リセット信号を供給するた めのＭＦＲ出力端子２２８と、オシレータイネーブル信号を供給するための０５ ＣＥ出力端子２３２と、送信フレームをノードにおける他のＲＸＴＸ回路９０と 同期させるための双方向Ｍ／ＳＦ端子２３６とを有している。Ｍ−ＳＦ端子２３ ６は、ＲＸＴＸ回路がマスクタイミングマーク発生器である場合に、出力端子で あり、且つそれは、ＲＸＴＸ回路９２がスレーブタイミングマーク発生器である 場合には、入力端子である。回路タイミングについては、以下に詳細に説明する 。

ＲｘＴｘ９０　（図Ｂ−４におけるＲｘＴｘ９０の上部に示しである）における ＣＰＵインターフェース１３２（図Ｂ−１）のＩ１０端子は、８ビツトパラレル ステータス及びコマンドデータをＣＰＵ７２と通信するための双方向ＲＴＣＰＵ Ｄ２４２バスと、ＣＰＵ７２からの５ビツトアドレスを受取るためのＲＴＣＰＵ Ａバス２４６と、ＣＰＵ７２からのチップセレクト信号を受取るためのＲＴＣ５ 入力端子２５０と、ＣＰＵ７２ヘインタラプト信号を供給するためのＩＮＴ出力 端子２５４と、ＣＰＵ７２へ「レディ」信号を供給するためのＲＤＹ出力端子２ ５８と、ＣＰＵ７２に対してバスエラー信号を供給するためのＢＥＲ出力端子２ ６２と、ｄＰＵ読取りパルスを受取るためのＲＴＣＰＵＲ入力端子２６６と、Ｃ ＰＵ書込みパルスを受取るためのＲＴＣＰＵＷ入力端子２７０とを有している。

ＲＸＴＸ９０におけるＰＣＴＬＣＰＵインターフェース１３２−１）及びＰＣＴ Ｌ９２におけるＲＸＴＸインターフェース回路１４２（図Ｂ−２）用のＩ１０端 子は、送信タイムスロット境界をマークするためにＰＣＴＬ９２に対して送信フ レーム同期パルスを通信するためのＴＸＳ端子２７４と、送信フレームがフォワ ード（前方向）又はリバース（逆方向）であるか否かをＰＣＴＬ９２に対して表 示するためのＴＸＦＲ端子２７８と、受信フレームタイムスロット境界をマーク するためにＰＣＴＬ９２に対して受信フレーム同期パルスを通信するためのＲＸ Ｓ端子２８２と、現在の受信フレームがフォワードであるか又はリバースである かをＰＣＴＬ９２に対して表示するためのＲＸＦＲ端子２８６と、受信フレーム がロックされているか否かをＰＣＴＬ９２に対して表示するためのＲＦＬ端子２ ９０と、Ｐ−ＲＡＭ８２と直接的に通信するためにＲＸＴＸ９０をイネーブルす るための信号を供給するためのＰＷ端子２９４と、ＰＣＴＬ９２内のステートマ シンをＲＸＴＸ９０内のステートマシンと同期させるための信号を供給するため の５ｙｎｃｈ　（同期）端子２９８と、ＲＸＴＸ９０コマンドをＰＣＴＬ９２へ 通信するための５ビットＣＭＤバス３０２と、Ｐ−ＲＡＭ８２にアクセスするた めの８ビツトデータバスである双方向ＰＤババス０６とを有している。ＰＤババ ス３６は、３ボートコントローラ９３の１つのボートへ結合されている。１つを 超えたチャンネルが１つの装置内に収容される場合には、複数個のＲＸＴＸ及び ＰＣＴＬ回路が前述した端子を使用して互いに通信する。その場合には、端子ペ イはインターチャンネルバス（ＩＣＥ）として広義に記載される。

ＰＣＴＬ９２　（図Ｂ−４内においてＰＣＴＬ９２の上部に示しである）におけ るＣＰＵインターフェース１６６（図Ｂ−２）のＩ１０端子は、８０１８６デー タパスの下位８ビツトと通信する双方向ＰＣＰＵＤバス３２０と、ＰＣＴＬ内部 レジスタ及びＰ−ＲＡＭ８２をアクセスするために必要とされるアドレスビット を受取るためのＰＣＰＵＡバス３２４と、ＣＰＵ７２がＰ−ＲＡＭ８２をアクセ スしていることを表示する信号を受取るためのＣＲ３入力端子３２８と、ＣＰＵ ７２がＰＣＴＬ９２内部レジスタをアクセスしていることを表示する信号を受取 るためのＣＰＳ入力端子３３２と、ＣＰＵ読取り信号を受取るためのＣＨＤ入力 端子３３６と、ＣＰＵ書込み信号を受取るためのＣＷＲ入力端子３４０と、ＣＰ Ｕ７２によって要求されたＰＣＴＬ９２内部レジスタ又はＰ−ＲＡＭ８２のアク セスが完了し且つ有効なデータが使用可能であるか又は受付けられていることを ＣＰＵ７２に対して表示するためのＣＲＤＹ出力端子３４４と、ＣＰＵ７２によ ってリクエストされたＰＣＴＬ９２のアクセスが時間通りに完了されておらず従 ってＣＰＵサイクルを終了することを表示するＰＢＥＲ出力端子３４８とを有し ている。ＰＢＥＲ端子３４８上の信号は、ＣＰＵ７２に対して「バスエラー」又 はノンマスカブル（非マスク可能）インタラブドの何れかを発生するために使用 することが可能である。

ＰＣＴＬ９２　（図Ｂ−４内のＰＣＴＬ９２の右側に示しである）のＰＣＭハイ ウェイインターフェース１５８（図Ｂ−２）のＩ１０端子は、Ｃ０ＤＥＣ７５ヘ データを送信するためのＲＰＣＭｍ子３６０と、Ｃ０ＤＥＣ７５からデータを受 取るためのＴＰＣＭ端子３６４と、ＰＣＭハイウェイインターフェースを制御す るために使用した６、１７６メガへルックロックを受取るためのＰＣＬＫ入力端 子３６８と、ＰＣＭハイウェイ９５上にデータを送口し且つその上のデータを受 取るために使用される１、５４４メ７２とを有している。ＰＣＬＫ端子３７２上 の信号は、ｒＰＣＭハイウェイマスク」ビットが以下に説明するＰＣＴＬモード レジスタ内にセットされる場合に、ＰＣＴＬ９２によって出力される。ＰＣＭハ イウェイインターフェース１５８は、更に、ＰＣＴＬ９２内部ＰＣＭハイウェイ タイムスロットカウンタが、次の６．１７６メガヘルツ上昇クロツクエツジでタ イムスロットＯヘリセットされるべきであることを表示するためのＴＳＯ端子３ ７６を有している。

このライン上の信号は、ｒＰＣＭハイウェイマスク」ビットがＰＣＴＬモードレ ジスタ内にセットされる場合に、ＰＣＴＬ９２によって出力される。ＴＸＥＮ端 子３８０は、それが現在のタイムスロット上のデータの送信を開始すべきである ことを表わす信号をＣ０ＤＥＣ７５へ供給し、且つＴＯＥ端子３８４は、Ｃ０Ｄ ＥＣ７５をしてＰＣＭハイウェイ９５に対するその出力ドライバをイネーブルさ せるための信号をＣ０ＤＥＣ７５へ供給する。ＴＯＥ端子３８４上の信号は、典 型的に、ＴＸＥＮ端子３８０上の信号のみを使用して所要の送信ＰＣＭｚｓイウ エイタイムスロットタイミングを発生することが不可能なＣ０ＤＥＣを使用する 場合に必要とされる。ＲＸＥＮ端子３８８は、現在のタイムスロットにおいてＰ ＣＭハイウェイからデータを受取ることをＣ０ＤＥＣ７５に知らせる信号を供給 する。ＰＴＳバス２９２は、ＰＣＭハイウェイ上に現在の５ビットタイムスロッ ト番号を供給する。４ビツトＰＳＴバス３９６は、ＰＣＭハイウェイステートマ シンの現在の状態を供給する。それは、主に、チップテスト期間中に使用される 。

ＰＣＴＬ９２内のＰ−ＲＡＭインターフェース１５４（図Ｂ−２）用（７）Ｉ１ ０端子は、Ｐ−ＲＡＭ８２をアドレスするための１６ビツトのＰＡババス０２と 、Ｐ−ＲＡＭ８２に対してチップセレクト信号を供給するためのＰＣ８端子４０ ６と、Ｐ−ＲＡＭ８２に対して書込みイネーブル信号を供給するためのＰＷＥ端 子４１０と、Ｐ−ＲＡＭ８２に対して出力イネーブル信号を供給するためのＰＯ Ｅ端子４１４とを有している。これらの端子は、３ボートコントローラ９３の１ つのポートへ結合されている。

イン　−フェース０　コマンゝ 制御／インターフェース回路８０がどのようにして機能するかということを理解 するために、且つＰ−ＲＡＭ８２の構成及びＲＸＴＸ９０及びＰＣＴＬ９２にお けるコマンド／ステータスレジスタを理解するために、制御／インターフェース ユニット８０内において発生するコマンドをリストしそれについて説明すること が有用である。これらのコマンドは、３つのカテゴリに分割されており、即ち、 ＲＸＴＸ９０により処理されるネットワークコマンドと、ＰＣＴＬ９２により処 理されるＰＣＭハイウェイコマンドと、ＲＸＴＸ回路９０とＰＣＴＬ回路９２と の間の通信のためのＲＸＴＸ／ＰＣＴＬコマンドである。

・・　ワー　コマン゛ 以下のものはネットワークコマンドのリストである。

送信タイミングマーク（ＴＸ　ＴＭ） 送信信号用パケット（ＴＸ　ＳＰ） 送信クレーム用音声パケット（ＴＸ　ＣＶＰ）送信音声パケット（ＴＸ　ＶＰ） 送信ブートパケット（ＴＸ　ＢＰ） 送信サイレンス（ＴＸ　５ｉｌｅｎｃｅ）受信タイミングマーク（ＲＸ　ＴＭ） 受信信号用パケット（ＲＸ　ＳＰ） 受信音声パケット（ＲＸ　ＶＰ） 受信ブートパケット（ＲＸ　ＢＰ） ＰＣＭハイウニ　コマン゛ 以下のものはＰＣＭハイウェイコマンドのリストである。

送信アイドル 送信音声 送信トーン 送信受信ＰＣＭハイウェイデータ 受信アイドル 受信利得スイッチング付音声 受信利得スイッチング付トーン 受信利得スイッチングなし長いトーン 受信短いトーン−このサイクル終了 受信長いトーン一二のサイクル終了 ＲＸＴＸ／ＰＣＴＬコマンドについては後に説明する。

旦−Ｒへｍ成 前述したコマンドをサポートするために、Ｐ−ＲＡＭ８２は以下の如くに構成さ れている。表Ａ−３において注記した如く、アドレスは１６進数でリストされて いる。ブロック定義に続く括弧内の番号はブロック内のバイト数である。

０−〉　７　これらのページは実際 のＴｘ及びＲｘリング バッファを有している。

ＰＣＭハイウェイ上の 各タイムスロットに対 し１個のＴｘ及び１個 のＲｘバッファが存在 している。各バッファ は３２バイトの長さで ある。このことは、ＨＲＵ５０ 再クロックメカニズム によって実施されるビ ットシフトがＰＣＭハ イウェイをしであるデー タサンプルを２度受信 し他のものを全くミス することを防止してい る。個々のバッファは 以下の如くに位置され ている。

ＰＡ＜１０：６＞＝ＰＣＭ ハイウェイタイムスロ ット番号 ＰＡ＜　５　＞＝ 〇−送信（ネット ワークへの） 方向 １−受信（ＣＯＤ ＥＣＡ）方向 ＰＡ＜４　：　Ｏ＞＝各すン グバッファにおける位置 （０乃至３１） ８　このページはＰＣＭハイ ウェイステートマシンに よって使用される各ＰＣＭ ハイウェイタイムスロッ トに対し８バイトのコマ ンドブロックを有してい る。これらのコマンドブ ロックは、実際のコマン ド及びトーン及び利得パ ラドバッファへのリング バッファポインタ及びベ クトルを有している。そ れは以下の如くに構成さ れている。

ＰＡ＜７　：　３＞−ＰＣＭ ハイウェイタイムスロッ ト番号 ＰＡ＜２　：　Ｏ＞＝ ０−　Ｐ　−ＣＭハイウニ イタイムスロット コマンド １−利得スイッチング バッドページ番号 ２−トーンページ番号 ３−トーンバッファ内 への現在のポイン タ ４−ＰＣＭハイウェイ Ｒｘ　Ｒｄポイン タ及び状態 ５−ネットワークＲｘ Ｗｒポインタ ６−ＰＣＭハイウェイ ＴｘＷｒポイン タ及び状態７−ネ ットワークＴｘ− Ｒｄポインタ ９　このページは以下の如（に 位置された４つのテーブル を有している。

ＰＡ＜７　：　５）＝ ０−ネットワーク送 信アクティブテー プル ＰＡ＜４　：　０＞ ＝音声タイムス ロット番号（２ 乃至２９） ｌ−ネットワーク受 信アクティブテー プル ＰＡ＜５＞＝ Ｏ−フォワード フレームタイム ロット ＰＡ＜４　：　Ｏ＞ ＝音声タイムス ロット番号（２ 乃至２９） ２−送信タイミング 制御／インターフニー ス回路が７Ｍマスク （以下に説明する） として構成される場 合に、タイミングマー ク期間中に送給され るべきデータを有し ている。バイトは、 位置Ｏから開始し送 給されるべき順番で ＣＰＵによってこの バッファ内に書込ま れる。

３−受信タイミング マークバッファ。こ のバッファは、最後 のタイミングマーク 期間中に受信される データを有している。

該データは、位置Ｏ から開始してそれが ネットワークから受 信される順番で格納 されている。

ＯＡ　このページはＳＰ送信及 び受信データバッファを 有している。それらは、 以下の如くに位置されて いる。

ＰＡ＜７＞＝ ｏ−ｓｐ送信データ のＴｘ　ＳＰコ マンド期間中に 送り出されるべ きデータを有し ている。該デー タは、位置Ｏか ら開始してそれ が送信されるべ き順番で格納さ れるべきである。

最初の３つのバ イトは、宛先ア ドレスの２つの 最小桁バイト及 び制御バイトで あると仮定され る。リセット後 の最初のＳＰを 除いて、全ての Ｔｘ’　ｄＳＰは このバッファか らバイト０−〉 ５９を送信し次 いでＣＲＣを付 看させる。

１−５Ｐ受信データ 受信される最後 のＳＰを有して いる。ｒＳＰＲｘ’ ｄ」ビットがセ ットされている と、そのＳＰが Ｒｘ’　ｄＳＰハ ツシュを通過し 且つそのＲｘ’ ｄ　ＣＲＣがチ ニックされ、且 つこのビットが クリアされる迄 新たなＲｘ’　ｄ ＳＰによって 上書きされるこ とはない。Ｒｘ ５Ｐハツシユ 回路は上述した 如くＳＰの最初 の３つのバイト をとる。

ＯＢ　このページは以下の４つ のテーブルを有している。

ＰＡ＜７　：　６ン＝ は、各ネットワーク タイムスロット上で 活動が存在するか否 かを表わす。各エン トリにおける値は、 タイムスロット上で 何等活動が検知され なかったサイクルの 連続数である。この 値は２５５で止まる。

このテーブルは、受 信モデムチャンネル 変化の後２５５サイ クル迄有効ではない （しかしながら、そ れは、チャンネル変 化の後「フリースレ ッシュホールド」サ イクル数待機した後 使用することが可能 である。

ＰＡ＜４：ｏ＞＝正 味のＲｘタイムスロ ット数 １−受信ＳＰハツシュ テーブル。これら３２ 個のバイト（２５６ビ ツト）は、４つのＳＰ アドレス空間（チャン ネル当たり１つ）の各々 に対するハツシュチー プルを有している。該 ハツシュテーブルは、 ＣＰＵによって計算さ れ且つ書込まれ、それ が検知するネットワー クアドレスを反映する。

ＰＡ＜５＞＝Ｏ ＰＡ＜４　：　３＞−アド レス空間番号 ＰＡ＜２　：　０＞　ニーム ツシュ値 ２−音声パケットデー タバソファのクレー ム。送信バッファ は、次のＴｘ　ＣＶＤ コマンド期間中に 送信すべきデータ を有している。こ のバッファの最初 の１６バイトは、 ＣＶＤ期間中にネ ットワーク上に送 信される。受信バ ソファは、ｃｖｐ 期間中にネットワー クから受信した１６ バイトを有してい る。

ＰＡ＜５＞＝ 〇−送信ｃｖｐバ ソファ ｌ−受信ｃｖｐバ ソファ ３−ＴＸ’　ｄ　ＣＲＣテー プル。このテーブル は、通過したフレー ムによって送信され た全てのパケットの ＣＲＣを有している。

それは、衝突（ＴＭ。

ｓｐ、ｃｖｐ）及び ビットエラー（通常 のＶＰ）をモニタす るためにもっばら制 御／インターフェー ス８０によって使用 される。

ＯＣこのページ（よ２６）くイト の送信ブートバッファＯ を有している。

ＯＤ　このページ（ま２５６）くイ トの送信ブートバッファ １を有している。

ＯＥ　このページは２５６ノくイ トの受信ブードパ、ソファ ０を有している。

ＯＦ　このページは、２５６バ イトの受信ブートバッフ ァｌを有している。

ＩＯこのページは、与えられ たネットワークタイムス ロットに対してそれが使 用すべきＰＣＭハイウェ イリングバッファを見付 は出すためにネットワー クＴｘ及びＲｘステート マシンによって使用され るタイムスロットインター チェンジャ（ＴＳＩ）を 有している。それは以下 の如（に構成されている。

ＰＡ＜７　：　６＞＝ ０−ネットワーク受信マ シンＴＳ１ １−ネットワーク送信マ シンＴＳＩ ２．３−未使用 ＰＡ＜５＞＝ ０−フォワードフレーム タイムスロット ｌ−リバースフレームタ イムスロット ＰＡ＜４　：　Ｏ＞＝ネット ワークタイムスロット番 号 Ｄａｔａ＜４：０＞＝使 用されるべきリングバラ ファ １１−＞ＩＦ＋　これらのページは個々のもの又は利得テーブルを ホールドするために使用 される。ＣＰＵがこれら のページのうちの１つを 選択し、そのページ内に トーン又は利得テーブル を書込み、次いでこのペー ジ番号をページ８内の所 望のＰＣＭハイウェイタ イムスロットコマンドブ ロックのバイトｌ又は２ 内に配置させる。コマン ドそれ自身が同一のプロ ツクのバイトＯへ書込ま れる場合には、ＰＣＭハ イウェイステートマシン は参照されたトーン及び ／又は利得テーブルを使 用する。受信のみトーン モードの場合には、複数 個のページを使用して単 一のトーンをホールドす る。

上述した如く、Ｐ−ＲＡＭ８２は、Ｃ０ＤＥＣ７５とモデム７０との間で実際の データを送信するために使用されるリングバッファばかりでなく、多数のコマン ド及びステータスバイト位置を有している。以下のテーブル及び説明は、後者に 対するビット割当を与えている。

ページ８ ＰＣＭハ　ウニ　タ　ムスク・・　コマン゛（ＰＡ＜２　：　Ｏ＞＝Ｏ） ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−１ ビットは以下の如くに定義される。

蔓二上　各−１１−ヱ ＜２：０＞　ＰＣＭ　Ｈｗｙ　Ｒｘ　これらのビットはＰＣＭハタイムスロット 　イウエイステートマシンがこの受信ＰＣＭタイムスロ ットに対し一連の動作を実 施することを命令する（ＣＯＤＥＣ の観点からの「受信」）。

オプションは以下の如くで ある。

０−アイドル；転送な し。ネットワーク から受信される音 声データは廃棄さ れる。

■−このタイムスロッ トの受信（ネ・ソト ワークから）リン グバソファからの 音声を利得パッド ハイウェイを介し て転送。

２−トーンの転送（利 得パッドを介して 通過した後Ｐ−ＲＡＭ トーンバッファか らＰＣＭハイウニ ２５６バイト）の ＰＣＭハイウェイ への転送） ４−ｒＯＪと同一の作 用。

５−　ｒｌＪと同一の作 用。

６−利得パッドを介し て通過した後ＰＣＭ ハイウェイへのトー ンの転送（ＰＲＡＭ トーンバッファか サイクルの後停止。

７−長いトーン（〉２ ５６バイト）のＰＣＭ ハイウェイへの転 送−このトーンサ イクルの後停止。

＜４＋３＞　ＰＣＭ　Ｈｗｙ　Ｔｘ　これらのビットはＰＣＭハイウェイステー トマシンに 対してこの送信ＰＣＭタイ ムスロットに対し一連の動 作を実行することを命令す る（ＣＯＤＥＣの観点から の「送信」）。オプション は以下の如くである。

０−アイドル；転送な し。Ｃ０ＤＥＣ又 はＳＰＵから受信 した音声データは 廃棄される。

１−ＰＣＭハイウェイ からこのタイムス ロットの送信（ネ の音声の転送 ２−このタイムスロッ トのＲｘコマンド （レベルスイッチ レグ前にトーンバ ソファから読取ら れて）に対して検 索されたトーンの 送信リングバッフ ァへの転送（Ｒｘ コマンドが「トー ン」コマンドのう ちの１つでない場 合には、このＴｘ コマンドが送信リ ングバソファ内に ガーベツジ即ちハ ツシュを配置させ る）。

３−受信ＰＣＭタイム スロット情報をこ のタイムスロット の送信リングバラ ファへ転送（この ＰＣＴＬが受信タ イムスロット期間 中のＰＣＭハイウ エイへの送信であ る場合には、この コマンドは該デー タをループバック させる）。

−５Ｒｘ　ＰＣＭ　このビットは、セットされへイウエイ　出力　ると、ＰＣＴ Ｌをイネ−ブイネーブル　ルして、実際にこのＰＣＭタイムスロット期間中に受 信ＰＣＭハイウェイ上へ送 信する。従って、ＰＣＭハ イウェイステートマシンに よって検索された受信情報 は、Ｃ０ＤＥＣに対して意 図された受信ハイウェイ上 へシフトされる。このピッ トがＯである場合には、該 ステートマシンによって検 索されたデータは、出力バ ソファがトライステート状 態に留まるので、実際に送 信されることはない。この ビットは、このＰＣＴＬチ ツブがこのタイムスロット 上へ送信すべき場合にセラ トされることが必要である にすぎない。その他の全て の時間においては、それは ０でなければならない。複 数個のＰＣＴＬチップが単 一の受信ＰＣＭハイウェイ を駆動している場合には、 このビットは各ＰＣＭハイ ウェイタイムスロットに対 し高々１個のＰＣＴＬのＰ −ＲＡＭにおいてセットさ れることが必要であるにす ぎない。

８　Ｃ０ＤＥＣ送信　このビットは、タイムスロイネーブル　発生　ットＮのコ マンドバイトにおいてセットされると、ＰＣＴＬ チップをしてタイムスロッ トＮ内の取付けられたＣ０ＤＥＣ へ送信イネーブルを発生さ せる。これらのイネーブル は、実際には、ＰＣＴＬモー ドレジスタ内の適宜のピッ トがセットされる場合にの み与えられる（以下の説明 参照）。

７　Ｃ０ＤＥＣ受信　このビットは、タイムスロイネープル　発生　ットＮのコ マンドバイトにおいてセットされると、ＰＣＴＬ チップをして、タイムスロ ットＮ内の取付けられたＣ０ＤＥＣ に対し受信イネーブルを発 生させる。これらのイネ− プルは、実際には、ＰＣＴＬ モードレジスタ内の適宜の ビットがセットされる場合 にのみ与えられる。

′スイ・・チン　バ・・　゛ページ　（ＰＡ＜２＞＝１）ｂ７　ｂ６　ｂ５　ｂ ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−２ 旦シＬ上　名−一祢　扱−一能 ＜７：０＞　ＰＡＤベーク　これらのビットは、このＰＣＭハイウェイタイムス ロッ ト用に使用されるべき番号制 得スイッチングＰＡＤのペー ジ番号を形成する。ＰＡＤ動 作に関与することのない受信 のみトーンコマンドの場合に は、このバイトは該トーンの 第１ページを有している。

一ンページ　（ＰＡ＜２　：　Ｏ＞＝２）ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２ 　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−３ 蔓工上　１罫　Ｕ ＜７：０＞　トーンペーソ番号　これらのビットは、このＰＣＭハイウェイタイ ムスロッ トコマンドに対して使用され るトーンのページ番号を形成 する。複数個のページのＰ− ＲＡＭを必要とするトーンを 発生する受信のみトーンの場 合には、このバイトは現在読 取られているトーンページで ある。

一ンバ・・フ　への　のポインタ（ＰＡ＜２：Ｏ＞３）ｂ７　ｂ６　ｂ５　ｂ４ 　ｂ３　ｂ２　ｂｌ　ｂ。

Ｔａｂｌｅ　Ｂ−４ 旦ユ上　４−１　１−ヱ ＜７：０＞　）−７ポインタ　このバイトは、このＰＣＭハイウェイタイムスロ ット コマンドに対して使用され ているトーンバッファ内へ のポインタである。それは、 ステートマシンによって読 取られ且つＣ０ＤＥＣ及び ／又は送信リングバッファ へ送られるべき次のトーン サンプルをポイントする。

それは、それがＯ（負のフ ルスケール）のトーンサン プルを読取る場合にＯヘリ セットされる。従って、こ の値は、トーンバッファの 別のサイクルをスタートさ せるために使用される。トー ン内の０に等しい全ての実 際のサンプルは使用される 前にＯｌｈへ変化されるべ きである。０として読まれ るサンプルは、０ＦＦｈ　（ゼ ロ）として送信され、従っ て該トーンは、その最後の サンプルがゼロ（ＯＦＦｈ） であるように該バッファ内 へ書込まれるべきである。

ＰＣＭ　Ｈｗｙ　Ｒｘタイ ムスロットコマンドを介し て「このサイクルの後スト ツブ」トーンモードが選択 される場合には、該トーン は、通常、現在のトーンサ イクルの終了迄送り出され、 次いで、該ポインタは、ゼ ロへリセットされるのでは なく、０トーンサンプルに 対してポイントすることを 維持し、従ってＰＣＭハイ ウェイＲｘタイムスロット コマンドが変化される迄、 Ｒｘ　ＰＣＭ　Ｈｗｙ（及 びそのように選択されてい る場合にはネットワーク） へサイレンス（ＯＦ　Ｆ　ｈ） を送給する。

ＰＣＭＨｗ　Ｒｘ　ポインタ　び （ＰＡ＜２　：　Ｏ＞＝４） Ｔａｂｌｅ　Ｂ−５ ＰＣＭ　Ｈｗｙ　Ｒｘ読取りポインタ内のビットは、与えられたＰＣＭハイウェ イ受信タイムスロットに対する接続をセットアツプする前に、全て０へ初期化さ れるべきである。ＣＰＵ７２は、この接続期間中この位置へ書込みを行なうべき ではない。なぜならば、そのように行なうことは、ＰＣＴＬステート（状態）マ シン動作を崩壊させることがあるからである。

蔓ユ止　１］［ｉ　ＬＪｌ ＜４：０＞　ＰＣＭ　受信読　これは、このＰＣＭハイウ取りポインタ　エイタ イムスロットに対して受信リングバッファから ＰＣＭハイウェイステート マシンによって読取られる べき次の位置である。

＜６：５＞　ＰＣＩ受信状　これらのビットは、このり態　イムスロットに対す るＰＣ Ｍ受信読取りプロセスのス テート即ち状態を表わす。

それらは以下の如くに解釈 される。

０−アイドル状態。ネッ トワークＲｘ書込みポ インタはＰ　ＣＭ　Ｒｘ読 取りポインタと等しい。

サイレンスがＣ０ＤＥＣ へ与えられ、且つＰ　ＣＭ　Ｒｘ 読取りポインタは不変 のままに留まる。

ｌ−リングバッファの 充填。この状態は、該 ポインタが等しくない ことが検知された場合 （即ち、ネットワーク Ｒｘ書込みポインタが 変化した）に、状態０ からエンタされる。サ イレンスはＣ０ＤＥＣ が与えられ、且つＰＣＮＲｘ 読取りポインタは不変 のままに留まる。状態 ２は、ＰＣＭハイウェ イステートマシンがこ のタイムスロットを処 理した次に常にエンタ される。

２−通常モード。ネット ワークＲｘ書込みポイ ンタがＰ　ＣＭ　Ｒｘ読取 りポインタに対してチ ニックされ−それらが 等しい場合には、サイ レンスがＣ０ＤＥＣへ 与えられ且つ状態０が エンタされる。そうで ない場合には、Ｐ　ＣＭ　Ｒｘ 読取りポインタが使用 されて受信リングバラ ファから１バイトの情 報を読取り、該バイト はＣ０ＤＥＣへ送られ、 且つ該ポインタはイン クリメントされ（ｍｏｄ３２） 且つＰ−ＲＡＭへ書き 戻される。

＜７＞　ＰＣＭ　Ｒｘ読取　このビットは、セ・ソトされリス’＋？プ　ると、 状態０が少な（とも１度状態２（上述参照）か らエンタされたことを表わ す。なぜならば、この接続 が確立されたからである。

−ワー　Ｌｘｌｊみ１、　ンタ（ＰＡ＜２：０＞＝５）ｂ７　ｂ６　ｂ５　ｂ４ 　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−６ ネツトワークＲｘ書込みポインタ内のビットは、与えられたＰＣＭハイウェイ受 信タイムスロットに対する接続をセットアツプする前に全てゼロへ初期化される べきである。ＣＰＵ７２は、該接続期間中この位置へ書込みを行なうべきではな い。なぜならば、そうすることは、ＰＣＴＬステートマシン動作を崩壊させるこ とがあるからである。

旦二上　各−１１−１ ＜４：０＞　ネットワークＲａｙ　これは、ネットワークＲｘ書込みポインタ　 ステートマシンにより書込まれるべき受信リングバラ ファ内の次の位置である。

このマシンは、常に、１度 に１６バイト書込み、且つ 各バースト書込みの後に該 ポインタをアップデートす る。従って、その値は常に ０又は１６であるべきであ る。

〈７〉　ネットワークＲｘ　このビットは、セットされスリップ　ると、ネット ワークＲｘス テートマシンがアクティブ であって且つＰＣＭＲｘ 読取りポインタがパスされ るので入力するｖｐを適宜 の受信リングバッファ内へ 書込むことができなかった 場合が少なくとも１度あっ たことを表わす。ネットワー クＲｘステートマシンは、 このエラーをロギングする 場合、リングバッファへの 書込みを禁止し且つ該ポイ ンタを変化させることはな い。

ＰＣＭ　Ｈｗ　ＴＸ　ｉ　みポインタ　び　、（ＰＡ＜２　：　Ｏ＞＝６） ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−７ ＰＣＭ　Ｈｗｙ　Ｔｘ書込みポインタ内のビットは、与えられたＰＣＭハイウェ イ送信タイムスロットに対する接続をセットアツプする前に全てゼロへ初期化さ れるべきである。ソフトウェアは、該接続期間中にこの位置へ書込みを行なうべ きではない。

なぜならば、そうすることはＰＣＴＬステートマシン動作を崩壊させることがあ るからである。

蔓ユ止　４−１　１−１ ＜４：０＞　ＰＣＭ送信書　これは、このＰＣＭハイウ込みポインタ　エイタイ ムスロットに対する送信リングバッファに対 しＰＣＭハイウェイステー トマシンにより書込まれる べき次の位置である。

＜５＞　ＰＣＭ　送信状態　このビットは、このタイムスロット用のＰＣＭ送信 書 込みプロセスのステート即 ち状態を表わしている。そ れは、以下の如くに解釈さ れる。

０−アイドル状態。ネット ワークＴｘ読取りポイ ンタはＰ　ＣＭ　Ｔ　ｘ書込 みポインタに等しい。

受信されたＣ０ＤＥＣ データは廃棄され、且 つＰ　ＣＭ　Ｔ　ｘ書込みポ インタは不変のまま残 される。

ｌ−通常モード。この状態 は、該ポインタが等し くないことが検知され る場合（即ち、ネット ワークＴｘ読取りポイ ンタが変化した）、状 態Ｏからエンタされる。

この状態がエンタされ ると、現在のＰＣＭ Ｔｘ書込みポインタは １９ｍｏｄｕｌｏ３２ で加算され（書込みポ インクを読取りポイン タのすぐ前へ配置させ るため）、且つＣ０ＤＥＣ データは該位置へ書込 まれる。ＰＣＭ　ＴＸ 書込みポインタはその 値（ＭＯＤ３２）がら インクリメントされ、 且つＰ−ＲＡＭへ書き 戻される。

その後の時間にこのタ イムスロットがアクセ スされる毎に、ＰＣＭ −Ｔｘ書込みポインタ はＮｅｔ　Ｔｘ読取り ポインタと比較され− それらが等しい場合に は、受信したＣ０ＤＥＣ データは廃棄され且つ アイドル状態（０）が エンタされる。そうで ない場合には、ＰＣＭ Ｔｘ書込みポインタ は送信リングバッファ へＣ０ＤＥＣ情報を書 込むために使用される。

次いで、該ポインタは インクリメントされ （ＭＯＤ３２）且つＰ −ＲＡＭへ書き戻され る。

＜７＞　ＰＣＭ　Ｔｘ書込　このビットは、セットされみスリップ　ると、　状 態Ｏが少な（とも１度状１ｔ！１　（上述参照）から エンタされたことを表わす。

なぜならば、この接続が確立 されたからである。

゛・・　ワー　Ｔｘ　ポイン　（ＰＡ＜２　：　０＞＝７）Ｔａｂｌｅ　Ｂ−８ ネットワークＴＸｌｌ！取りポインタ内のビットは、与えられたＰＣＭハイウェ イ送信タイムスロット用の接続をセットアツプする前に全てゼロへ初期化される べきである。ＣＰＵ７２は、該接続期間中にこの位置へ書込みを行なうべきでは ない。なぜならば、そうすることは、ＰＣＴＬステートマシン動作を崩壊させる ことがあるからである。

監二上　１−１　１−崖 ＜４：Ｏ＞　本フトワークＴｘ読　これは、ネットワークＴｘ取りポインタ　ス テートマシンによって読取られるべき送信リンクル ソファ内の次の位置である。

これは、常に、１度に１６ バイト読取り、且つこのバー スト読取りの後にこのポイ ンタをアップデートする。

従って、その値は常に０又 は１６であるべきである。

対応するＰＣＭ　Ｈｗｙ Ｔｘの書込みポインタのス テート即ち状態がアイドル である場合に送信のために データがリクエストされる と、データがＴｘサイレン スバソファ（送信リンクル ソファではない）から送給 され、且つあたかもデータ が読取られたようにＮｅｔ Ｔｘ　Ｒｄポインタがア ツブデートされる。

〈７〉　ネットワーク　Ｔｘ　このビットは、セットされスリップ　ると、ネッ トワークＴｘス テートマシンがアクティブで あって且つＰＣＭＴｘ書込 みポインタがパスされるので 適宜の送信リングバッファか ら出力するｖＰを読取ること ができなかった場合が少なく とも１度あったことを表わす。

ネットワークＴｘステートマ シンは、このエラーをロギン グする場合、リングバッファ からの読取りを禁止し且つＲｘＴｘ リクエストに応答してＴｘサ イレンスバッファからのデー タを与える。それは、更に、 該ポインタを不変のままとさ せる。

・・　ブー　′　テ　ブチ−プルエン　リ（ＰＡ＜７　：　６＞＝０） ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−９ （二重　ＩＪＥ　Ｉｌｆｔｍ ＜１：Ｏ＞　Ｔｘアクティブ　これらのビットは、このネコマント　・ソトブー クタイムスロツト用のＮｅｔ　Ｔｘステート マシンによって要求された 活動を表わす。それらは以 下の如くにコード化される。

＜１：０＞Ｏ−アイドル；このタイム スロットに対し送信又 はチャンネル変化は必 要とされない。

ｌ−送信音声パケット ２−送信ブートパケット ３−Ｔｘモデムチャンネ ルを変化させるため にこのタイムスロッ トを使用する（送信 は許可されない）。

＜４：２＞　チャンネル　これらのビットは、コマンド３が上述の如（に選択さ れる場合に、Ｔｘ　ＲＦモ デムチャンネルレジスタ内 ヘロードされるべき新たな Ｔｘチャンネル番号を形成 する。その他の何れかのＴｘ アクティブコマンドが与え られると、これらのビット は使用されない。

＜６〉　送信疑似−二のビットは、マスター上＋４レンス　−ドループバック期 間中に送信コマンドに関連してセ ットされると、ＲｘＴｘチ ツブをしてループバック回 路に対しネットワーク疑似 一すイレンスを送給する。

＜７〉　送信ＰＣＭ　Ｔ　ｘアクティブコマンド１サイレンス　がビット＜ｌ： ｏ＞を介して選択されると、このビットは、 セットされると、ＰＣＴＬを してＴｘサイレンスバッファ からネットワークへデータを 送給する。このビットがゼロ である場合には、データは通 常の送信リングバッファから 送られる。

゛・・　ブー　テープルア　テ　ブエン　リ（ＰＡ＜７　：　６＞＝　１） ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−１０ 旦」−上　名−一杵　扱−一能 ＜０＞　Ｒｘブートバケフト　このビットは、セットされ許可　ると、このタイ ムスロット 期間中にネットワークから ブートパケットを受信し且 つ現在のＲｘブートバッフ ァ内に配置させることを許 可する。更に、インタラブ ド切断が発生され且つこの タイムスロットがフリーと なると、切断ビットがセラ トされる。このビットがゼ ロであると、このタイムス ロット期間中に入力するブー トパケットは廃棄され且つ 切断は無視される（但し、 ビット＞１＞もゼロである 場合）。このビットは、切 断がこのタイムスロット上 で検知されると、ハードウ エアによりクリアされる。

＜Ｄ　Ｒｘ音声パケット　このビットは、セットされ許可　ると、このタイムス ロツト 期間中にネットワークから 音声パケットを受信するこ とを許可する。このデータ は、受信リングバッファの Ｎｅｔ　Ｒｘ書込みポイン タのみならずこのタイムス ロットのＲｘ時間スロット インターチェンジエントリ の値に依存して受信リング バッファヘパスさせること が可能である。更に、イン タラブド切断が発生され、 このタイムスロットがフリー となると、切断ビットがセ ットされる。このビットが ゼロであると、このタイム スロット期間中に入力する 音声パケットは廃棄され（何 れのバッファにも書込まれ ない）且つ切断が無視され る（但し、ビットく０〉も ゼロである場合）。このビ ットは、切断がこのタイム スロット上で検知されると、 ハードウェアによりクリア される。

＜２〉　切断　このビットは、セットされると、ＡｌｌｏｗＲｘ ＢＰ又はＡｌｌｏｗ　ＲｘＶＰ ビットがセットされている 間にこのタイムスロットが フリーとなったことを表わ す。このビットは、ＰＣＴＬ９２ がそれをセットすることが 可能である場合にＣＰＵ７２ によってクリアすることが 可能であるにすぎない。こ のビットがクリアされると、 このタイムスロット上で ｄｉｓｃｏｎｎｅｃｔ即ち 切断が発生したことはない。

この切断ビットをセットす ると、ハードウェアは自動 的にＡｌｌｏｗ　Ｒｘ　ＢＰ 及びｖｐビットをクリアす る。

＜３〉　イネーブルＴｘ　このビットは、エラーを検ＣＲＣ知するために送信さ れた値 と受信されたＣＲＣ値の比 較をイネーブルするために 使用される。ネットワーク タイムスロットＮ上で送信 をしており、且つこの比較 を行ない且つＣＲＣ比較カ てインクリメントさせるこ とを所望する場合には、こ のビットはタイムスロット Ｎ＋１に対するＲｘアクテ イブエントリ内にセットさ れねばならない。（ＶＴＳ ２９、即ち最後のＶＴＳに 関するチェックが必要とさ れる場合には、このビット はＴＳＯ用の「疑似Ｒｘア クチイブエントリ」内にセ ットされるべきである）。

このビットがクリアされる と、前のタイムスロットに 対しＣＲＣ比較がなされる ことはない。明らかに、こ のビットは、この制御／イ ンターフェース回路が送信 を行なっていないタイムス ロットに続く全てのＲｘア クチイブエントリに対しク リアされるべきである。

′、・　ブー　ビジ　フリーテーブルエン　１ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　 ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−１１ 旦シーΣ　名−二祢　１−１ ＜７：０＞　ピノイ／フリー値　この量は、サイクル数を与える。なぜならば、 活動（予 定されたデリミタ時間の開 始から予定されたパケット のデータバイト１内への４ ビット迄の期間に対するネ ットブークサイレンス以外 のもの）がこのネットブー フタイムスロット上で検知 されているからである。そ の活動がこのタイムスロッ ト上で観測されるごとに、 この値はゼロへリセットさ れる。この値は、その最大 値である２５５を超えてカ ラントすることはない。こ のテーブルは、ＲｘＲＦモ デムチャンネル変化に続（ ２５５サイクル（約０．　５ 秒）に対し有効ではない。

ハ・・シュテーブルエン　リ ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂ。

Ｔａｂｌｅ　Ｂ−１２ 旦ユ上　名−一部　１−見 ＜７．　、０＞　：　ハツシュ　装置が特定アドレスクラスの一部である場合に セット される。各ビットはアドレ スフラスを表示している。

ページＩＯ １，ブー　ＰＣＭタイムスロ・・　マ・・プエンΣ１ ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−１３ これらの位置は、データが受信リングバッファへ受信されているネットワークタ イムスロット及び従ってＰＣＭハイウェイ受信タイムスロットをマツプするため にＣＰＵ７２によって書込まれる。このマツピングは、接続を確立する一部とし てＣＰＵ７２によってセットアツプされるべきである。アクティブ／アイドル＊ ビットは、接続期間中の任意の時間にセット又はクリアすることが可能である。

このビットは、何も受信されるべきでない全てのネットワークタイムスロットに 対しゼロとすべきである。

監ユ止　４−１　１−ヱ ＜４：０＞　ＰＣＭ受信　この（アドレスにより表わタイムスロット　される如 （）ネットワークタイムスロット期間中ネッ トブークから受信される音 声データを格納するために 使用されるＰＣＭ０Ｍハイ ウニ信タイムスロット及び リングバッファ。

７　アクティブ／　このビットは、ゼロであるアイドル本　と、ネットワークＲ ｘステートマシンが入力する音声 パケットを選択された受信 リングバッファ内へ書込む か又はネットワークＲｘ書 込みポインタをアップデー トすることを禁止する。こ のビットがセットされると、 受信された音声パケットは 選択された受信リングバラ ファ内へ書込まれ、且つネ ブトワークＲｘ書込みポイ ンタが通常にアップデート される。

１、　ブー　’　−ＰＣＭタイムスロ・・　マ・・ブエＴａｂｌｅ　Ｂ−１４ これらの位置は、音声データがＰＣＭハイウェイ送信タイムスロット及びリング バッファへ送信されているネットワークタイムスロットをマツプするためにＣＰ Ｕ７２によって書込まれる。このマツピングは、該接続を確立するための一部と してＣＰＵ７２によってセットアツプされるべきである。アクティブ／アイドル ＊ビットは、接続期間中の任意の時間においてセット又はクリアす゛ることか可 能である。

このビットは、何も送信されていない全てのネットワークタイムスロットに対し ゼロとすべきである（このビットは、実際にネットワーク送信を制御するもので はないが、それがゼロである場合には、ＰＣＴＬネットワークブーステートマシ ンがＰ−ＲＡＭに対して行なうアクセスはより少ない）。

（二重　１−１　１−見 ＜４：Ｏ＞　ＰＣＩ送信　この（アドレスによって示タイムスａフト　される如 く）ネットワークタイムスロット期間中にネッ トブークへ送られるべき音声 データを検索するために使用 されるＰＣＭハイウェイ送信 タイムスロット及びリンクル ソファ０ ＜７〉　アクティブ／　このビットは、ゼロであるアイドル本　場合には、ネッ トワークＲｘステートマシンが、選択され た送信リングバッファから音 声パケットを読取るか又はネ ットブークＴｘ読取りポイン タをアップデートすることを 禁止する。Ｎｅｔ　Ｔｘアク ティブテーブルがこのタイム スロット上の音声送信を表わ す場合には、データがＴｘサ イレンスバッファからフヱッ チされる。このビットがセラ トされ且つＴｘアクティブテー プルがこのタイムスロット上 の音声通信を表わす場合には、 データが選択された送信リン グバソファからフェッチされ 且つネットワークＴｘ読取り ポインタが通常通りアップデー トされる。

コマン゛　びステータスレジスタ Ｐ−ＲＡＭ８２について説明したコマンド及びステータスレジスタに加えて、Ｒ ＸＴＸ９０及びＰＣＴＬ９２はそれらの夫々のＣＰＵインターフェース１３２及 び１６６内にコマンド及びステータスレジスタを有している。これらのレジスタ についての説明は以下の如くである。

ＰＣＴＬレジスタ ＰＣＴＬ９２は、ＣＰＵ７２に対してアクセス可能なＣＰＵインターフェース１ ６６内に幾つかのレジスタを有している。それらは、利得有用ステータス情報の みならず回路の動作モードを選択するために使用される。全てのコマンドレジス タは、ＣＰＵ７２によって読取られ且つ書込まれることが可能である。ステータ スレジスタは、勿論、リードオンリ即ち読取り専用である。

Ｔａｂｌｅ　Ｂ−１５ 旦ユ止　五−１１−羞 ＜３＞　ＦＩＦＯエラー　このビットは、Ｔｘクリングッファポインタ（Ｎｅｔ Ｔｘ［取りポインタ及び ＰＣＭ　Ｈｗｙ　Ｔｘ書込 みポインタ）がデータが上 書きされ且つ複製されるよ うな態様で不整合されてい る場合に、セット（＝ｌ） される。

＜２＞　Ｃｕｒバフ７ア　このビットは、どのブートバッファ（Ｏ又は１）がネ ットワークへ送られるべき 新たなデータを有している かをＲｘＴｘチップに告げ る。次いで、ＲｘＴｘは、 どのブートデリミタを送る べきであるかを知る。

〈じ　空バフ７ア　このビットは、どのブートバッファ（０又はｌ）が丁 度空となり従ってＣＰＵか ら新しいデータを必要とす るかをＲｘＴｘチップに告 げる。このビットは、ＣＰＵ が読取ることの可能なりＰ ステータスレジスタ内ヘコ ビーされる。このビットは、 ブートスイッチビットがセ ットされる場合に有効であ る。

〈０〉１−トスイッチ　このビットは、ブートバッファポインタが丁度状態を 変化した場合にセットされ る。それは、ＲｘＴｘチッ プに対して、次の可能な時 間にインタラブドを発生す ることを告げる。

Ｔａｂｌｅ　Ｂ−１６ 旦ユ止　１−１　１−ヱ ＜７＞　Ｄｉｓｃ　このビットは、最も端部の装置への接続が落とされた 場合にセットされる。タイ ムスロットがＢ／Ｆ＝フリー 及びアクティブテーブルが 接続が存在すべきであるこ とを表わす場合に切断が検 知される。このビットは、 ＲｘＴｘチップに対しイン タラブトをセットすること を告げる。

＜６＞　ＦＩＦＯエラー　このビットは、Ｒｘリングバッファポインタ（Ｎｅｔ Ｒｘ書込みポインタ及び ＰＣＭ　Ｈｗｙ　Ｒｘ読取 りポインタ）が不整合であ り且つデータを上書き又は 複製することを許容する場 合にセットされる。

＜４＞　７Ｍミス　このビットは、１Ｍミススレッシュホールドに到達− 臨界的障害であることを表 わすためにセットされる。

このビットは、ＣＰＵが読 取ることが可能であるレジ スタ内ヘコピーされ、且つ インタラブドが発生される。

該スレッシュホールドは、 ＣＰＵによって決定され且 つ第６章におけるスレッシ ュホールドレジスタ内にお いて特定される。

〈３〉　へフッ１バス　このビットは、５Ｐ）ＩＡＳＨがパスされたことを表 わし、且つＲｘＴｘチップ に対して、ＣＲＣマツチの 結果が意味があることを告 げる。

＜２＞　Ａｂｎｏｒｍ　このビットは、「ブートス５ｗ１ｔｃｈ　イッチ」ビッ トがセットされている場合にのみ有効で ある。それは、ブートバラ ファスイッチが予定されて いたか否かを表わす。

＜ｌ＞Ｆｕｌｌ　このビットは、最近充填さＢｕｆｆｅｒ　れたブートバッファ の番号を与える。それは、ＣＰＵ が読取ることの可能なレジ スタ内にコピーされる。そ れは、「ブートスイッチ」 ビットがセットされている 場合にのみ有効である。

＜０＞　Ｂｏａｔ　このビットは、ブートバラ５ｗ１ｔｃｈ　ファポインタが状 態を変化する場合にセットされる。

それは、ＣＰＵが読取るこ とが可能であるレジスタ内 ヘコビーされ、且つ、ｒＡｂｎｏｒｍ ＳＷｉｔｃｈＪ及びｒＦｕｌｌ ＢｕｆｆｅｒＪ　ビットと 共に、ＣＰＵは、最も最近 のブート受信が成功であっ たか否かを決定するために 充分な情報を有している。

ｉ二工旦乏λｌ このレジスタは、種々の動作モードに制御／インターフェース回路８０を配置さ せるために使用される。該ビットは以下の如（に構成されている。

Ｔａｂｌｅ　Ｂ−１７ このレジスタは、ＰＣＴＬリセット信号が活性化された場合にクリアされる（即 ち、全てのビットは０ヘリセツトされる）。このレジスタ内の全てのビットは、 ＣＰＵ７２によって誂取り且つ書込むことが可能である。該ビットは以下の如く に定義される。

監ユ止　Ｌ−１１−ヱ ＜０＞　Ｒｅ５ｅｔ　このビットは、クリアされると、ＰＣＴＬ９２をリセッ トモードとさせる。このモー ドにおいては、全てのステー トマシンはリセット状態に保 持され、且つＰ−ＲＡＭ８２ へのアクセスを実施すること はできない。しかしながら、 ＣＰＵ７２は、尚且つＰ− ＲＡＭ８２ヘアクセスするこ とが可能である。このビット が「１」へセットれると、Ｐ ＣＴＬ９２は通常に動作する。

＜Ｄ　ＰＣＭハイウェイ　このビットはクリアされるイネーブル　と、　ＰＣＭ Ｈｗｙ　ステートマシン１６２によって告 げられるものが何であるか ということに拘らず、ＰＣＴＬ９２ が実際にＰＣＭハイウエイ 出力バスを駆動することを 禁止する。

＜２＞　Ｃ０ＤＥＣ／ＳＰＵ　このビットは、ＰＣＴＬにモード　よって発生さ れるべきＣ０ ＤＥＣイネーブルのタイプ を選択するために使用され る。「０」は、ナショナル ＴＰ３０５４及びインテル ２９１３／４ＣＯＤＥＣ／ フィルタチップ及びＴｌ ３２０２０／３２０Ｃ２ ５シグナルプロセサと適合 性のあるＰＣＭハイウェイ 送信及び受信イネーブル信 号を選択する。「１」は、 モトローラＭＣ１４４０ ０シリーズＣ０ＤＥＣ／フ ィルタチップと適合性のあ るイネーブル信号を選択す る。

＜３＞　５ＭＨｚクロフク　このビットは、セットされ出力イネーブル　ると、 ＰＣＴＬのマスタクロックを５．０１８ＭＨｚ クロック出力ピンへ送給す るドライバをイネーブルす る。該ビットがクリアされ ると、該ドライバはトライ ステート状態となる。

＜４＞　ＰＣＭ八イクイウェイ　このビ・ソトは、セ・ソトされマスタ　ると、 ＰＣＭハイウェイス テートマシンのｒＰＣＭタ イムスロット０ヘリセツト」 及びｒｌ、５４４ＭＨｚク ロック」信号を対応するＰＣＴＬ 入力／出力ピンへ送信する ドライバをイネーブルする。

このビットがクリアされる と、該出力ドライバはトラ イステート状態となる。

＜５＞　Ｃ０ＤＥＣ制御　このビットは、セットされ出力イネーブル　ると、Ｐ ＣＴＬのＰＣＭハイウェイ送信及び受信Ｃ０ ＤＥＣ／フィルタ制御信号 ットがゼロであると、これ らのピンはトライステート 状態となる。

＜６〉　カウンタテストモード　このビットは、セットされると、ＰＣＴＬをそ のカラ ンテストモードとさせる。

このモードにおいては、Ｐ ＣＴＬは、あたかもエラー が受信されているかのよう に、そのエラーカウンタの 全てがインクリメントする ことを許容する。このピッ トがクリアされると、全て のエラーカウンタはそれら の通常のモードで動作する。

＜７＞　ＰＣＩタイムスａット　このビットは、セットされカウンタ出力　ると 、ＰＣＴＬがそのＰＣイネづル　Ｍハイウェイタイムスロッ トカウンタ出力ビンを駆動 することを命令する。この ビットがゼロであると、こ れらのピンはトライステー ト状態となる。

スレ・・シ　ホール゛レジスタ このレジスタは、２つのスレッシュホールドを選択するために使用される。第一 のものは、タイムスロットがフリーであると宣言され且つ切断が発生される（所 要により）前に、ネットワークタイムスロットが非占有状態でなければならない 連続するサイクルの数である。第二のものは、ＣＰＵに対してインタラブドが与 えられる前にミスされねばならない連続した受信タイミングマークの数である。

該ビットは以下のように構成されている。

Ｔａｂｌｅ　Ｂ−１８ このレジスタは、ＰＣＴＬリセット信号が活性化される場合にクリアされる（即 ち、全てのビットが０ヘリセツトされる）。このレジスタ内の全てのビットは、 ＣＰＵ７２によって読取り及び書込みを行なうことが可能である。該ビットは以 下の如くに定義される。

旦二重　１］−ｕ ＜に〇＞　７リースレツシスホ　これらのビ・ソトは全てのホールド　ットワー クタイムスロット に対し以下の如くにビジィ ／フリー「フリー」スレッ シュホールドをセットする。

＜１＋０＞＝ ０−８連続的なサイレ ントサイクル １−１６連続的なサイ レントサイクル ２−３２連続的サイレ ントサイクル ３−６４連続的サイレ ントサイクル ＜３：２＞　Ｒｘ　ＴＭミススレ　これらのビットは、連続的フシュホールド　 な　Ｒｘ　ＴＭ　ミ　スイ　ンタ　ラブドスレッシュホールドを ０−１６個の連続的ミス受 信タイミングマークで インタラブド １−３２個の連続的ミス受 信タイミングマークで インタラブド ２−６４個の連続的ミス受 信タイミングマークで インタラブド ３−１２８個の連続的ミス 受信タイミングマーク でインタラブド ＲＸ　ＳＰバ・・フ　ステータスレシスｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　 ｂｌ　ｂＯＴａｂｌｅ　Ｂ−１９ このレジスタのビット７は、ＣＰＵ７２によって読取り及び書込みを行なうこと が可能であり、残りのビットはり一ドオンリ即ち読取り専用である。このレジス タのビット＜６　：　Ｏ＞は、ＣＰＵ読取りの後にクリアされるーそれらはハー ドウェアリセットの後は未知である。該ビットは以下の如くに定義さく６：０＞ 　ミスしたＲｘ　ＳＰ　これらのビットは、Ｒｘアカウント　ドレスハ・ソシュ をパスしたがＲｘ　ＳＰデータバッフ ァが満杯でなかったために 受付けられなかった制御／ インターフェース回路８０ によって受信されたｓｐの 数を有している。それは、 その最大値の１２７を超え てカウントすることはなく、 且つ各ＣＰＵ読取りアクセ スの後にゼロへリセットさ れる。この量は、読取りの みが可能であり、このレジ スタへの書込みはこれらの ビットに影響を与えること はない。

＜７＞　Ｐｘ　ＳＰデータ　このビットは、セットされバッフｙ満杯　ると、有 効ＳＰがこの制御／インターフェース回路８０ によって受信され且っＲｘ ５Ｐデータバツフア内に 配置されたことを表わす。

そのＣＲＣが良好であり且 つ宛先アドレスハツシュが パスされるとＳＰは有効で ある。ＲＸ　Ｔ　Ｘ　９０　ハ、こ のビットがソフトウェアに よってクリアされる迄、Ｒｘ ５ｐデータバツフア内に 別のＲｘ　ＳＰを入れるこ とはない。このビットは、 ＣＰＵ７２によって読取り 及び書込みを行なうことが 可能である。

゛　ブー　バ・・フ　レジスタ ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−２０ このレジスタは、ＰｃＴＬリセット信号が活性化される場合にクリアされる（即 ち、０ヘリセツトされる）。このビットは以下の如くに定義される。

並ユ上　五−１１−１ 〈０〉　現在１１５Ｔｘ　：：ノビットは、ＰＣＴＬ９ブートバフ７ア２によっ て使用中の（又は使用されるべき）現在の送信 ブートバッファを与える。ｒＯＪ は、ブートバッファＯが現在 選択されていることを表わし、 一方「１」はバッファ１が使 用中であることを表わす。こ のビットは、ＣＰＵ７２によ って読取り及び書込みを行な うことが可能である。しかし ながら、Ｔｘ　ＢＰが送信中 にはそれに書込みを行なうべ きではない。

受信ブートバッファレジスタ Ｔａｂｌｅ　Ｂ−２１ このレジスタは、ＰＣＴＬリセット信号が活性化される場合にクリアされる（即 ち、０ヘリセツトされる）。このビットは、以下の如（に定義される。

旦工止　五−１１−羞 ＜０〉　現在のＲｘ　このビットは、ＰＣＴＬ９ブートバフ７ア　２によって使 用中（又は使用されるべき）の現在の受 信ブートバッファを与える。

ｒＯＪはブートバッファ０ が現在選択されていること を表わし、一方ｒｌＪはバ ソファｌが使用中であるこ とを表わす。このビットは、 ソフトウェアによって読取 り及び書込みを行なうこと が可能である。しかしなが ら、Ｒｘ　ＢＰが受信中に はそれに書込みを行なうべ きではない。

送信ブートポインタレジスタ このレジスタは、現在選択されている送信ブートバッファ内へのポインタを有し ている。それは、Ｔｘ　ＢＰタイムスロット期間中に、選択されたブートバッフ ァから次の１６バイトのブート情報を読取るために使用される。それは、ＣＰＵ ７２によって読取り及び書込みを行なうことが可能であるが、Ｔｘ　ＢＰがこの ＰＣＴＬ回路によって送給されている間は書込みを行なうべきではない。このレ ジスタの８ビット全体は、該ポインタを形成する。なぜならば、各ブートバッフ ァは２５６バイトの長さだがらである。

受信ブートポインタレジスタ このレジスタは、現在選択されている受信ブートバッファ内へのポインタを有し ている。それは、Ｒｘ　ＢＰタイムスロット期間中に選択された受信ブートバッ ファへ次の１６バイトのブート情報を書込むために使用される。それは、ソフト ウェアによって書込み及び読取りを行なうことが可能であるが、それは、ＲｘＢ ＰがこのＰＣＴＬ回路によって受信中には、書込みを行なうべきではない。この レジスタの８ビット全体は該ポインタを形成する。なぜならば、各ブートバッフ ァは２５６バイトの長さだからである。

ＲｘタイミングマークＣＲＣエラーレジスタこのレジスタは、最後にＣＰＵ７２ によって読取られているので、ＣＲＣエラーと共に受信されたタイミングマーク の数を有している。それは、各ＣＰＵ読取りの後にゼロへリセットされる。この レジスタの内容は、マスク又はスレーブの何れかのタイミングマークモードにお ける制御／インターフェース回路に対して有効である。

ミッシングＲｘタイミングマークレジスタこのレジスタは、最後の読取り以後ミ ス即ち喪失しているタイミングマークの数を有している。受信器が予定した箇所 の４ビット時間以内に有効なタイミングマークモードタを検知することができな い場合、又は有効なＴＭデリミタが受信されたがＣＲＣがチェックしない場合に タイミングマークが「ミス」されているものと定義される。このレジスタは、マ スク又はスレーブの何れかのタイミングマークモードにおいて有効である。それ は、全てのＣＰＵ読取りアクセスの後にゼロへリセットされる。

連続的ミッシングＲｘ　７Ｍレジスタ このレジスタは、連続的にミスしたタイミングマークの数を有している。有効な ＣＲＣを有するタイミングマークが受信される場合にそれはゼロへリセットされ る。それは、又、ＣＰＵ［取りによりクリアされ、このカウンタがスレッシュホ ールドレジスタ内にセットされたミッシングＴＭスレッシュホールドを通過する 場合に、別の［連続的にミスしたＲｘＴＭＪインタラブドを発生することを可能 とする。

Ｒｘ　ＴＭアウトオブシーケンスレジスタこのレジスタは、最後の読取りからア ウトオブシーケンス即ちシーケンス以外に受信したタイミングマークの数を有し ている。受信したタイミングマークは、それが有効なＣＲＣと共に受信され且つ 前に受信したタイミングマークに基づいて予定された値ではないフレーム番号と 共に受信される場合にそれは「アウトオブシーケンス」であるとされる。このレ ジスタは、マスク又はスレーブの何れかのタイミングマークモードにおいて有効 である。それは、全てのＣＰＵ読取りアクセスの後にゼロへリセットされる。こ のレジスタにおける非ゼロ値は、通常、１つを超えたネットワークユニットがタ イミングマークを発生していることを表わす。

連続的Ｒｘ有効ＴＭレジスタ このレジスタは、受信した連続的な有効タイミングマークの数を有している。そ れは、何れかのミスしているタイミングマーク又は予定していないフレーム番号 を有するタイミングマークによってゼロへリセットされる。有効なタイミングマ ークは、良好なＣＲＣ及び予定したフレーム番号を有するＴＭとして定義される 。注意すべきことであるが、このレジスタは、リセット期間中にクリアされるこ とはな（、従ってその内容は制御／インターフェース回路が受信フレームロック 状態（相互接続と共に）にある最初の２５５サイクルの間は未知である。

Ｔｘパケットピットエラーレジスタ このレジスタは、エラー中のネットワークから受信された通常のＶＰを包含する 送信済パケットの数を有している。このチェックは、送信された各パケットに関 するＣＲＣを計算し、且つネットワークから戻ってくる同一のパケットに関して のＣＲＣを計算することにより行なわれる。これら２つのＣＲＣがマツチせず、 且つ対応する「イネーブルＴｘ　ＣＲＣチェック」ビットがＲｘアクティブテー ブルエントリ内にセットされている場合には、Ｔｘパケットビットエラーカウン タがインクリメントされる。

それは、全てのＣＰＵ読取りの後に、ゼロへリセットされる。

音声スリップレジスタ このレジスタは、最後の読取りの後にこのＰＣＴＬチップ内に発生したスリップ の数を有している。

スリップは、ＰＣＭデータのミスした読取り又は書込みであり、それは、リング バッファ読取り及び書込みポインタが互いにクロスしようと試みたために発生す る。ＰＣＭハイウェイ６．１７６ＭＨｚクロックがネットワーク５．０１８ＭＨ ｚクロックへ周波数ヘロックされていると、スリップが記録されることはない。

このレジスタは、全てのソフトウェア読取りの後にゼロへリセットされる。各リ ンクル、。

ファの読取り及び書込みポインタレジスタ内の１ビツトは、与えられた方向にお いて特定のＰＣＭ／）イウエイタイムスロットに関しスリップが発生したか否か を検知するために使用することが可能である。

マスタクロックモニタレジスタ このレジスタは、Ｒｘモデムから受信したＰＣＴＬのマスタクロックに関する情 報を得るために使用される。このモニタは、外部的に供給される６、１７６ＭＨ ｚを使用して動作し、従って、それは、外部クロック源が、存在し且つ動作して いるものと知られているＰＬＬ等のような２０．０７２ＭＨｚクロックの「保証 された良好な」供給源から６，１７６　Ｍ　Ｈｚを派生する状態にあるものと考 えることが可能であるにすぎない。

このレジスタは２個の４ビツトカウンタから構成されている。このレジスタの最 小桁４ビツトは、５．０１８ＭＨｚのＰＣＴＬクロックが最後に高であった時以 来検知された６、１７６ＭＨｚの上昇クロックエツジの数を有しており、最大桁 ４ビツトはこのクロックが最後に低であった時以来検知された６、１７６ＭＨｚ の上昇クロックエツジの数を有している。両方のカウンタは、それらの最大カウ ントである１５を超えてカウントすることはない。ＰＣＴＬマスタクロックが動 作状態にあると、このレジスタの各ニブルは、それがソフトウェアによって読取 られる任意の時間において０，１又は２を有している。何れか又は両方のニブル におけるより高い値は、このクロックが良好ではないことを表わしている。その クロックがそこに全く存在しない場合には、一方のニブルは１５に固定される。

このレジスタの各半分は、ＰＣＴＬマスタク呂ツクに関する適宜のレベルによっ てクリアされるのみである。

ＲＸＴＸレジスタ ＲＸＴＸ回路９０は、ＣＰＵ７２に対してアクセス可能な幾つかのレジスタを有 している。これらのレジスタは以下の如くである。

ＴＭマスタ　スレーブレジスタ Ｔａｂｌｅ　Ｂ−２２ 蔓二重　ＩＪＩＬＪＩ ＜Ｏ＞　Ｍ／Ｓ　１−マスタ ０−スレーブ（リセットの 後の条件）。このＭ／Ｓビ ットは装置がＴＭを送信す るか否かを決定する。この ビットは、装置がマスタＴＭＧ であるか又はそれになるこ とを主張している場合にの みセットされる。このピッ トはリセットの後０である。

Ｔｍコマンド／ロックステータスレジスタｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２ 　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−２３ 亘−二重　名−一称　攪−一能 ＜３−２＞　ロック＜１．．０＞　１１−１２８連続する良好な７Ｍ １０−６４連続的な良好な ７Ｍ ０１−３２連続する良好な ７Ｍ ００−１６連続する良好な ７Ｍ これらのビットは、ＲｘＴ ＸがＲｘフレームを「ロッ クコする前に受信されねば ならない連続する良好なＴＭ の数を決定する。ロック動 作については以下に説明す る。

〈１〉ＴＭウィンドｌ−予定した時間期間中の１６ビツトウインド 〇−「広く開いた」ウィン ド（リセットの後の条 件） このビットは、フレーム期 間中にどのようにしてＲｘ Ｔｘ９０がＴＭデリミタを サーチするかを決定する。

リセットの後、このビット はクリアされる。これは、 ＲｘＴｘ９０が連続的にＴ Ｍをサーチし且つ良好なＴ Ｍパケットが見付かった場 合には、該フレームを再整 合させることを可能とする。

このことは、フレーム「ロ ツク」が未だに存在してお らず且つタイムスロット境 界が決定されていないこと を意味する。

ロックスレッシュホールド をバスした後（上述したビ ット３及び２によって決定 される）、ＲｘＴｘチップ 内の回路は自動的に該ピッ トを１ヘセツトする。ＴＭ は、予測した時間期間中に 検知されるにすぎず、且つ 該フレームの残部は意図し た如くに使用することが可 能である（タイムスロット 境界は現在所定位置にある）。

ＣＰＵは、それが所望する 場合に何時でも該ビットを クリアすることが可能であ り、ＲｘＴｘチップはリセ ット期間中を除いてこのビ ットをクリアする手段を有 していない。ＣＰＵは、特 定したスレッシュホールド よりも早くこのロック条件 を認識することが必要であ る場合に、該ビットをセラ トすることが可能である。

ＣＰＵは、Ｒｘフレームが ロックされているか否かを 決定するために任意の時間 においてこのビットを読取 ることが可能である。

＜０＞　Ｃ−Ｍ／Ｓ　ｌ−マスタ制御／インターフェース回路 回路（リセット後の条 件） このビットは、特定の装置 内のものの中で「マスク」 制御／インターフェース回 路８０を選択する。このビ ットは、ＴＭマスタ、／スレー ブピット（上方）が１であ る場合にのみ有効である。

なぜならば、それは、ＴＭ を送信する場合に全ての制 御／インターフェース回路 を同期させるためにどの制 御／インターフェース回路 のｒＴｘＴＭ　５ｙｎｃＪ 信号が使用されるかを決定 するために使用されるから である。該マスク制御／イ ンターフェース回路は、マ スフＴＭＧとなるために仲 裁を行なう前に選択される べきである（前記側の方法 では、ＣＭ／ＳがＭ／Ｓ の前に有効となるべきであ る）。

当然に、装置内に唯１つの 制御／インターフェース回 路が存在しており且つそれ がＴＭを送信している場合 には、このビットはセット される。４個の制御／イン ターフエース回路が存在す る支配的なＴＭＧの場合に おいては、ソフトウェアに よってそのうちの１つが選 択され且つ選択されたチョ コレートのクロックが機能 障害を起こす場合にのみ変 化される。

ＴＭステータスレジスタ ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−２４ 旦−一上　名−一迩　扱−一能 ＜７＞　ＴＭ　Ｉｎｔ　このビットは、ＴＭに関するインタラブドが存在する 場合にセットされ、このレ ジスタ内の情報を有効とさ せる。

〈２〉　マルチＴＭ　このビットは、１ｍｓ以内に受信した複数個の良好な ＴＭ（即ち、ＣＲＣエラー なし）が存在した場合にセ ットされる。このエラーは、 Ｒｘフレームが「ロック」 されていない場合にのみ発 生する。インタラブドがイ ネーブルされると、インク ラブドが発生される。

＜Ｄ　１ｍｓ　Ｒｘフレームが口・ツクされており且つ１　ｍ　ｓインタラ ブドがイネーブルされると、 このビットはセットされ、 且つインタラブドがミリ秒 毎に発生される。それは、 良好なＴＭの受信に依存す るものではなく、ＴＭがミ スされている場合であって もインタラブドが発生され る。

Ｒｘフレームがロックされ ておらず且つ１　ｍ　ｓインタ ラブドがイネーブルされる と、このビットはセットさ れ且つ「マルチＴＭＪエラー が存在しない場合（上述参 照）に１　ｍ　ｓ毎にインタラ ブドが発生される。

＜Ｏ＞　ＴＭ　ミス　このビ・ソトは、連続する１Ｍミスに対するスレッシュ ホ”−ルドに到達−臨界的な 機能障害、場合にセットさ れる。このスレッシュホー ルドは、ＰＣＴＬチップ内 のソフトウェアによってセ ットされる。ＴＭミスイン タラブドがイネーブルされ るとインタラブドが発生さ れる。

ＳＰコマンドレジスターＭＳバイト ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂ。

Ｔａｂｌｅ　Ｂ−２５ 旦ユ上　１−１　１−ヱ ＜７：６＞　Ｃｍｄ＜１．、Ｏ＞　１１　送信５ＰＩＯ非合法なＣＰＵコマ ンドーハードウェア によって使用される ０１　非合法なＣＰＵコマ ンドーハードウェア によって使用される ＯＯコマンドなしくリセ ブト後の条件） Ｃｍｄ＜１．、ｏ＞は、予 定したｓｐデリミタ時間が パスした後にＲｘＴｘステー トマシンによってクリアさ れる（それが受信されたか 否かによらない）。このこ とは、該コマンドが１度の み処理されることを確保す る。

リセットの後で且つオフラ インループバックが係合又 は脱係合された後に、Ｃｍ　ｄ ＜１．　、　Ｏ＞が「１１」ヘ セットされ、従ってスキュー ｓｐを自動的に送給してそ のスキニーを計算すること が可能である。

＜５：４＞　Ｆ及びＲ１１フォワード又はリバースフレームの何れ かで送信 １０　次のフォワードフレー ムで送信 １’　ｏｉ　次のりバースフレー が　ムで送信 ＯＯ次のフレーム上のＳＳＰ ど　の送信（ｆｗｄ又は ｒｅｖ） ）　＜３：０＞　ＳＰ　各ビットは、送信のための４つのＳＰ区画のうちの１ つを選択する。ｓｐ区画の 任意の組合わせを選択する ことが可能であり且つ該ＳＰ は次の資格のあるもので送 られる。

プログラミング注記：末娘 理のコマンドが存在する場 合（即ち、Ｃｍｄ＜１．。

Ｏ〉がｒｏｏＪに等しくな い場合）、ＳＰＣｍｄ Ｒｅｇ（ＭＳバイト）内へ 書込みを行なってはならな い。新たなＳＰコマンドを 発生する最も良い時間は、 インタラブドによって前の コマンドがアクノレツジさ れた後か、又はビットＣｍｄ ＜１．．０＞が「ＯＯ」で あることを確保するために ＳＰ　Ｃｍｄ　Ｒｅｇを読 取った後である。この条件 を充足しない場合には、最 初のコマンドを上書きする か（２番目のコマンドの書 込みが非ＳＰタイムスロッ ト内に入る場合）又は２番 目のコマンドが無視される （２番目のコマンドの書込 みがＳＰタイムスロット内 に入る場合）こととなる。

旦ユ止　色−１１−羞 ＜７：４＞　Ｔｘ　これは、ＳＰタイムスロット用の送信周波数を選択す る。

＜３．、Ｏ＞　Ｒｘ　これは、ＳＰタイムスロット用の受信周波数を選択す る。これらのビットは、ＳＰ を送信するためのコマンド が存在する場合にのみ有効 である。Ｔｘ及びＲｘ周波 数は、同一のネットワーク チャンネルに対応すべきで ある。デフォルトの周波数 はＳＰタイムスロットの後 に復帰される。

ＳＰステータスレジスタ Ｔａｂｌｅ　Ｂ−２７ ビット＜５．．２＞は、装置がそれ自身のＳＰを受信している場合に意味がある 。ビット＜１．．０〉は、受信したＳＰが異なった装置からのものである場合に 主に使用されるが、そのＳＰが同一の装置からきた場合にも有効である。

旦ユ上　１−１　１−ヱ ＜７＞　ＳＰ　Ｉｎｔ＋　このビットは、ＳＰに関するインタラブドが存在する 場合にセットされ、このレ ジスタ内の情報を有効とさ せる。

＜５＞　Ｔｘ　ＳＳＰ：　このビットは、送信したＳＰがスキュー（ｓ　ｓ　ｐ ）を 決定するためのものである 場合にセットされる。この ビットは、ＳＰＵに対して リードオンリ即ち読取り専 用であるが、リセット及び ループバックビットにより 影響される。このビットは、 リセットが存在する場合及 びループバックビットが係 合しているか又は脱係合し ている場合にセットされる。

これらの時間期間中に、該 スキニーが計算されねばな らない。該スキューが既知 となった後に、このビット はクリアされる。

＜４＞　Ｎｏｔ　５ｅｅｎ：　このビットは、送給されたｓｐが検知されなかっ た場 合にセットされる。

＜３＞　ＣＲＣこのビットは、送信したＣＮＮａｔｃｈ：　ＲＣが受信したＣＲ Ｃとマツ　チ　し　な　い　場　合 （ｒＭｉ　ｓＭａ　ｔ　ｃ　ｈＪ　） である場合にセットされる。

これは、受信したＳＰが実 際に送信したものであるか 否かを決定することを助け るために使用される。

注意すべきであるが、良好 なＣＲＣ（ビット０＝１） 及びＣＲＣミスマツチを同 時に有することが可能であ る。

＜２＞　Ｔｘ　Ｇｏｏｄ：　このビットは、送信が成功した場合にセットされる 。

これは、ＣＲＣＭＭａｔｃｈ ＝０であり且つ受信したパ ケラト内にビットエラーが 存在していないことを意味 している（ＣＲＣチェッカ がエラーがないことを表わ す）。

＜Ｄ　Ｒｘ　Ｅｒｒｏｒ：　このビットは、受信したＳＰ（典型的に、別の装置 か らのもの）がＨＡＳＨ（ハ ツシュ）をパスしたが、ＣＲＣ エラーを有する場合にセッ トされる。ＣＰＵが不良な ＳＰの受領に対するインタ ラブドをイネーブルした場 合には（インタラブドコマ ンドレジスタ参照、セクシ ョン５．３．１．７）　、そ の結果としてインタラブド が発生される場合がある。

＜０＞　Ｒｘ　Ｇｏｏｄ：　このビットは　受信したＳＰ（典型的に、別の装置 か らもの）がＨＡＳＨ（ハラ シュ）をパスし且つ良好な ＣＲＣを有する場合にセッ トされる。この場合には、 インタラブとは常に発生さ れる。

ＣｖＰコマンドレジスタ ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂＯＴａｂｌｅ　Ｂ−２８ 基シー上　名−一祢　扱−一能 ＜７＋６＞　Ｃｍｄ　１１　送信ＣｖＰｌＯ非合法ＣＰＵコマン ドーハードウェアに よって使用される。

Ｏｌ　非合法ＣＰＵコマン ドーハードウェアに よって使用される。

００　コマンドなしくリセ ブト後の条件） Ｃｍｄ＜１．、Ｏ＞は、予 定したＣｖＰデリミタ時間 がパスした後にＲｘＴｘス テートマシンによりクリア される（それが受信された か否かに拘らない）。この ことは、そのコマンドが１ 度のみ処理されることを確 保する。

ｃｖｐ送信が「ブロック」 されると（ｃｖｐステータ スレジスタ参照）、Ｃｍｄ ＜１．、Ｏ＞がクリアされ る。

＜５＞　Ｆ／Ｒ：　このビットは、フォワードフレーム又はリバースフレー ムの何れにおいてタイムス ロットをクレームするかを 決定する。

＜４：０＞　丁Ｓ　これらのビットは、クレームされるべきタイムスロッ トを特定する。

注意すべきであるが、ＳＰ コマンドレジスタと異なり、 Ｔｘ及びＲｘ周波数は、特 定される必要はない。なぜ ならば、ｃｖｐは常にデフ オルトチャンネルにおいて タイムスロットをクレーム するからである。

ｃｖｐステータスレジスタ Ｔａｂｌｅ　Ｂ−２９ 旦ユ土　４−１　１−１ ＜’７＞　ｃｖｐ　Ｉｎｔ　コ（Ｄビットは、ＣＶ　Ｐ　１．：関するインタラ ブドが存在す る場合にセットされ、この レジスタ内の情報を有効と させる。

＜３＞　Ｎｏｔ　５ｅｅｎ　このビットは、特定したタイムスロット期間中にＣ ＶＰ が検知されなかった場合に セットされる。

＜２＞　Ｂｌｏｃｋ　このビットは、Ｂ／Ｆフリーテーブルエントリがその クレームが開始される前に そのタイムスロットがビジ ィであることを表わす場合 にセットされる。ｃｖｐ送 信はブロックされる。なぜ ならばそのタイムスロット は既にビジィだからである。

この条件は、ＣＶＤコマン ドレジスタのＣｍｄ＜１．。

０〉をクリアする。

＜Ｄ　ＣＲＣＭＭａｔｃｈ　このビットは、受信したＣＶＰ　ＣＲＣが送信した Ｃ ＲＣとマツチしない場合に セットされ、従って衝突又 は何らかのその他の形態の 送信エラーを表わす。

＜０＞　Ｔｘ　Ｇｏｏｄ　このビットは、タイムスロットの捕獲が成功したこと を表わす。

ＶＰステータスレジスタ ＶＰを処理するためのコマンドレジスタはＰ−ＲＡＭアクティブテーブル内に存 在している。しかしながら、ｖＰステータスレジスタが存在している。

Ｔａｂｌｅ　Ｂ−３０ 旦工止　１−１　１−圭 ＜７＞　ＶＰ　Ｉｎｔ　このビットは、ＶＰに関するインタラブドが存在する 場合にセットされる。イン タラブドを発生する唯一の ビットはＤｉｓｃビットで あり、その他はステータス のみのためである。

＜２＞　Ｒｘ　ＦＩＦＯこのビットは、Ｒｘリングバッファポインタが不整合 である場合にセットされる。

（Ｄ　Ｔｘ　ＦＩＦＯこのビットは、Ｔｘクリングッファポインタが不整合 である場合にセットされる。

＜Ｏ＞　Ｄｉｓｃ　このビットは、その接続が落とされる場合にセットさ れる。切断の後にインタラ ブドが発生される。インタ ラブドルーチンの期間中、 ＣＰＵはどのタイムスロッ トが切断されたかを決定す るために全てのＲｘアクテ イブテーブルエントリを読 取らねばならない。

ＢＰステータスレジスタ ＶＰの場合における如く、ＢＰを処理するコマンドレジスタもＰＲＡＭアクティ ブテーブル内にある。

同様に、ＢＰステータスレジスタが設けられている。

Ｔａｂｌｅ　Ｂ−３１ 旦！−五　ＩＪＩ　ｕ ＜７＞　ＢＰ　Ｉｎｔ　このビットは、ＢＰに関するインタラブドが存在する 場合にセットされ、このレ ジスタ内の情報を有効とさ せる。

ビット５乃至３はＢＰの受 信に関するものであり、一 方ビット１及び０はＢＰの 送信のためである。それら は、互いに独立的に動作し 且つ送信及び受信されたＢＰ の最も最近のステータスを 反映する。

＜ｓ＞　５ｗ１ｔｃｈ　このビットは、Ｒｘ方向にＥｒｒｏｒ　おけるブートバ ッファスイッチが予測以外のものであ った場合にセットされる。

このことは、受信されたデ リミタがバッファポインタ によってポイントされてい るブートバッファと対応し なかったことを意味する。

ｒＲｘスイッチ」はこのビ ットが有効であるためにセ ットされねばならない。

＜４＞　Ｒｘ　Ｂｕｆ　Ｎｕｍ　このビットは、ネツトワークによって丁度充填 された ブートバッファの番号を与 え且つＣＰＵによって空に されることを必要とされる。

［Ｒｘ　５ｗ１ｔｃｈＪは このビットが有効であるた めにセットされねばならな い。

＜３＞　Ｒｘ　５ｗ１ｔｃｈ　このビットは、Ｒｘブートバッファスイッチが存 在し ていた場合にセットされる。

これはインタラブドを発生 する。

＜Ｄ　Ｔｘ　Ｂｕｆ　Ｎｕｌｌ　このビットは、ネ・ソトブーク番トよって丁度 室とされた ブートバッファの番号を与 え且つＣＰＵによって充填 されることを必要とする。

ｒＴｘ　５ｗ１ｔｃｈＪは このビットが有効であるた めにセットされねばならな い。

＜Ｏ＞　Ｔｘ　５ｗ１ｔｃｈ　このビットは、Ｔｘブートバッファスイッチが存 在し ていた場合にセットされる。

これはインタラブドを発生 する。

テストコマンドレジスタ Ｔａｂｌｅ　Ｂ−３２ 監二重　五−１１−ヱ ＜２＞　Ｔｅ５ｔ　ＣＲＣセットされると、ＣＲＣ発生器はＣＲＣエラーを誘発 する。これは、ＣＲＣエラー の場合における本システム の挙動をテストするために 使用される。

＜Ｄ　ＬＢ　Ｄｅｌａｙ　セットされると、ループバック経路は何等遅延を有す るものではない。リセット されると、ループバック経 路が４ビツト遅延を挿入す る。

＜Ｏ＞　０ＦＦｌｉｎ　Ｌｂ　このビットは、送信したデＥｎ　−夕を受信した データと結 合させる０ＦＦ−１ｉｎｅ テストをイネーブルさせる ためにセットされる。ＴＭ マスタ／スレーブビットに よって決定される２つのルー プバックの形態が存在して いる。マスクＬＢはフレー ム全体をループバックする。

スレーブＬＢは本装置が送 信しているタイムスロット の期間中にのみループバラ クする。これは、第４章の 「メインテナンス及び診断 コマンド」のセクションに おいてより詳細に説明する。

ＲＸＴＸ送信ステータスレジスタ Ｔａｂｌｅ　Ｂ−３３ 対応するパケットがネットワークへ送給される場合にビットがセットされる。送 信が存在しない場合又はネットワーク疑似サイレンスが送信される場合（多分マ スターループバックモード期間中にのみ）、ｒＮｏ　ｔｘＪがセットされる。

ＲＸＴＸ受信ステータスレジスタ Ｔａｂｌｅ　Ｂ−３４ 対応するデリミタが検知された場合に１ビツトがセット（＝１）がセットされる 。最小桁の５ビツトのうちの１つのみが任意の時間においてセットされる。Ｃｖ Ｐが同一の装置によって送信された場合にのみｒＣＶＰ　Ｔｘ’　ｄＪがセット される。ｒＪｕｎｋＪ及びｒＳｉ　ｌｅｎ　Ｒｘ’　ｄＪビットは、ｒＣＶＰ　 Ｔｘ’　ｓＪビットがセットされている場合にセットすることが可能である。予 定したデリミタ以外の何かが受信された場合にｒＪｕｎｋ　Ｒｘ’　ｄＪがセッ トされる。このビットは、ＰＣＴＬチップに対して入力するデータを無視するこ とを告げる。

パケットステータスレジスタ Ｔａｂｌｅ　Ｂ−３５ 蔓ユ止　五−１１−ヱ ＜３＞　Ｆｒａｍｅ　受信したＴＭパケット内のＥｒｒｏｒ　Ｎ　ｏ　ｄ　Ｓフ レーム番号が１以外の任意の数によってＲ ｘＴｘチップ内のフレーム カウンタを変化させる場合 にセットされる。このエラー は、スレーブモード期間中 においてのみ検知すること が可能である。

＜１〉ＣＲＣＭＭａｔｃｈ　このビットは、前のタイムスロット期間中に受信し た １６ビツトＣＲＣが送信し たＣＲＣと均等であるか否 かを表わす（１＝均等でな い即ちミスマツチ）。タイ ミングマークの例外を除い て、これは、装置がそれ自 身の送信をチェックする場 合にはいつでも使用される。

例えば、それは、ピットエ ラーレートテスト期間中の ｖｐに対して（オンライン 診断のために装置がタイム スロットをループバックす る）及び装置は常にそれ自 身ＳＰを受信するのでｓｐ に対してである。

＜Ｑ＞　ＣＲＣＥｒｒｏｒ　セットされると、このビットは、上述したｒＣＲＣ ＭＭａｔｃｈＪにおける如 く格納したＣＲＣ値に基づ くのではなく受信したバケ ットに基づいてそのＣＲＣ が正しいことを表わす。こ れは、ＴＭ（スレーブモー ド）及びＳＰに対して使用 される。

現在のチャンネルレジスタ Ｔａｂｌｅ　Ｂ−３６ 旦ユ止　Ｌ−１１−ヱ ＜７：４＞　Ｔｘ　ＶＰ及び７Ｍタイムスロットに対する現在のＴｘ周波 数を特定し、その周波数は ＳＰタイムスロットに対す るものと異なることが可能 である。この値は、アクテ イブテーブル内のｒＣｈａ ｎｇｅ　ＣｈａｎｎｅｌＪ コマンドによって変化させ ることが可能である。

＜３：０＞　Ｒｘ　ＶＰ及び７Ｍタイムスロットに対する現在のＲｘ周波 数を特定し、その周波数は ｓｐタイムスロットに対し 異なるものとすることが可 能である。

これら２つの周波数は、同 一のネットワークチャンネ ルに対するものでなければ ならない。ＲｘＴｘチップ は、このことが成立するか 否かをチェックすることは なく、それはこのことを確 かめるのはソフトウェアの 責任である。

このレジスタは、ＴＩＭに おいては使用されない。な ぜならば、モデムカードが 幾つかのＴＩＭ間で共用さ れているからである。モデ ムカードは、Ｔｘ及びＲｘ 周波数を選択するためのレ ジスタを有している。

ハツシュアドレスレジスタ Ｔａｂｌｅ　Ｂ−３７ 蔓工止　１　１ＬＪ！ｋ ＜７二６＞　ＣＴＬ　４個の７トソシユテーブルペ−ジ ＜５：３＞　ＣＲＣ　／”ｙシュテーブルページ内の８個の行のうちの１つを 選択 ＜２：Ｏ＞　ＣＲＣ　ノ１ツシュテープルエント１ノ内の８個のビットのうちの １つを選択 インタラブドコマンドレジスタ 蔓二重　４−１　１−ヱ ＜７＞　Ｉｎｔ　Ｅｎａｂｌｅ　セし卜されるべき付加的なビットを必要とする 以下の ものを除いて全ての制御／ インターフェース回路イン タラブドをイネーブルする。

＜２＞　ＴＭ　Ｍｉｓ　Ｉｎｔ　セットされると、このど、ノＥｎ　）は、ミス した連続するＴ Ｍの数に対し該スレッシュ ホールドがバスする毎にイ ンタラブドが発生されるこ とを可能とする。ｒＩｎｔ ＥｎａｂｌｅＪビットもセ ットされねばならない。

＜Ｄ　ＳＰ　Ｅｒｒ　Ｉｎｔ　セットされると、このピッＥｎ　トは、ハツシュ をパスする がＣＲＣエラーを有するＳＰ の受信に対するインタラブ ドをイネーブルする。ｒＩｎｔ Ｅｎａｂ　ｌ　ｅＪ　ビットも セットされねばならない。

＜０＞　１　ｒｎｓ　Ｉｎｔ　Ｅ　セットされると、このビ、ソｎ　トは、７Ｍ ステータスレジ スタのｒ　１　ｍ　ｓ　Ｊビットに おいて記載した如く、１ｍｓ インタラブドをイネーブル する。ｒＩｎｔ　ＥｎａｂｌｅＪ ビットもセットされねばな Ｔａｂｌｅ　Ｂ−３９ 旦二重　名−一挽　機−二能 （Ｑ）　Ｒｅ５ｅｔ　このビットは、リセットの後クリアされ且つＣＰＵが それをセットされる迄クリ アされる状態に留まる。ク リアされると、ＲｘＴｘチ ツブはリセット状態に留ま る。

ＲｘＴｘチップへのクロッ 少入力が存在しない場合に は、該チップは最初に１を 書込み次いでＯを書込むこ とによりリセットさせるこ とが可能である。このシー ケンスは、該チップをリセ ットした状態にホールドす る。

スキューレジスタＭＳＢ スキューレジスタＬＳＢ Ｔａｂｌｅ　Ｂ−４１ 蔓ユ土　ＩＪＩ　ｕ ＜１：０＞　Ｓｋｅｗ　スキューレジスタＭＳＢ及びスキューレジスタＬＳＢ の両方における結合したビ ットは、ＲｘＴｘチップに よって計算されたスキュー の値を示す。

Ｔａｂｌｅ　Ｂ−４２ 旦二重　丘−且　１−ヱ ＜７：０＞　ＲＣｙｃ　これらのビットは、Ｒｘサイクル（フレーム）番号 の値を示している。このレ ジスタは、ＴＭがＣＲＣエ シーを有するものでない場 合に、受信したＴＭパケッ ト　内のＲｘサイクル番号 の値を示す。受信したＴＭ パケットが不良なものであ る場合には、最後のＲｘサ イクル番号がインクリメン トされる。

欠陥レジスタ Ｔａｂｌｅ　Ｂ−４３ 旦ユ土　五−二挽　１−亘 ＜７＞　Ｆａｕｌｔ　このビットは、モデムがフォールト即ち欠陥を発生し た゛か否かを判別するために 読取ることが可能である。

モデムが過剰に長い期間に 亘って送信を行なっている 場合（即ち、フレーム全体 のオーダーにおいて）、フ ォールト即ち欠陥が存在し ている。

このアドレスへ何かを書込 むと欠陥リセットパルスを 発生し、それはモデム回路 を再スタートさせる。

オシレータイネーブルレジスタ ｂ７　ｂ６　ｂ５　ｂ４　ｂ３　ｂ２　ｂｌ　ｂ。

Ｔａｂｌｅ　Ｂ−４４ 監り上　Ｌ−豊　ＩＬＩ ＜Ｏ＞　Ｏｓｃ　セットされると、このビＥｎａｂｌｅ：　ットはモデムオシレ ータをイネーブルさせる。そ れは、ステータスを確認 するために読取ることが 可能である。

ＲＸＴＸ　ＰＣＴＬコマン゛ ＰＲＡＭ８２及びＲＸＴＸ９０／ＰＣＴＬ９２内部レジスタの構成について説明 したので、ＲＸＴＸ９０とＰＣＴＬ９２との間の種々のコマンドについて説明す る。

コマンド番号と短い説明を記載する。データフィールドは、そのコマンドの結果 としてＰＲＡＭデータバス上に表われるべきものを記載している。発信元及び宛 て先は、どこからデータがやってきたのか及びどの装置がそれを使用するのかを 示している。

コマンドＯ（０００００）： Ｌ■：動作なし データフ　−ル゛：Ｄｏｎ’　ｔ　Ｃａｒｅ　（関係なし） 良１丘：ＰＤ＜７．、Ｏ＞はトライステートとなる。

庭二！：　ＰＤ＜７．．０＞がトライステートとなる。

Ｒｘフレームがロックされるまで（即ち、７Ｍスレッシュホールドに到達する） 、該コマンドはＮＯＰ　（コマンド０）である。

以下のコマンドは特に送信又は受信の指示に関するものである。

モデム７０ヘデー　′　る　ムに　るコエヱ上 コマンド１　（００００１）： はＭ；現在のタイムスロットのためにＴｘアクティブテーブルの読取り。

ｍ−フ　−ル゛：テープルＢ−９参照 ！ＬＭｉ：Ｐ−ＲＡＭ ’ＬＴｌｃ　：　Ｒｘ　Ｔ　ｘチップ及びＰＣＴＬチップコマンド２　（０００ １０）： ■：Ｎｅｔ　Ｔｘ　ＰＣＭタイムスロットマツプエントリの読取り。このレジス タは、ＰＣＭハイウェイタイムスロットに対しネットワーク音声タイムスロット をマツプする。

デー　フ　−ル゛：テープルＢ−１３参照ＩＬＬｘ、　：　Ｐ　−ＲＡ　Ｍ 乱二重：　ＰＣＴＬチップ コマンド３．（０００１ｉ）： １皿：Ｎｅｔ　Ｔｘ読取りポインタの読取り。このレジスタはこのタイムスロッ トにおいて送信されるべき最初のバイトへポイントするＸｍｔリングバッファア ドレスをホールドする。

−一タフ　−ル゛：テープルＢ−８参照ＬｆＬｉ：　Ｐ　−ＲＡ　Ｍ Ｌ二重：　ＰＣＴＬ、チップ コマンド４　（００１００）： １１Ｊｑ：ＰＣＭ　Ｈｗｙ　Ｔｘ書込みポインタの読取り。このレジスタはこの タイムスロット期間中にＰＣＭ　Ｈｗｙにより書込まれる最初のＸ　ｍ　ｔ　Ｉ Ｊングバッファアドレスをホールドする。

データ二二二五」：テーブルＢ−７参照ＩＬＬｉ　：　Ｐ　−ＲＡ　Ｍ ＬＸｉ：　ＰＣＴＬチップ コマンド５　（００１０１）： Ｌ！　：　Ｐ　ＣＴ　Ｌ送信ステータス読取りｍ−タフ　−ル゛：テープルＢ− １５参照ＩＬＬｘ　：　Ｐ　ＣＴ　Ｌチップ 乱二重：　ＲｘＴｘチップ コマンド６　（００１１０）： ｆｉ　：　Ｐ　ＣＴ　ＬへのＲＸＴＸ送信ステータスの送給。

ＲｘＴｘがＰＣＴＬヘステータスを送給し、送信されるパケットのタイプを知ら せる。

データフ　−ル゛：テープルＢ−３３参照！１ＪＬｉ　：　Ｒｘ　Ｔ　ｘチップ Ｌ二重：　ＰＣＴＬチップ コマンド７　（００１１１）　： ｔ！Ｌ！Ａ：適宜のデータの転送。このコマンドは、Ｐ−ＲＡＭからパケットデ ータが必要とされる場合に使用される。

データフ　−ル゛：現在のパケットにおいて送信されるべきデータバイト。

ＬＬｚｃ　：　Ｐ　−ＲＡ　Ｍ Ｌ工二重ＲｘＴｘチップ コマンド８　（０１０００）： １皿：最後のタイムスロットのＣＲＣの最初ツバイトの書込み。

データフ　−ル゛：最小桁ＣＲＣバイト！ＬｆＬｉ　：　Ｒｘ　Ｔ　ｘチップ 肛工洗：　Ｐ　−ＲＡＭ　（ＯＢ　Ｃ○−０ＢＦＦ）コマンド９　（０１００１ ）： ■：最後のタイムスロットのＣＲＣの２番目のバイトの書込み −−フ　−ル゛：最大桁ＣＲＣバイト ＩＬＭｉ：ＲＸＴχチップ 乱二重：　Ｐ−ＲＡＭ　（ＯＢＣＯ−ＯＢＦＦ）工二之ＪＩＯ（０１０１０）： ＬＡ：　Ｒｘ　Ｔ　ｘからＰＣＴＬへのｃＶＰタイムスロット番号の転送 ｍ−タフ　−ル゛：該オクテツトの最小桁６ビツトがフレームビット　（フォア ード 又はリバース）及び５ビツトス ロット番号である。（テーブル Ｂ−２８、ビット＜５：０＞） ＬＭｉ：　ＲｘＴｘチップ 乱二重：　ＰＣＴＬチップ コマンド１１　（０１０１１）： ！ｌ　：　ＣＶ　Ｐタイムスロットのビジー／フリーテーブルの読取り。ＣｖＰ コマンドバイト（テーブルＢ−２５参照）がフォワード又はリバースフレームを 特定する。ＲｘＴｘチップが全てのフレームでこのコマンドを発生するが、デー タフィールドは指定されたフレーム（フォワード又はリバース）期間中において のみ使用される。

ｍ−タフ　−ル゛：テープルＢ−１１参照１里上：Ｐ−ＲＡＭ 乱二重：　ＲｘＴｘチップ コマンド１４　（０１１１０）： Ｌ！！ｌ：ネットワークＴｘ読取りポインタのアップデート データフ　−ル゛；テープルＢ−８参照！Ｌｆｌｉ　：　Ｐ　ＣＴ　Ｌチップ 迂二重：Ｐ−ＲＡＭ Ｒｘ　六　のＩＣＢコマン゛ コマンド１６　（１００００）： ■：　Ｄ　ｉ　ｓ　ｃ　ｏ　ｎ　ｎ　ｅ　ｃ　ｔ　（切断）をリポートするため のＲｘアクティブエントリのアップデート データフ　−ル゛：テープルＢ−１ｏ参照！Ｌｘｉ：ＰＣＴＬ 乱二重：Ｐ−ＲＡＭ コマンド１７　（１０００１）： 芝旦：現在のタイムスロットに対するＲｘアクティブエントリの読取り ｍ−フ　−ル゛：テープルＢ−１０参照１１上：Ｐ−ＲＡＭ Ｌ！Ｊｌ：ＲＸＴｘ及びＰＣＴＬチップコマンド１８　（１００１０）： ｍ３：Ｎｅｔ　Ｒｘ−ＰＣＭタイムスロットマツプエントリの読取り。このレジ スタはＰＣＭハイウェイタイムスロットに対しネットワーク音声タイムスロット をマツプする。

−一タフ　−ル゛：テープルＢ−１３参照１１上：Ｐ−ＲＡＭ Ｌ二重：　ＰＣＴＬチップ コマンドＩ９　（１００１１）： ＭＬＡ：Ｎｅｔ　ＲＸ書込みポインタの読取り。このレジスタは、最初のデータ バイトが格納されるＲｅｖリングバッファをホールドする。ＴＭ又はＳＰタイム スロット期間中に発生される場合には、ＴＭ又はＳＰポインタがちょうどクリア される。なぜならばこれらのパケットは常に同一のバッファアドレスでスタート するからである。

デー　フ　−ル゛：テープルＢ−６参照１１丘：Ｐ−ＲＡＭ 乱二重：　ＰＣＴＬチップ コマンド２０　（１０１００）： Ｌ！Ａ：　Ｐ　ＣＭ　Ｈｗ　ｙ　Ｒｘ読取りポインタの読取り。このレジスタは このタイムスロット期間中にＰＣＭＨｗｙによって読取られる最初のＲｅｖリン グバッファアドレスをホールドする。

デー　フ　−ル゛：テープルＢ−５参照及」Ｌ元、ｐ−ＲＡＭ 乱工人：　ＰＣＴＬチップ コマンド２１　（１，０１０１）： １１　：　Ｐ　ＣＴ　Ｌ受信ステータスの読取り立ユムニエユエ」：テーブルＢ −１６参照ｌＩ上：　ＰＣＴＬチップ 乱二重：　ＲｘＴｘチップ コマンド２２　（１０１１０）： Ｌ亘：デリミタステータスの送給。ＲｘＴｘはＰＣＴＬヘステータスを送給し、 受信されたパケットのタイプを通知する。

データフィールド：テーブルＢ−３４参照ＩＬＬｍ　：　Ｒｘ　Ｔ　ｘチップ 肛Ｊｉ　：　Ｐ　ＣＴ　Ｌチップ コマンド２３　（１０１１１）： ■：適宜のデータの転送。このコマンドは、実際の情報がＰ−ＲＡＭへ送給され る場合に使用される。

データフ　−ル゛；現在のタイムスロットにおいて受信されたデータバイト ■上：ＲｘＴｘチップ 乱二重：Ｐ−ＲＡＭ コマンド２４　（１１０００）： Ｌ！ｌｉ：最後のタイムスロットのＣＲＣの最初のバイトの蹄取り デー　フ　−ル゛：最小桁ＣＲＣオクテツト１１上：　Ｐ−ＲＡＭ　（ＯＢＣＯ −ＯＢＦＦ）乱二重：　ＲｘＴｘチップ コマンド２５　（１１００１）： １旦：最後のタイムスロットのＣＲＣの２番目のバイトの読取り デー　フ　−ル゛：最大桁ＣＲ’Ｃオクテツト［：　Ｐ−ＲＡＭ　（ＯＢＣＯ− ＯＢＦＦ）乱二重：　ＲｘＴｘチップ コマンド２６　（１１０１０）： ■：現在のタイムスロットのビジー／フリーテーブルエントリの読取り データフ　−ル゛：テープルＢ−１１参照丸１丘：Ｐ−ＲＡＭ 乱二重：　ＰＣＴＬチップ コマンド２７　（１１０１１）： １里：現在のタイムスロットのビジー／フリーテーブルエントリのアップデート ｍ−フ　−ル゛：テープルＢ−１１参照ＩＬＬｉ：ＰＣＴＬチップ 乱二重：Ｐ−ＲＡＭ コマンド２８　（１１ｔｏｏ）： １旦：ＨＡＳＨ（ハツシュ）アドレスのＰＣＴＬへの送給 データフ　−ル゛：テープルＢ−３７参照ＬＬＸ　：　Ｒｘ　Ｔ　ｘチップ 乱二重：　ＰＣＴＬチップ コマンド２９　（１１１０１）： １ｉＪ　：　ＨＡ　Ｓ　Ｈ（ハツシュ）テーブルエントリの読取り デー　フ　−ル゛：テープルＢ−１２参照。注意すべきであるが、このバイトは Ｐ ＣＴＬチップのみによって使用 される。

ＩＬＬｉ、：　Ｐ　−ＲＡ　Ｍ 乱工迭：　ＰＣＴＬチップ コマンド３０　（１１１１０）： １皿：ネットワークＲｘ書込みポインタのアップデート デー　フ　−ル゛：テープルＢ−６参照ＲＪＬｘ、　：　Ｐ　ＣＴ　Ｌチップ 庭工羞：Ｐ−ＲＡＭ コマンド３１　（１１１１１）： ｌ！ａ：パケットステータスの送給。ＲｘＴｘはＰＣＴＬヘステータスを送給し 、パケット全体が受信された後に検知されたエラーを通知す。

−一タフ　−ル゛：テープルＢ−３５参照ＩＬｘｉ：　Ｒｘ　Ｔ　ｘチップ 乱二重：　ＰＣＴＬチップ ＲＸＴＸ　ＰＣＴＬ このセクションにおいては、複数個のチャンネルがサポートされており、且つＲ ＸＴＸ９０をＰＣＴＬ９２と結合するターミナルは広義にインターチャンネル即 ちチャンネル間バス（ＩＣＢ）と言及するものとする。

タイミン　マー 初期化されると、システムタイミングを確立することが必要である。これを行な うために、ＣＰＵ７２は、ＣＰＵ７２が潜在的なＴＭＧとなることを所望する各 制御／インターフェース回路に対する７Ｍマスター／スレーブレジスタ（テーブ ルＢ−２２）内のＭ／Ｓビットをセットする。各潜在的なＴＭＧは、ランダムな 時間の長さく最大で約５０ミリ秒）待機し、次いでそのタイミングマークステー トマシンが全チャンネル上をＴＭパケットを送信する。

以下に説明するテーブルにおいて、この時間期間は、ノード入力上の現在のオク テツトを参照する（Ｊ　ＣＢ上のオクテツトではない）。更に注意すべきことで あるが、あるデリミタ時間期間内のコマンドは「速い」、「遅い」又は「通常」 のラベルが付けられる。ｒＸＪは、０コマンド又は全くコマンドなしの何れかが 送給されることを意味する（デリミタ又はパッド時間期間が切詰められている） 。

Ｔｘタイムスロットは、前のタイムスロットのパッド期間中にスタートする。こ の時点において、ＲｘＴｘチップ及びＰＣＴＬチップ内のタイムスロットカウン タはインクリメントされる（ｙｎｃターミナル２９８上の信号を使用して）。Ｔ ｘステートマシンは、全てのオクテツトに対して二つのコマンドが許容される。

ＴＭバッドを除いて全てのパッドは１２ビツト幅であるので、これらの時間期間 中に最大で３個のコマンドが存在することが可能である。

１１亙Ｉ　工二之王　二ム之止 タイＬスロット　（１，２，３）　Ｔ　ｘ　フ　レームのスタ　−前のパブＦ時 間　ト前にＴｘモデム４ビ（１２ビツト）　ットをイネーブル。Ｃｍｄｌ−４が 自動的に発 生されるが、それらは ＴＭに対し無視される。

プリアンプル送　（４，６）　ＴＭ　マスター／ス　し給（８ビツト）　−ブビ ット（テーブル２２）がＴｘモデムがイ ネーブルされているか 否かを決定する。され ていない場合には、何 も送給されないが、コ マントシーケンスが継 続する。

ＴＭデリミタ送　（７，８）　ＲＸ　Ｔ　Ｘレジスタから給（ＦＯｈ）　フレー ム番号をフェン （８ビツト）　チ。ＣＭＤ８及び９は最後のタイムスロットの ＣＲＣ（フレーム番号） チェックのためである。

最初のＴＭには適用さ れない。

フレーム番号送　（７，９）　このバイトと共にＴｘ給（８ビツト、デ　パケッ ト上でＣＲＣの一タバイト１）　蓄積をスタート。Ｐ−ＲＡＭ　ＴｘＴＭバッフ ァからのＴＭＧ　ＩＤ情 報の最初のバイトのフ エッチ。

ＴＭＧ　ＩＤ＃　（７，０）　Ｐ−ＲＡＭ　Ｔｘ　Ｔｌ送給（８ピフ　Ｍバッフ ァからのＴ ト、データバイ　ＭＧ　ＩＤ　情報の　２番ト２）　目のバイトのフェッチ。

ＴＭＧ　ＩＤ＃　（７，０）　Ｐ−ＲＡＭ　Ｔｘ　Ｔｌ送給（８ビブ　Ｍバッフ ァからのブート、データバイ　ト制御情報の最初のバト３）　イトをフェッチ。

ブート制御＃１　（７，５）　ブート制御情報の２番送給（８ビツト、　目のバ イトのフェッチ。

データバイト４） ブート制御＃２　（１４，Ｏ）　ＣＭＤ１４が発生され送給（８Ｅ））、　るが ＴＭ送信に対しデータバイト５）　では意味がない。

ＣＲＣ送給　（０，Ｏ）　ＣＲＣが送給される間ＬＳＢ（８１：ｙ　にコマンド 活動はない。

ト） ＣＲＣ送給　（０，０）　ＰＲＡＭ　ＣＲＣバッフＭＳＧ（８ピフ　ァ内にＣＲ Ｃ保存。ＣＲト）　Ｃの終了時にＴＸモデム をターンオフ。

制御／インターフェース回路８０がそれを送給したＴＭパケットを不変のまま受 信すると、それは、マスターＴＭＧのステータスを取る。他の制御／インターフ ェース回路はＭ／Ｓビットをクリアし、スレーブＴＭＧのステータスを取り、且 つそれらのそれぞれのチャンネルをモニタして、マスターＴＭＧが有効なＴＭパ ケットを送給することを確認する。

次のものはＴＭを受信する場合に実施される。

１■亙Ｉ　エヱ２王　エム上止 ＲｘＴＭ７リア　（１７，１８）　ＣＭＤ　＃　１７，１８，９゜ンプル　１２ ０は自動的に発生さ れるが、ＴＭ用のＰＣＴＬ によって無視される。

Ｒｘ　ＴＭプリ　速い　（１９，Ｘ） ミタ　通常（１９，０） 遅い（１９，０゜ Ｘ） Ｒｘ７レ一ム番　（２０，２２）　ＣＲＣ蓄積のスター号　ト。この場合、プリ （データバイト　ミタステータスは既 １）　知である。ＲｘＴｘは、 デリミタが検知されて いるか否かに拘らずコ マントの発生を継続す る。されていない場合 には、ＰＣＴＬはデー タｘｆｅｒコマンド（＃ ２３）を無視する。

Ｒｘ　ＴＭＧ　（２３，２１）　Ｐ　−ＲＡＭ　ＲｘｒＤバイト＃Ｉ　ＴＭバッ ソフ内ヘフ （データバイト　レーム番号の書込み。

２）　更に、フレームの（少 なくとも）３個の最小 桁ビットを一時的レジ スタ内に格納。フレー ム番号がＩＣＢ上に表 われる。ＴＭの経過が 報告される（＃ミス及 び＃良好）。

Ｒｘ　ＴＭＧ　（２３，２４）　Ｐ−ＲＡＭ　Ｒｘ　ＴＭＩＤ　バイト　バッフ ァ内へのＴＭ ＃２　ＧＩＤバイト＃ｌの書 込みＣＭＤ２４及び２５ が発生されて最後の タイムスロット上で ＣＲＣチェック動作を サポートする。

Ｒｘブート制御　（２３，２５）　Ｐ　−ＲＡＭ　Ｒｘ＃Ｉ　ＴＭバッソフ内へ （データバイト　の　ＴＭＧＩＤ　バイ　ト４）＃２の書込み。

Ｒｘブート制御　（２３，３０）　Ｐ　−ＲＡＭ　Ｒｘ＃２　ＴＭバッソフ内へ （データバイト　のブー　ト制御＃　■５）　バイトの書込み。

最後のデータバイト が到着する間にＣＭＤ ＃３０が発生される が、ここでは無視さ れる。

ＣＲＣＬＳＢ　（２３，０）　最後のＴＭデータバイトが転送される。

Ｐ−ＲＡＭＲｘ ＴＭバッソフ内にブー ト制御＃２バイトの 書込み。前のタイム スロットのＴｘ’ｄＣＲＣ がＲｘ’ｄＣＲＣ（ＲｘＴｘ 内に格納されている） と比較される。その 結果ＣＭＤ＃３１とな る。

ＣＲＣＭＳＢ　（０，０） ＳＰススロフト前　速い（３１，ＴＭ　ステータス力（〕ＰＡＤ　Ｏ，Ｘ）　報 告される。ＴＭ通常（３１，は１２の代わりに８ ０）　ビ・ントノ々・ソドを有 遅い（３１，する。入力するＣＲ Ｘ）　Ｃがシフトして通り 過ぎた直後にＲｘ’ ｄ　ＣＲＣレジス タをゼロに対しチ ニック。ＣＲＣが チェックすると、 受信フレーム＃ （Ｍｏｄ８）をＲｘＴｘ のＲｘフレームレ ジスタ内へロード。

スレーブモーが選 択される場合はｒＴＭ Ｒｘ’　ｄＪ　ピッ トをＲＸＴＸ受信 ステータスレジス タ内ヘセットし、 且つ連続するＲｘ 有効７Ｍレジスタ をインクリメント。

ＣＲＣが不良であ る場合には、Ｒｘ フレームレジスタ をインクリメント し且つＲＸ　ＴＭ ＣＲＣエラーシ ースタをインクリ メント。このＴＭ が前のＴＭの後く １　ｍ　ｓで受信され ると、ＭｕｌｔｉＴ Ｍ及びＴＭ　Ｉｎ ｔビットをＴＭス テータスレジスタ 内にセットする。

ＴＭが全（検知さ れなかった場合に は、ミッシングＲＸ ＴＭレジスタ及び 連続するミツシン グＲＸＴＭレジス タをインクリメン トし、且つミック ングＴＭスレッシ ュホールドに到達 した場合にＴＭス テータスレジスタ 内に未決のインタ ラブドをセットす る。良好なＴＭが 受信されたがフレー ムカウントがアラ トオブシーケンス である場合には、 ＴＭアウトオブシー ケンスレジスタを インクリメントす る。

連続するフレームのある数（スレッシュホールドレジスタ（テーブルＢ−１８） 及び連続するミッシングＴＭレジスタによって決定される）に対して何れかのチ ャンネル上の７Ｍパケットがストップする場合には、バックアップＴＭＧが仲裁 を行なって新たなマスターＴＭＧとなる。

ＴＭは他のパケットよりもかなり小さいので、ＣＭＤ＃２６．２７，１６．２８ 及び２９は発生されない。

フレームタイミン マスターＴＭＧが確立されると、各制御／インターフェース回路８０は、適切な 受信及び送信フレームタイミングを確立せねばならない。このことは、最初に入 力する７Ｍパケットを捕獲し且つロックすることによって行なわれる。マスター 及びスレーブの両方のＴＭＧがこの機能を実施する。リセットから抜は出してき た後、又は７Ｍコマンド／ロックステータスレジスタ（テーブルＢ−２３）内の ７ＭウィンドビットがＣＰＵ７２によってゼロヘセットされた後に、ＲＸＴＸ９ ０は良好な７Ｍパケットに対し連続してサーチを開始する（即ち、サーチウィン ドはｒｗｉｄｅ　ｏｐｅｎ（広く開いている）」）。

この時間期間中、その他のパケットが認識されることはない。ミリ秒以内に幾つ かの良好な７Ｍパケットを検知する可能性がある。なぜならば、マスターＴＭＧ となるために仲裁を行なっている異なった装置が存在する場合があるからである 。エラーは記録されて誤ったロックを防止する。７Ｍパケットが約ミリ秒離隔さ れた状態で、良好なＣＲＣ及び良好なフレーム番号と共に、安定したストリーム の７Ｍパケットが検知されると、ＲＸＴＸ９０は７Ｍウィンドビットを１ヘセツ トすることにより入力するフレームをロックする。このことは、予測した時間（ ミリ秒毎）において小さなウィンド期間中にＲＸＴＸ９０がＴＭパケットデリミ タに対しサーチを行なうことを意味する。このことは、該フレームの残部が他の パケットのサービスを行なうことを可能とし、且つＲＸＴＸ９０は通常の通り機 能することが可能である。更に、予測される場合にのみＴＭを捜し出すことは、 有効なＣＲＣを有するＴＭを模倣する時折発生する音声データが受信機同期機能 障害を発生することを防止する。

ＣＰＵ７２は、フレームをロックする前に何個の連続する良好な７Ｍパケットが 検知されねばならないかを決定するために、７Ｍコマンドレジスタ（テーブルＢ −２３参照）内にｒＴＭロックスレッシュホールド」をセットする。ＲＸＴＸ９ ０は、このスレッシュホールドに到達すると自動的に該フレームをロックする。

選択されたスレッシュホールドが長すぎる場合には、ＣＰＵ７２は、７Ｍウィン ドビットを１にセットすることにより該フレームを手動的にロックすることが可 能である。この実施例においては、ＲＸＴＸ９０は、自動的にフレームの喪失を 宣言し且つそれを再度確立するためにそれ自身によりサーチウィンドを開放する ことはできない。良好な７Ｍパケットなしで幾つかのフレームがパスした場合で あっても、ＲＸＴＸ９０は、該装置がリセットされるか又はＣＰＵ７２が該ウィ ンドを開放するための明示的なコマンドを与えるまで、フレーム境界を予測する ことを継続せねばならない。

ＴＭロックスレッシュホールドに到達した後に、該受信フレームは、次の良好な ７Ｍパケットの受信と共に確立される。入力する７ＭパケットのＣＲＣをチェッ クし且つそのパケットがエラーが存在しないことを決定した後に、ＲＸＴＸ９０ は、ＴＭパッド時間のビット数をカウントし且つ該７Ｍパッドの最後のビット期 間中にビット幅パルスを形成する。

この点に関し図Ｂ−５を参照するとよい。次いで、ＳＰ内のビット数がカウント され、且つ最初の音声タイムスロットがパルスによりマークされる。このことは 、新たなフレームの開始をマークするために該パルスが８ビツトへ長くされてい る次の７Ｍタイムスロットまで継続する。受信フレームがロックされると、受信 フレームタイムパルスは有意義なものとなる。これらのタイミングパルスはＰＣ ＴＬ９２と共用され（ＲＸＳターミナル２８２を介して）、且つ制御／インター フェース回路８０が明確なタイムスロット境界内で情報を受信することを可能と する。

この実施例においては、受信された７ＭパケットがＣＲＣエラーを有する場合に は、ＳＰタイムスロットの開始が最後の良好な７Ｍパケットから決定される。即 ち、ＲＸＴＸ９０は、７Ｍパケットが不良な場合であったとしても、タイムスロ ット境界の予測を継続して行なう。別の信号は、現在のフレームがフォアード（ 前方向）又はリバース（逆方向）の何れかであることを表わす。このことは、良 好な７Ｍパケットの受信されたフレーム番号のＬ　Ｓ　Ｂ　ニよって決定される （この実施例においては、７Ｍパケットが不良である場合には、該信号はトグル 動作される）。この信号は、ＳＰタイムスロットに対してＴＭ　ＣＲＣがチェッ クされた後に有効である。

受信フレーム信号のパルスは、プリアンプルの予測した到着時間をマークする。

実際においては、パケットが４ビット速く又は遅く到達する場合がある（なぜな らば、）ｆＲＵ５０による再クロック動作のため）。このために、１６ビツトウ インドが確立され、その中でデリミタを見付は出すことが可能である。この点に 関しては図Ｂ−６を参照するとよい。

このウィンドの外側に部分的に又は全体的に存在するデリミタは、隣のタイムス ロットが影響されることがないように、無視されねばならない。受信フレームが ロックされた後に、ＰＭ及びｖＰスロットは１６ビツトウインドを使用する。Ｓ ＰスロットはＳＳＰが予定されない限り、１６ビツトウインドを使用する。次の タイムスロットに対するパルスは、現在のタイムスロットのデリミタが速いか又 は遅い場合には、変化することはない。なぜならば、次のタイムスロットの送信 の発信元は独立的だからである。

速い又は遅いデリミタにより発生されるタイミングにおけるシフトは、プリアン プル又はパッドによって吸収される（一方又は他方が短くされる）。

Ｌ土ユニ且１ ネットワークタイミングのセクションにおいて説明した如く、Ｔｘフレームは、 Ｒｘフレームよりもスキュ一時間前にスタートせねばならない。従って、Ｔｘフ レームタイミングを確立することが可能である前に、スキュー即ち歪が計算され ねばならない。

このことは、スキュー信号用パケット（ｓ　ｓ　ｐ）を送信し且つ受信すること によって行なわれる。このスキューは、ラウンドトリップの遅延にかかるビット 時間の数（５，０１８ＭＨｚクロックの）によって表わされる。動作中のスキュ ー変動を考慮するために、特定の装置に対するスキューが、それがＳＰを送給す るたびに再度計算される。

Ｓｉｇｎａｌ　１　ｉｎｇ　（信号用）パケットは、該コマンドのＴｘチャンネ ルビット及びＳＰ窓空間従って、ＳＰタイムスロット期間中に送り出される。

更に、この送信されたパケットは受信され且つ各々のＣＲＣが計算され且つ比較 されて衝突の検知が行なわれる。この受信チェックが行なわれた後にインクラブ ドが与えられ、結果を与える。該パケットが送信された後にハードウェアが該コ マンドをクリアし、その同一のパケットが再度送信されることがないことを確保 する。

送信された全てのＳＰは、デリミタの終わりからＣＲＣのスタートまで１４バイ トの長さか又は６０バイトの長さの何れかである（即ち、制御／インターフェー ス回路８０は常にこれらの長さのうちの一つを送信する）。短いパケットは、ス キューをセットするために使用され、従ってそれらは、制御／インターフェース 回路の実際のスキューが大きい場合には、最初の音声タイムスロットと干渉する ことはない。最大長さのパケットは常にその後に使用される。

Ｔｘ　ＳＰコマンドがＣＰＵ７２によって与えられる場合には何時でも新たなス キュー計算が実施される。この新たな値は、ＳＰが正しく受信された場合に制御 ／インターフェース回路８０によって受付けられるに過ぎない。

このコマンドシーケンスは、通常、ＳＰ及ヒＳＳＰに対して同一であり、従って 両方についてここで説明する。しかしながら、ＲｘＴｘ　９０は、ＳＳＰの１４ 番目のバイトの後にＣＲＣを発生し且つ送給する。Ｔｘモデムは、ＣＲＣが送ら れた後にディスエーブルされるが、そのコマンドシーケンスは、あたかも通常の ＳＰが処理されているかのように継続する。ＳＳＰのＣＲＣの後に発生される全 てのコマンドは無視される。

ＳＰの異なったタイプは異なった優先度を有する場合があるので、ＳＰはこの実 施例においては八つの異なった区画内に配置されている。これらの区画は、マス ターＴＭＧによって送信されるモジュロ８フレームカウンタ（モジュロ４サイク ルカウンタ）によって決定される。ＣＰＵ７２は、ＳＰコマンドレジスタを介し て、８個の区画のうちのどの一つ又はそれ以上のものの中にそれを送給すること が可能であるかを特定する。次いで、ＲＸＴＸ９０は、次の許可可能なフレーム 上でＳＰを送信する。この区画化方法はハードウェアで具体化するのに十分な程 度簡単であり、従ってＣＰＵ７０をより重要なタスクのために解放することが可 能である。

Ｕ　エヱ之王　二ム之上 チャンネル変化　（０，０）　Ｔｘ　ＳＰコマンドパッド　レジスタＬＳＢ内に （３バイト）　特定された送信チャ ンネルに対しＴｘ周波 数時間合成器を再開 調させる。

ＳＰ前のパッド　（０，Ｏ，Ｏ，両方のＳＰコマンド時間　１．２．３）　レジ スタ（ＭＳＢ及（１２ビツト）　びＬＳＢ）を検査。コマンドが未決である 場合には、Ｓｐビッ トをチェックして、 このフレームと共に 送信することが可能 であるか否かを判別 する。可能である場 合には、フラッグを セットしてＲｘステー トマシ　ンに対しＳＰ がこのフレーム及び その長さく短いか又 は長い）と共に送給 されることを通知す る。次いで、送信が 開始する前にＴｘモ ダム４ビツトをイネ− プルする。ＳＰがこ のフレームと共に送 信されるべきでない 場合には、その他の Ｔｘ　ＳＰ処理は必要 とされない。Ｓ　ｍ　ｄ　ｉ −４はＳＰに対し無 視される。

プリアンプル送　（４，６）　ＳＰコマンドレジス給　夕のＣＭＤビットを （８ビツト）　クリアし、それを不 活性とさせ、従っ てそれは再び実行さ れることはない。こ のＳＰコマンドレジ スタはＰｘモデムが イネーブルされてい るか否かを決定する。

されていない場合に は、何も送給されな ｓｐデリミタ送　（７，８）　Ｔｘ　ＳＰバッソフ給　からのＳＰの最初の （ＣＣｈ）　バイトの読取り（宛 （８ピツト）　て先アドレスのＬＳＢ であると仮定される）。

ＣＭＤ８及び９は前の タイムスロットのＣＲＣ チェックのためであ る。

ＳＰデータパイ　前のバイトの送信期 ト送給　間中に送信されるべ （ＳＳＰの場合　き次のバイトの読取 全部で１４、通　リ。

常のＳＰの場合 全部で６０） データバイト１　（７，９）　宛て先アドレスＬＳ（宛て先アＦしＢ上でＣＲＣ の蓄積 几ＳＢ）　をスタート。最初の データビットがネ ットワークへシフト 出力されるのでスキ データバイト２　（７，０） データバイト６　（１４，Ｏ）　ＣＭＤ１４　が発生さ０又は１４　れるがＳＰ 送信にと っては意味がない。

ＣＲＣ送給（２（１０，１１，衝突検知を行なっバ（））　Ｏ，Ｏ）　ている受 信ステートマンンにより使用す るためにＰＲＡＭ内 にＣＲＣレジスタの 値を格納。ＣＲＣの 終了時にＴｘモデム をターンオフ。Ｃ ＶＰ処理（ＣＭＤＩＯ。

ＩＩ）が行なわれるが、 ＣＶＤコマンドが存 在しており且つその フレームが正しい（フ ォアード又はリバー ス）である場合にの み意味がある。ＣＶＰ 用のコマンドシーケ ンス参照。

ＴイＦＩＸ時間　（０，０） （ＳＳＰのみ− 最大４６／１イト） チャンネル変化　（０，０，０，Ｒｘ　Ｔ　ｘレジスタ内パッド　０．０．０） 　に特定される如（、（３バイト）　Ｔｘ周波数合成器を 通常の送信周波数 へ再同調。

制御／インターフェース回路８０は、その制御／インターフェース回路がそのフ レーム期間中に別のチャンネル上にＳＰを送信している場合を除いて、それが聴 取しているチャンネル上に送られるＳＰを受信する。

ＳＰ及びＳＳＰに対する受信シーケンスは、データバイトフィールドの長さを除 いて、同一である。

ＲｘＴｘは、それがＳＳＰを送給したか否かを知得する。なぜならば、それは、 ＳＰステータスレジスタ内のＴＸ　ＳＳＰビットをセットするからである。

ＳＳＰはＳＰよりも長さがかなり小さいので、それは、ＳＰタイムスロット期間 中により大きなウィンドにおいて受信することが可能である。そのために、ＳＳ Ｐパケットの到着を待機している場合に、長いシーケンスのＮＯＰ　（コマンド ０）が存在する場合チャンネル変化　（０，０，０，Ｉ　ＣＥ活動なし。

１（３バイト）　０，０．０）　ＲｘＴｘ９０はチャンネルを変化している。

＞　Ｒｘ　ＳＰアプリ　（１７，１８）　アクティブ及びタイアンプル時間　ム スロットマップレ ジスタが読取られるが ）　ＳＰに対して無視され る。

Ｒｘ　ＳＰアプリ　速１１（１９，Ｘ）ミタ時間　正常（１９，０） 遅い（１９，０゜ 非常に遅い　ＳＳＰに対してのみ。

（１９，０，デリミタが見付かる 、、、、０．　か又はウィンドが閉 Ｘ）　じられるまでＣＭＤＯ を送給する。

Ｒｘ　ＳＰ宛て　（２０，２２）　ＣＭＤ　＃　２０はｓｐ先アドレス　に対し 無視される。

（データバイト　この場合、デリミタ １）　ステータスは既知で ある。ＲｘＴｘは、デ リミタ　が検知される か否かに拘らずコマ ンドの発生を継続し て行なう。そうでな い場合には、ＰＣＴＬ がＣＭＤ＃２３を無視 する。宛て先アドレ スの最小桁バイトで あるこのバイトと共 にＲｘ　ＣＲＣの蓄積 をスタートする。「５Ｐ ＢＦバッソフステー タスレジスタ満杯」ビ ットを読取る。満杯 の場合には、入力す るＳＰの何れのバイト もＲｘ　ＳＰバッソフ へ転送することがな く処理を停止する。ア ドレスハツシュがバ スする場合、ミスし たＲＸＳＰカウントビ ットをインクリメン トする。

Ｒｘ　ＳＰ宛て　（２３，２６）　宛て先アドレスのし最初のデータバイト がＩＣＢ上に表われ る。ＣＭＤ２６及び ２７はＳＰに対し無 視される。

Ｒｘ　ＳＰ制御　（２３，２７）　アドレスの２番目のツカ内にシフトされ た制御バイトの最 初の４バイトの後に Ｒｘ　ＣＲＣ計算のビ ット　＜Ｏ：５＞の ラッチ。

ＳＰデータバイ　（２３，１６）　Ｓ　Ｐ制御フィールトド４　のＲｘ　ＳＰバ ッフ ［物理的アトレ　アへの書込み一ポイ スの残部は八−ンタのインクリメン トウェアにより　ト。　ＣＭＤ　１　６　は無データとして取視　される。

扱われる］ データパイ）５　（２３，２８）　三つのデータバイト（２アドレス、１制御） が知られた後、アド レスＨＡＳＨが計算さ れる。

データバイト６　（２３，２９）　Ｐ−ＲＡＭレジデン　ト（内に存在する）ハ ツシュテーブル（ＰＡ ＜４：３＞）内への アドレスとしてラッ チされたＣＲＣのビ ット＜０：２＞と連 結された制御フィー ルドの最初のビット を使用して、適宜の バイトの読取り。

ハツシュテープルエ ントリ（ＰＡ＜２：０ 〉）内の単一のピッ トを選択するために ビット＜３：５＞を使 用する。このビット がセットされると、該 パケットはアドレス ハツシュをパスする。

アドレスハツシュが パスしない場合には Ｒｘ　ＳＰ処理を終了 する。

データバイト？　（２３，２１）　この場合、　ＨＡＳＨ（ハツシュ）結果が 報告される。ＲｘＴｘ は、そのハツシュが パスされるか否かに 拘らずコマンドの発 生を継続して行なう。

データバイト８　（２３，２４）　Ｔｘ’ｄ　ＳＰ　ＣＲＣがＲｘ’ｄ　ＣＲＣ （ＲｘＴｘ内に格納 されている）と比 較される データバイト９　（２３，２５） データバイト　（２３，０） 又はｓｓｐ用の ＤＢＩＯ−１３ データバイト（２３，３０）　最後のデータバイト６０　が到着している間に 又はｓｓｐ用の　ＣＭＤ＃３０が発生 ＤＢ１４　されるが、ｓｐに対 しては無視される。

ＣＲＣＬＳＢ　（２３，０）　データバイト６０をＲｘ　ＳＰバッソフ内 に配置。

ＣＲＣＭＳＢ　（０，０） アイドル時間　（０，０）　何時ＳＳＰが受信さくＳＳＰのみ）　れたかに依存 して、 （最大テ４６バ　アイドル時間が存在 イト）　する場合がある。

チャンネル変化　（３１，０，パケットステータス（３バイト）　０．０．０． 　が報告される。Ｒｘ０）　Ｔｘはチャンネル を変化している。

ＶＴＳ前のＰＡ　速い（０，０，ＣＲＣがチェックす０時間　Ｘ）　ると（即ち 、Ｒｘ 通常（０，０）　ＣＲＣ計算が受信し 遅い（Ｏ，Ｘ）　たＣＲＣをシフトし て通り抜けた後に、 ゼロに等しい）、「５Ｐ ＢＦ満杯」ビット、 ＳＰステータスレジ スタ内のＲｘ良好ビ ットをセットし、且 つＳＰインタラブド ビットをセットする。

ＣＲＣがチェックし ない場合には、ＣＲＣ ＭＭａｔｃｈビッ トをセットし且っ Ｒｘ５Ｐ　ＣＲＣエ シーレジスタをイン クリメントし且つイ ネーブルされる場合 にインタラブドを発 生する。スキュー値 でスキューレジス タ（ＭＳＢ及びＬＳＢ） をアップデートする。

スキュー値における変化は、ＣＰＵに対するインタラブドを発生することはない 。しかしながら、スキューレジスタは、変化をモニタすることが必要な場合には 、ＣＰＵによって読取ることが可能である。

′　フレーム　イミン この実施例においては、制御／インターフェース回路８０がマスターＴＭＧであ るか又はスレーブであるかに依存して、ＴＸフレームは二つの異なった態様で発 生される。スレーブの場合には、Ｔｘフレームのスタートは、何時ＴＭが受信さ れたか及びスキューの長さに依存する。マスターの場合には、ＴＸ及びＲｘフレ ームは独立的である。

スレーブモー゛ スレーブは、マスターＴＭＧである装置を除いて、全て制御／インターフェース 回路である。上述した如く、ＴＸフレームはＲｘフレームよりもスキュ一時間前 にスタートせねばならない。しかしながら、この制御／インターフェース回路は 、Ｔｘフレームの開始を確立するために、Ｒｘフレームの開始を知る必要がある 。このジレンマを解消する一つの態様は、次のＴｘフレームの開始を確立するこ とである。

各Ｒｘフレームは、マスターＴＭＧによりフレーム番号が与えられる。フレーム 番号Ｎを有するＲｘフレームは、フレーム番号Ｎ＋１を有するＴｘフレームの開 始を確立する（図Ｂ−７参照）。Ｔｘフレームの開始は、Ｒｘフレーム内の固定 点から、このカウンタがスキューカウントレジスタと等しくなるまで、カウント ダウンすることによって決定される。

この固定点は、Ｒｘフレームの終端から十分に離れていなければならず、従って システムが許容可能な最大のスキューをサポートすることが可能である。

従って、この点は最大スキュ一点即ちＭＳＰと呼ばれる。

Ｔｘフレームのタイムスロット境界は、Ｒｘフレームのものとは多少異なってい る。前のパケットのパッド時間の最後のビットの期間中にスタートする代わりに 、該パルスは、該パッド時間の開始時に発生する。このことは、ＲｘＴｘ９０が 、近く発生するプリアンプルよりも十分前にデータ送信の準備をすることを可能 とする（図Ｂ−８参照）。

二二叉二至二」 制御／インターフェース回路がマスターＴＭＧであるか又はそれがＴＭＧとなる ことを主張している場合（パワーアップ又はマスターＴＭＧの喪失の期間中）、 Ｔｘフレームのスタートは、Ｒｘフレームとは独立的である。しかしながら、Ｔ ｘフレームのスタートは、システム内の他のＴＭＧのＴｘフレームのスタートに 対して独立的である。該制御／インターフェース回路は、それら自身によって動 作することが可能であるが、この実施例においては、全てのＴＭＧは同期されて おり（ＴＭコマンド／ロックステータスレジスタ（テーブルＢ−２３）内のＣ− Ｍ／Ｓビット及び５ＹＮＣターミナル２９８を介して）、従ってＴＭの送信は同 時的に発生する。

マスターモード期間中のＴｘフレームに対するパルスはスレーブモードに対する のと同一である。即ち、タイムスロットの開始は、前のタイムスロ、ソトのパッ ド時間の開始時におけるパルスによってマークされる。

注意すべきことであるが、Ｒｘタイムスロット境界は予測されている値であると いう点において、ＲＸタイミングはＴｘタイミングと異なっている。良好なＴＭ を受信した後にフレーム境界は整合されているが、各タイムスロットは異なった 発信元からの情報を有しているので、該パケットの最初のバイト、即ちプリアン プルは、予測されたタイムスロット境界よりも実際には４ビット速（又は遅く表 われる場合がある（エラーに対する理論的限界は、±２ビットであるが、ＲｘＴ ｘチップは、最大で±４ビットのエラーまで許容する）。

この矛盾のために、プリアンプル／デリミタ時間期間中に全部で四つのコマンド が存在することを保証することはできない。最悪の場合、一つのタイムスロット が予測されたよりも４ビット速く一つのパケットを受信する場合がある。タイム スロットカウンタは予測されたプリアンプル時間において変化するので、パケッ トが速く到着する場合には、そのプリアンプル時間の半分は既に通過してしまっ ている。

このことは、実効的に、プリアンプル時間の期間中に単に一つのコマンドを許容 するに過ぎない。プリアンプルが４ビツト（最悪の場合）遅れる場合、そのプリ アンプル期間中には最大で三つのコマンドが存在する場合がある。

デリミタが検知されるまではパケットが速いか遅いかは分からないので、この矛 盾はデリミタウインド期間中において取扱われる。予測されたプリアンプル時間 期間中に２個のＩＣＥコマンドが送給されるが、デリミタ時間期間中に、そのパ ケットが速いか、時間通りか、又は遅いかに依存して、一つ、二つ、又は三つの コマンドがそれぞれ送給される。

ＰＡＤも影響を受ける。パケットが遅い場合には、パッド時間が短（なり、従っ て、音声タイムスロットの１２ビットパッド期間中には３個ではなく単に２個の コマンドが存在し且つＴＭ及びＳＰタイムスロットの８ビツトパツドに対しては 二つではなく単に一つのコマンドが存在するに過ぎない。パケットが速い場合に は、パッド時間が長（され、従って、音声タイムスロットＰＡＤ期間中には最大 で四つのコマンドが存在し且つＴＭ及びＳＰ　ＰＡＤに対しては最大で３個のコ マンドが存在する場合がある。

その　の　・・　ブー　コマン′ 適宜のタイミングパラメータを確立した後に、通常のコマンド処理が行なわれる 。その他のネットワークコマンドについてのより詳細な説明及びそれらがＲＸＴ Ｘ／ＰＣＴＬコマンドを使用してどの様に処理されるかということについて以下 に説明する。

送信クレーム用音声パケット（Ｔｘ　ＣＶＰ）−ＣＶＰコマンドレジスタを使用 して、現在のタイムスロット内にＣｖＰ送信が存在するか否かを決定する。この コマンドは、制御／インターフェース回路８０に対して、選択したｖＰツタイム スロット上単一のｖＰを送り出し且つ衝突を検知するために戻ってくる送信をチ ェックすべく指示する。このワンショットのパケットが送信され且つエラーなし で受信されると、このユニットは、選択したｖＰタイムスロットをクレームする ことに成功し、且つ通常のＴｘ　ＶＰコマンドをセットアツプすることが可能で ある。そうでない場合には、このユニットは、別のタイムスロットをクレームす べく試みることが可能である。

制御／インターフェース回路は、クレームに関するレース即ち競合条件を取除く ために、ＣｖＰを送信する前に（ＳＰ処理期間中）選択したｖＰのタイムスロッ トのビジー／フリーテーブルエントリをチェックする。それが既にビジーである ことが判明すると、制御／インターフェース回路はＣＶＰ送信を禁止し、ステー タスビットをセットし、且つインタラブドを介してこの条件を報告する。そのク レームが実際に送られた場合には、ビジー／フリーエントリはフリーのままとさ れる。このことは、ＣｖＰＷＲ突に関与するユニットがそれ自身の間でタイムス ロットに対する仲裁を行なうことを可能とする。その他のユニットは、それらの ビジー／フリーテーブルがそのタイムスロットがビジーであることを表わすので 、そのスロットをクレームすることは不可能である。この特徴は、複数個の応答 するものがある場合に特に有用である。

色■互Ｉ　エヱ之王　エム之ユ 各ＶＴＳ前のバ　（１，２，３）　クレームがこのタイツＦ時間　ムスロットに 対して なされるべきである か否かを判別するた めにＣｖＰコマンド レジスタをチェック し、そうである場合 には、ＣＭＤＬが無 視される　（クレー ムは通常の音声通信 をオーバーライドす る）。ＳＰコマンド処 理期間中にこのタイ ムスロットに対する ビジー／フリーチー プルエントリを読取 る。そのタイムスロ ットが既にビジー（ビ ルドより上方でない） である場合には、ＣＶＰ ステータスレジスタ 内のブロック及びＣｖＰ Ｉｎｔビットをセラ トしてｖＰをクレー ムする送信を禁止す る。そのタイムスロ ットがフリーである 場合には、プリアン プルのスタートより も４ビット時間前に Ｔｘモデムをイネ− プルさせる。又、ＣＭ Ｄビットをクリア してｃｖｐが再度次 のサイクルで送られ ることを防止する。

クレームＶＰ１　（４，６）　プリアンプルを送給リアンプル クシームｖＰデ　（７，８）　Ｖ　Ｐデリミタの送給。

リミタ　ＴＸ　ＣＶＰ　バ　ッ　フ （３３ｈ）　アのバイト番号１の 読取り。ＣＭＤ８及び ９は前のタイムスロッ トのＣＲＣチェックの ためである。

ルームｖＰの　最初のデータバイト データバ（）１　上でＣＲＣ蓄積のス ー１６の送給　タート。１−１５の 各データバイトの期間 中、Ｔｘ　ＣＶＰバッ ファから送信すべき次 のバイトの読取り。

データバイト１　（７，９） データバイト２　（７，０）　残りのデータバイト−１４の転送 データバイトｌ　（７，５）　ＰＣＴＬ送信ステー５　タスをチェック。

データバイト１　（１４，Ｘ）　新たなＮｅｔ　Ｔｘ６　Ｒｄを書込み次のＰ ポインタがＰ−ＡＤまでバイト１− ＲＡＭへ復帰　１６を格納し、その ＣＲＣデータの　時間に、それはＰ− 計算　ＲＡＭへ書込まれる。

このＣＲＣチェック動作の結果は、ＣＲＣのマツチングがその時に行なわれるの で、次のタイムスロットまで未知である。ＲｘＴｘ９０は、ＣＶＰ　（ｎ）を送 給するための送信タイムスロットとそれの（ｎ＋１）をチェックするための受信 タイムスロットとを記憶する必要がある。ＣｖＰが送信されると、それが受信さ れ且つそのステータスはインタラブドと共に報告される。可能な条件としては、 クレームの成功（受信パケットが送信パケットとマツチング）、衝突の検知又は 検知されるものなしである。

送信音声パケット（Ｔｘ　ＶＰ）−このコマンドは、選択された音声タイムスロ ットに対するＴｘアクティブテーブルエントリを介して与えられ、制御／インタ ーフェース回路８０を指示して、各サイクル毎にこのタイムスロット期間中にネ ットワーク上に１６バイトの音声データを送信する。それは、正しいＰＣＭハイ ウェイタイムスロット又はトーンバッファからデータを送給するためにＣＰＵ７ ２によって前にセットアツプされているＰＣＴＬ９２を介してＰ−ＲＡＭからこ の音声データを獲得する。

このコマンドは、選択された音声タイムスロットが成功裡にクレームされるまで 使用されることはなく、従って衝突に対しチェックをする必要はない。

しかしながら、メインテナンスのために、ＣＲＣは、送信及び受信した両方の１ ６バイトデータフイールドについて計算される。これらの値は、各送信に対し比 較され、且つ全てのエラーはＴｘパケットピットエラシージスタ内に記録される 。

跨Ｊ口１皿　ユ３二乙上　ユｌニＬ玉 各ｖｒｓ前のバ　（１，２，３）　Ｔ　ｘ及びＲｘ比較７Ｆ時間　（例えば、ｓ ｐ、ｃｖｐ） のためにＲｘステート マシンによって必要と される場合に前のタイ ムスロット　（Ｐ−ＲＡＭ 内）において送給され たパケットの計算され たＴｘ　ＣＲＣを格納。

アクティブテーブルの 読取　り及びポインタ の準備。アクティブで ある場合に、プリアン プルのスタートの４ビ ブト前にＴｘモデムを イネーブルさせる。そ うでない場合には、何 も送給されないが、コ マンドシーケンスは継 続する。

チャンネル変化ビット がセットされると、現 在のチャンネルレジス タ内に新たなＴｘモデ ムチヤンネルをロード し、且つこのスロット を送信することを許可 しない。

■Ｐアプリンプ　（４，６）　プリアンプルを送給。

ル　更に、Ｐｊ−ＲＡＭ内の ＰＣＭハイウエイタイ ムスロット送信リング バッファ用のＮｅｔ Ｒｄポインタを獲得。

マツピングレジスタ内 のアクティブ／アイド ルビットがサイレンス が送給されることを表 わす場合には、送信リ ングバッファからの代 わりにバッファを送給。

ｖＰデリミタ　（７，８）　ＶＰデリミタを送給。

（３３ｈ）　Ｎｅｔ送信読取りポイ ンタを使用してＰ− ＲＡＭから最初のデー タバイトを獲得。読 取りポインタの送信。

このポインタをイン クリメント（ＰＣＴＬ 内部のみ）。

ｖｐデータバイ　ＶＰデータを送給。

）１−１５　バイトＮの送信期間 中、Ｐ−ＲＡＭから バイトＮ＋１をフェ クチし、且つＰＣＴＬ 内側のポインタをイ ンクリメント。デー タバイトに関しＣＲＣ を計算。

データバイト１　（７，９）　ＣＭＤ８　及び９は前のタイムスロット のＣＲＣチェック 用である。

データバイト２　（７，０）　残存するデータパイ−１４トを転送。

データバイト１　（７，５）　ＰＣＴＬ　ステータス５　をチェック〇 データバイト１　（１４，Ｘ）　ＶＰ　データを送給。

６　Ｐ−ＲＡＭ　へ新たな ＮｅｔＴｘ　Ｒｄポイ ンタを書き戻し。次 のＰＡＤまでデータ バイト１−１６に関 し計算したＣＲＣを 保存し、その時に、 それはＰ−ＲＡＭへ 書込まれる。

受信音声パケット（Ｒｘ　ＶＰ）−二のコマンドは、選択したタイムスロットに 対する受信アクティブテーブルエントリ内に与えられ、ＲｘＴｘ９０に対してこ のタイムスロット期間中に入力するパケットを受信し且つそれらをＰＣＴＬ９２ の制御下にＰ−ＲＡＭ８２へ転送すべきことを指示する。ＰＣＴＬ９２は、正し いＰＣＭハイウェイタイムスロット受信リングバッファへデータを送給するため にＣＰＵ７２によって以前にセットアツプされている（Ｐ−ＲＡＭを介して）。

１凰亙Ｉ　エヱ之上　ユ１之止 Ｒｘ　ＶＰ７’ｌ　（１７，１８）　、：１−（７）ＶＴＳ用ノ受信アンプル　 アクティブテーブル Ｃ又は、最後の　エントリの読取り。

ＶＴＳの場合に　タイムスロットがア は、ＴＭブリア　クチイブでない場合 が実施されるまでのみ 処理を継続する。ｃｖｐ がこのＴｘタイムスロ ット期間中に送給さ れると、Ｔｘ　ＣＶＰ コマンドの下で特定さ れたシーケンス及びビ Ｒｘ　ＶＰアプリ　速い　（１９，Ｘ）ミタ　正常（１９，Ｏ） 遅い（１９，０゜ Ｘ） Ｒｘ　ＶＰデー　（２０，２２）　サイレンス以外の何タバイト１　かが認識さ れると、ビ ジー／フリーをゼロ ヘクリアし且つこの バイトをＰ　−ＲＡＭ へ書き戻す。サイレ ンスのみがその時ま でに認識される場合 には、データバイト １がＲｘＴｘ内にシフ ト入力され、■をビ ジー／フリーバイト へ付加しく既に２５５ でない限り）、且つＰ −ＲＡＭへ書き戻す。

アクティブテーブル エントリが音声又は ブートがアクティブ であることを表わし、 且つビジー／フリー エントリがスレッシ ュホールドレジスタ 内にセットされてい る如きその　「フリー」 スレッシュホールド をちょうど通過した 場合には、ＰＣＴＬ受 信ステータスレジス タ内にディスコネク ト（切断）ビットを セットし且つＲｘア クチイブバイト内の アクティブビットを クリアする。更に、こ のバイトをＲｘアク ティブテーブルへ書 き戻し且つＤｉｓｃ及 びＶＰ　Ｉｎｔビット をｖＰステータスレ ジスタ内にセットす る。このバイトでＣＲＣ 計算をスタートさせ る。

ここでは、デリミタ ステータスが既知で ある。ＲｘＴｘは、デ リミタが検知される か否かに拘らずコマ ンドを発生し続ける。

そうでない場合には、 ＰＣＴＬが以下のＣＭＤ ＃２３を無視する。

Ｒｘ　ＶＰデータ　バイトＮの受信期間バイト２−＞１６　中、Ｐ−ＲＡＭ内の 受信リングバッファへ バイトＮ−１を書込 み、次いでＰＣＴＬ内 に格納される如＜Ｎｅｔ Ｒｘ書込みポイン タをインクリメント する。

Ｒｘデータバイ　（２３，２６）　最初のデータノくイトト２　はＩＣＢ上に表 われ る。

データバイト３　（２３，２７）　Ｂ　／　Ｆ及びアクティブテーブルコマン ドがＰＣＴＬチップ に対して発生され る。デリミタが見 付かると、ｃｖｐを 除いてＢ／Ｆ　＝ビジー である。ｃｖｐの場 合は、ｖｐが該タイ ムスロット内で受 信されるまで、Ｂ／ Ｆ＝フリーである。

データバイト４　（２３，１６） データバイト５　（２３，２８）　ＨＡＳＨ（）１　ツ　シ　ュ　）コマンドが 発生され るが、結果は無視さ れる。

データバイト６　（２３，２９） データバイト７　（２３，２１） データ／Ｌ（）８　（２３，２４）　Ｔｘ　ＶＰ　ＣＲＣチェツキングが最 後のタイムスロッ トに対してイネ− プルされると、そ のタイムスロット に対し送信された ｖＰに関し計算され たＣＲＣを読取る。

最後の受信された ＶＰ　（ＲｘＴｘ添付 レジスタ内に格納 されている）に関 して計算されたＲｘ ＣＲ，Ｃと比較する。

これらがマツチし ない場合には、Ｔｘ ンクリメントする。

データバイト９　（２３，２５） データバイト１　（２３，０） データバｏｌ（２３，３０）　最後のＤＢが未だ到６　着している間に書込 みポインタをアップ デートする。

次のＴＸの前の　速い（２３，バイト１６を受信りＰＡＤ　３１．０．　Ｘ）　 ングバソファヘ書込通常（２３，み且つＰＣＴＬ内に ３１．０）　格納されているポイ 遅い（２３，ンタをインクリメン ３１、Ｘ）　トする。新たなＮｅ ｔ　Ｒｘ書込みポイ ンタをＰ−ＲＡＭへ 書き戻す。ＶＰ　ＣＲＣ エラーを認識するた めに次のタイムスロ ット期間中に使用す るためにテンプ（一 時的）レジスタ内に おけるこのＶＰのデー タバイトに関して計 算されたＲｘ’ｄ　（受 信した）ＣＲＣを保 存する。パケットが 受信されない場合に はＯを格納−即ち、 ｖｐデリミタは検知 されなかった。この ことは、ＴＸＸパン ツピットエラーレジ スタが該デリミタ内 のビットエラーを記 録することを確保す る。

送信ブートパケット（Ｔｘ　ＢＰ）−このコマンドは、選択された音声タイムス ロット用の送信アクティブテーブルエントリを介して与えられ（且つブートモー ドビットを介してイネーブルされ）、制御／インターフェース回路８０を指示し て、対応するブートデリミタを使用して、このタイムスロット期間中に次の１６ バイトの現在選択されているブートバッファ（０又はｌ）を送り出す。この１６ バイトが該バッファを完成する場合、制御／インターフェース回路８０は、自動 的に、他のバッファへスイッチし、ステータスビットをセットし、且つＣＰＵを 各ＶＴＳ前のバ　（１，２，３）　テーブル内のブートｙＦ時間　ビットがセッ トされ 且つブートモードが イネーブルされると、 プリアンプルの開始 より４ビツト前にＴｘ モデムをイネーブル する。そうでない場 合には、それはディ スエープルされ、し かしコマンドシーケ ンスは継続する。ＣＭＤ ＃２及び３は無視さ れる。

ＢＰアプリンプ　（５，６）　ＣＭＤ　＃　５　が４　の代ル　わりに発生され てＰＣＴＬ 送信ステータスレジ スタから現在のブー トバソファを獲得す る。これはデリミタ を決定する。

ＢＰデリミタ　（７，８”）　ＣＵ　Ｒバッファピッ（使用されるブ　トによっ て表わされ −トパフ７アに　る如く使用中の現在 依存してＦＣｈ　のブートバッファ 又１１０３ｈ）　（０又はｌ）のデリ ミタを送給する。現 在のブートから送給 されるべき次のブー トデータバイトを読 取り、送信ブートポ インタレジスタをバ ソファする。ブート ポインタをインクリ メントする。

ＢＰデータバイ　ブートデータバイト ）１−１５　を送給する。送給さ れるべき次のブート データを読取り且つ ＰＣＴＬ内のブートポ インタをインクリメ ントする。

データバイト１　（７，９）　ＣＭＤ８　及び　９　は、前のタイムスロット のＣＲＣチェックの ためである。

データパイ）２　（７，０）　残存するデータパイ−１４トを転送する。

データバイト１　（７，５）　ＰＣＴＬ　ステー　タ　ス５　チェック。

ＢＰデータバ　（１４，Ｘ）　ブートデータバイトイト１６　を送給。ブートポ イ ンタが０へ回ってく ると（２５５から）、 現在のブートバッフ ァピットをトグルし、 ブートスイッチ及び エンプティ（空）バ ソファビットをセラ トする。ＢＰステー タスレジスタ内のＴＸ スイッチ、ＴＸ　Ｂｕｆ Ｎｕｍ及びＢＰ Ｉｎｔビットをセット しインタラブドを発 生させる。

受信ブートパケット（Ｒｘ　ＢＰ）− 以下のものは、受信ステータスマシンによってＲｘ　ＢＰコマンドに対し実行さ れる。

膨■亙Ｉ　エヱ之」　エム上止 Ｒｘ　ＢＰブリ　（１７，１８） アンプル Ｒｘ　ＢＰプリ　速い　（１９，Ｘ） ミタ　通常（１９，０） 遅い（１９，０゜ Ｘ） Ｒｘ　ＢＰデー　（２０，２２）　ここでは、データバイトｌ　ステータスは既 知で ある。ＲｘＴｘは、デ リミタが検知される か否かに拘らずコマ ンドの発生を継続す る。そうでない場合 には、ＰＣＴＩがＣＭＤ ＃２３を無視する。

ブートデータバイ ト Ｒｘブートバッファ とマツチする場合に は、現在のブートポ インタをそのまま残 存させる。新たなデ リミタが異なる場合 には、現在のブート グルさせ、且つ受信 ブートポインタを０ ヘリセットさせる。

Ｒｘ　ＢＰデータ　ＢＰデータバイトＮパ（ト２−＞１６　が受信されている間 、ＢＰ　バイトＮ−１を Ｐ−ＲＡＭ内の現在 のブートバッファへ 書込む。ＰＣＴＬ内の ブートポインタをイ ンクリメントする。

データバイト２　（２３−３０）　最初のデータバイトはＩＣＢ上に表われる。

データバイト３　（２３，２７） データバイト４　（２３，１６） データバイト５　（２３，２８）　ＨＡＳＨ（／％　ツ　シ　ュ）コマンドが発 生され るが、結果は無視さ れる。

データバイト６　（２３，２９） データバイト？　（２３，２１） データパイ）８　（２３，２４）　前のタイムスロットのＴｘ’ｄ　（送信され た）ＣＲＣがＲｘ’ｄ （受信された）ＣＲＣ （ＲｘＴｘ内に格納さ れている）と比較さ れる。その結果ＣＭＤ ＃３１となる。

データバイト９　（２３，２５） データバイト１　（２３，０） データパイ日　（２３，３０）　最後のＤＢが未だ到６　着している間に書込 みボンダをアップデー トする。

次ノＶＴＳ前の　速イ（２３，３ＢＰバイト１６を現ＰＡＤ　１，０．Ｘ）　在 ＋７）フ−トハッ７　ｙ通常（２３，３へ書込む。ブートポ １．０）　インタモジュロ２５ ト　遅い（２３，３６をインクリメント１１、Ｘ）　する。キャリアウド ｄ　が発生すると、現在 二　のブートバッフアビ ；　ットをトグルし且つ ！　未決のインタラブド 〕　をセットしバッファ を表わすステータス はスイン　チが発生し た場合に充填される。

更に、該スイッチの 前にブートバッファ 番号（０／１）をラッ チし、従ってソフト ［ウェアはどのバッフ ァを処理すべきかを 知得する。

送信サイレンス（Ｔｘサイレンス）−このコマン、ドは、通常のＴｘ　ＶＰコマ ンドを介して実行され、Ｐ−ＲＡＭのネットワーク送信−そのタイムスロットに 対するＰＣＭタイムスロットマツプエントリにおけるアクティブ／アイドルビッ トと結合される。

バケ５．　コン　ローラーＰＣＭハイウェイコラン゛このセクションは、Ｃ０Ｄ ＥＣステートマシンプロセスの動作を簡単に説明する。Ｃ０ＤＥＣステートマシ ンは以下のことを行なう。

一２４個のｃ　ＯＤ　Ｅ　Ｃ／＜スタイムスロットの各々に対しＣ０ＤＥＣバス へ／からネットワークへ／から音声及び／又はトーンデータをバッファ動作させ る。

−Ｐ−ＲＡＭ８２からＣ０ＤＥＣバスタイムスロツト及びネットワークタイムス ロットへトーンを送給する。これらのトーンパターンは、該トーンを開始する前 にＣＰＵ７２によって書込まれ、且つＣ０ＤＥＣステートマシンによって継続的 に所望のタイムスロットに対して読出される。

−ＣＯＤＥＣＣ０ＤＥＣバス声及びトーンの利得レベルスイッチングを行なう。

ｃ　ＯＤ　Ｅ　Ｃ／（スヘ意図されているトーン及びネットワークからの音声デ ータは、Ｃ０ＤＥＣステートマシンによって制御されるデジタルパッドを介して 所望により減衰又は増幅させることが可能である。ＣＰＵ７２は、２５６バイト 長のＰＣＭ変換テーブルをＰ−ＲＡＭ８２内へ書込み、且つコマンドがあると、 Ｃ０ＤＥＣステートマシンは、このテーブル内へのアドレスとして各音声又はト ーンサンプルを使用し、且つその位置の内容をＣ０ＤＥＣバスへ送給する。

−ＣＯＤＥＣバス制御。Ｃ０ＤＥＣステートマシンは、送信及び受信イネーブル を供給してＣ０ＤＥＣバス上のＣ０ＤＥＣ（又は５ＰＵ）を制御する。

それがイネーブルされる箇所におけるタイムスロットは、Ｐ−ＲＡＭ８２を介し てＣＰＵ７２によってプログラムすることが可能である。更に、このｃ。

ＤＥＣステートマシンは、そのＰＣＴＬチップがＣ０ＤＥＣバス上で送信するこ とを可能とするイネーブルを供給する。これらは、更に、Ｐ−ＲＡＭ８２を介し てＣＰＵ７２によってセットされる。

Ｃ０ＤＥＣステートマシン（以後、ＣＳＭと略称する）は、時分割多重化ステー トマシンである。それは、２４個のＣ０ＤＥＣバスタイムスロツトの各々に対す る動作を実行する。Ｃ５Ｍのコマンドの全て、データリングバッファ、リングバ ッファ読取り及び書込みポインタ、トーン、トーンポインタ、及びゲイン（利得 ）テーブルはＰ−ＲＡＭ８２内に格納される。全てのソフトウェアコマンド及び 関連するデータ（例えば、トーン及びゲインテーブル）は直接的にＰ−ＲＡＭ８ ２内に書込まれる。なぜならば、Ｐ−ＲＡＭ８２は、ＰＣＴＬ９２チップとＣＰ Ｕ７２との間の二重ポート型であるからである。全ての所要のアービトレーショ ン（仲裁）論理はＰＣＴＬ９２内にある。更に、種々のステータス情報は、Ｐ− ＲＡＭ８２を介してＣＰＵ７２によってアクセスすることが可能である。

Ｃ５Ｍは、各Ｃ０ＤＥＣバスタイムスロツトに対し一組の活動を実行する。該マ シンは、各Ｃ０ＤＥＣバスタイムスロツトの開始時にＰ−ＲＡＭ８２から制御バ イトを読取る。このバイトは、Ｃ５Ｍに対して、受信（ＣＯＤＥＣへ）及び送信 （ネットワークへ）の両方においてこのタイムスロットに対しどの活動を実行す べきであるかを知らせ且つ、存在する場合には、どのＣ０ＤＥＣイネーブルを与 えるべきであるかを知らせる。

以下の説明は、Ｃ５Ｍがサポートするデータ転送モードの各々に関するものであ り且つ各モードの説明を与えている。上述した如く、ＰＣＴＬ９２は、ｍ　ｕ　 −２５５スタンダードにおいてコード化されたＰＣＭデータに関して動作する。

従って、符号−大きさにおいて「ゼロ」として一般的に言及される値はＰＣＴＬ ９２に対してはＦＦｈとしてコード化される。同様に、負のフルスケールはＯＯ ｈとしてコード化され、一方正のフルスケールは８０ｈとしてコード化される。

爪　ＰＣＭハイウエイコマン゛　Ｃ０ＤＥＣへＬ二重五 与えられたタイムスロットに対してアイドルモードが選択されると、Ｃ，ＳＭは 何らデータ転送動作を実行することはない。このモードは、全ての未使用の受信 Ｃ０ＤＥＣパスタイムスロツトに対して選択されるべきである。

ゲインスイ・・チン　る　の このモードは、入力するネットワークタイムスロットからＰＣＭ　Ｈｗｙ　Ｒｘ タイムスロットへの通常の音声転送のために選択される。ＣＳＭは以下の動作を 実行する。

１、Ｐ−ＲＡＭ８２から受信（ネットワークから）リングバッファ読取り及び書 込みポインタの読取り。

２、受信リングバッファから１バイトを読取り、アンダー又はオーバーフローの ために所要のチェックの実行。

３、Ｐ−ＲＡＭ８２に対して受信リングバッファ読取りポインタ情報のアップデ ート。

４、Ｐ−ＲＡＭ８２からこのＣ０ＤＥＣタイムスロツトに対するゲインテーブル の位置の読取り。

５、ゲインテーブルを介して受信リングバッファから読取られたバイトの送給（ それを、２５６バイトゲインテーブル内へのアドレスとして使用）。

６、この読取り動作の結果をＣ０ＤＥＣバス（イネーブルされている場合）へ送 給。

ゲインスイ・・チン　る　−ン このモードは、ＰＣＭ　Ｈｗｙ　Ｒｘタイムスロットへ短いトーン（サイクル当 り２５６サンプル未満）を送るために選択される。

このモードは、ゲイン（利得）テーブルを０（ＯＦＦｈ）で充填することのみに よってネットワークへトーンを発生するために送信ＰＣＭ　Ｈｗｙコマンドに関 連して使用することが可能であり、その際にＣ０ＤＥＣバスへサイレンスを送給 する。

ＣＭＳは以下の動作を実行する。

１、トーンバッファの頁番号（Ｐ−ＲＡＭにおける２５６バイトブロツク）の読 取り ２、トーンバッファ内への現在のオフセットの読取り ３、Ｐ−ＲＡＭ８２へのアドレスとして前の二つのバイトを使用して送り出され るべき次のトーンサンプルの読取り ４、トーンサンプルが負のフルスケール値（非合法と推定される）である場合に は、トーンサンプル＝ＯＦＦｈとし且つＯとしてＰ−ＲＡＭ内へトーンオフセッ トを書込む。そうでない場合には、トーンサンプルを読取ったままとし、オフセ ットへ１を加算し且つこの値をＰ−ＲＡＭ８２へ書込む。

５、Ｐ−ＲＡＭからこのＣ０ＤＥＣタイムスロツトに対するゲイン（利得）テー ブルの位置の読取り６　ゲインテーブルを介してトーンサンプルの送給（それを ２５６バイトゲインテーブルへのアドレスとして使用）。

７、この読取り動作の結果をＣ０ＤＥＣバスへ送給（イネーブルされている場合 ）。

ゲインスイ・・チン　なしの　い　−ンの馬このモードは、２５６バイトより長 いサイクルを有するトーンをサポートするが、それはゲインスイッチングを実行 するものではない。Ｃ５Ｍは以下の活動を実行する。

１、Ｐ−ＲＡＭ８２からの現在のトーン頁番号の読取り ２、Ｐ−ＲＡＭ８２から頁における現在のトーンオフセットの読取り ３、アドレスとして上のバイトを使用してＰ−ＲＡＭ８２からトーンサンプルの 読取り ４、Ｐ−ＲＡＭ８２から開始トーン頁番号の読取り ５゜トーンサンプルが負のフルスケール値（非合法であると推定される）である と、トーンサンプル＝ＯＦＦｈとし、現在のトーンオフセットをＯとしてＰ−Ｒ ＡＭへ書込み、且つ開始トーン頁番号を現在のトーン頁番号としてＰ−ＲＡＭへ 書込む。そうでない場合には、トーンサンプルを読取ったままとし、１４ビツト 量の現在のトーン頁及びオフセットへ１を加算し、且つその結果得られる最小桁 の８ビツトを現在のトーンオフセットとして書込み、最大桁の６個のビットを現 在のトーン頁番号として書込む。

６、トーンサンプルをＣ０ＤＥＣバスへ送給（イネーブルされている場合）。

い　−ンの　−このサイ　ルの このコマンドは、トーンバッファを介して別のサイクルをスタートさせることが ないという点を除いて、ゲインスイッチングを有するトーンの受信コマンドと同 一である。それは、現在のトーンバッファの終わりに残存し、常に最後の（非合 法）値を読出し且つサイレンスをＣ０ＤＥＣへ送給する。ＣＰＵ７２は、通常の トーン発生とアイドル状態との間の遷移のためにこのコマンドを使用する。

ゲインスイッチングを有するトーンの受信からソフトウェアがこのコマンドヘス イッチした後に、それは、別のトーンをスタートするか又はアイドルへスイッチ ングする前に、ＰＣＴＬ９２が現在のトーンサイクルを終了させることを可能と する。ＣＰＵ７２は、Ｐ−ＲＡＭ８２内のトーンオフセットポインタを数回読取 り且つそれが終端値であることを認識することによりこのサイクルが完了される ことを演鐸することが可能である（サイクルにおける最後のトーンサンプルに対 しコマンドワードが読取られた直後にこのサイクル終了コマンドが与えられる場 合に対して安全策として複数回の読取りが実行される。短い時間の間、この終端 値はトーンオフセットポインタ内にあるが、ＰＣＴＬ９２は前のコマンドを実行 しているので、それは０ヘラツブアラウンドする）。

別の方法は、単に、このサイクル終了コマンドを発生した後に３２ミリ秒待機す ることであり−これは、それが２５６バイトトーンパターンを完了するのにかか る最長のものである。

Ｃ５Ｍは以下の動作を実行する。

１、トーンバッファの頁番号（Ｐ−ＲＡＭ８２内の２５６バイトブロツク）の読 取り ２、現在のオフセットのトーンバッファ内への読取り ３、Ｐ−ＲＡＭ８２内へのアドレスとして前の二つのバイトを使用して、送り出 されるべき次のトーンサンプルの読取り ４、トーンサンプルが負のフルスケール値（非合法であると推定される）である 場合には、トーンサンプル＝ＯＦＦｈとし且つトーンオフセットをＰ−ＲＡＭ８ ２へ書込みは行なわない。そうでない場合には、トーンサンプルを読取ったまま とし、該オフセットへ１を加算し、且つこの値をＰ−ＲＡＭ８２へ書込む。

５、Ｐ−ＲＡＭ８２からこのＣ０ＤＥＣタイムスロツトに対するゲインテーブル の位置の読取り６、ゲインテーブルを介してのトーンサンプルの送給（それを２ ５６バイトゲインテーブルへのアドレスとして使用）。

７、この読取り動作の結果をＣ０ＤＥＣバスへ送給（イネーブルされている場合 ）。

い　−ンの　−このサ　ル このコマンドは、それがトーンバッファを介して別のサイクルをスタートさせる ことがないという点を除いて、ゲインスイッチングなしの長いトーンの受信コマ ンドと同一である。それは、現在のトーンバッファの終わりに止どまり、常に最 後の（非合法）値を読出し且つサイレンスをＣ０ＤＥＣべ送給する。

Ｃ５Ｍは以下の活動を行なう。

１、Ｐ−ＲＡＭ８２からの現在のトーン頁番号の読取り ２、Ｐ−ＲＡＭ８２からの頁内の現在のトーンオフセットの読取り ３、上のバイトをアドレスとして使用してＰ−ＲＡＭ８２からトーンサンプルの 読取り ４、Ｐ−ＲＡＭ８２からの開始トーン頁番号の読取り ５、トーンサンプルが負のフルスケール値（非合法であると推定される）である 場合には、トーンサンプル＝ＯＦＦｈとするが、現在のトーンオフセットをＯと してＰ−ＲＡＭ内に書込むことはなく、且つ開始トーン頁番号を現在のトーン頁 番号としてＰ−ＲＡＭ８２へ書込むこともない。そうでない場合には、トーンサ ンプルを読取ったままとし、且つ１４ビツトの量の現在のトーン頁及びオフセッ トに１を加算し、且つその結果得られる最小桁の８ビツトを現在のトーンオフセ ットとして書込み且つ最大桁の６ビツトを現在のトーン頁番号として書込む。

６、トーンサンプルをＣ０ＤＥＣバスへ送給（イネーブルされている場合）。

゛　ＰＣＭハイウエイコマン゛　Ｃ０ＤＥＣか′Ｌ土工上 アイドルモードが与えられたタイムスロットに対して選択されている場合には、 ＣＳＭは何らデータ転送動作を実行することはない。このモードは、全ての未使 用の送信Ｃ０ＤＥＣバスタイムスロツトに対して選択されるべきである。

送信音声 このモードは、送信リングバッファを介してＰＣＭ　Ｈｗｙ　Ｔｘタイムスロッ トから進行中のネットワークタイムスロットへ通常の音声転送を行なうために選 択される。Ｃ５Ｍは以下の動作を実行する。

１、Ｐ−ＲＡＭ８２からの送信（ネットワークへ）リングバッファ読取り及び書 込みポインタの読取り２．７Ｘ　ＰＣＭハイウェイ（ＣＯＤＥＣ送信バス）から のこのＣ０ＤＥＣバスタイムスロット期間中に受信したバイトの送信リングバッ ファへの書込み、アンダー又はオーバーフローに対する所要のチェックを行なう 。

３、Ｐ−ＲＡＭ８２への送信リングバッファ書込みポインタ情報のアップデート Ｌｌ上二二 重のモードは、受信方向に対して検索されたトーン（どの受信トーンモードが使 用されたかに拘らずゲインスイッチングなし）を送信リングバッファ、従って進 行中のネットワークタイムスロットへ送信するために選択される。受信コマンド が二つのトーンコマンドのうちの一つでなかった場合には、このコマンドは送信 リングバッファ内に無意味な情報を与える。Ｃ５Ｍは以下の動作を実行する。

１、Ｐ−ＲＡＭ８２からの送信（ネットワークへ）リングバッファ読取り及び書 込みポインタの読取り２、トーンサンプル（ゲインスイッチされていない値を使 用して）を送信リングバッファへ書込み、アンダー及びオーバーフローに対し所 要のチェックを実行する。

３、Ｐ−ＲＡＭ８２への送信リングバッファ書込みポインタ情報のアップデート ’　Ｒｘ　ＰＣＭハイウェイデータ このモードは、対応するＲｘ　ＰＣＭハイウェイタイムスロットからのデータを 送信リングバッファ内へ配置させる。このＰＣＴＬチップがＲｘデータをＲｘ　 ＰＣＭハイウェイ上に送信している場合には、このモードは、そのデータをネッ トワークへ向けてループバックさせる。別のＰＣＴＬがこのタイムスロット期間 中にＲｘ　ＰＣＭハイウェイを駆動している場合には、この送信リングバッファ 内に配置されたデータは別の制御／インターフェース回路（従って、異なったネ ットワークチャンネル）からのものである。従って、このモードは、ネットワー クチャンネル間でｖＰをブリッジするために使用することが可能である。ＣＳＭ は以下の動作を実行する。

１、Ｐ−ＲＡＭ８２からの送信（ネットワークへ）リングバッファ読取り及び書 込みポインタの読取り２、Ｒｘ　ＰＣＭハイウェイ（ＣＯＤＥＣ受信バス）から のこのＣ０ＤＥＣバスタイムスロット期間中に受信されたバイトを送信リングバ ッファへ書込み、アンダー又はオーバーフローに対し所要のチェックを実行する ３、Ｐ−ＲＡＭ８２への送信リングバッファ書込みポインタ情報のアップデート Ｌ土工皿上１ はとんどの一般的な場合においては、ＨＲＵがネットワークの上流側の脚部上で 信号を受取り且つそれらをネットワークの下流側の容部上に再度ブロードキャス トする。ＨＲＵは、上流側のパケットに対して部分的なビット遅延を付加しくな ぜならば、ＨＲＵに到着した場合のそれらのそれぞれのフェーズはネットワーク 上のＶＩＵの物理的位置と共に変化するからである）且つ上流側データが存在し ない時間に対しては擬似サイレンスパターンを挿入することによって下流側周波 数帯域に対して一定のフェーズデータ信号を与える。ＨＲＵは、当該技術におい て公知のデジタルフェーズロックループ（ＤＰＬＬ）を使用してこの可変の部分 的ビット遅延を挿入する。

ＶＩＵモデム内に位置されているフェーズロックループ（Ｐ　Ｌ　Ｌ）は、この 下流側信号からシステムクロックを回復し、且つ受信機／送信機回路は、下流側 データ及び送信用上流側データを受信するためにそのクロックを使用する。

図Ｃ−１は、一対の音声インターフェースユニット（ＶＩＵ）１００２及び１０ ０４を示シテイル。

ブロードバンドケーブル上の上流側周波数帯域は、送信線１００６として概略示 してあり、下流側周波数帯域は受信線１００８として示しである。ＶＩＵ１００ ２及び１００４の各々は、矢印１０１０．１０１２によって示した如く、上流側 帯域（ライン１００６）において送信する。同様に、ＶｒＵ１００２及び１００ ４の各々は、矢印１０１４．１０１６で示した如く、下流側周波数帯域（ライン １００８）において信号を受信する。下流側周波数帯域内に表われる一連のタイ ミングマーク１０１８は図Ｃ−１におけるライン１００８の下側に示しである。

理解される如く、ＶＩＵ１００２はＨＲＵ１０２０から距離Ｌｌにあり、一方Ｖ ｒＵ１００４１ｔＨＲＵ１０２０から距離Ｌ２にある。ＶＩＵ１００２が、タイ ミングマークが検知された後Ｎマイクロ秒において実際に送信をスタートするこ とによりタイミングマーク１０１８の後Ｎマイクロ秒で開始すべく定義されてい るタイムスロットにおいて送信を試みる場合には、その送信は、実際には、時間 ｔ（スキュー）後においてＶＩＵＩＯ０２によって受信される。時間ｔ　（スキ ュー）は（２Ｘ　Ｌ１／Ｃ）＋　ｔ。

であり、尚Ｌ１　はＨＲＵ１０２０への距離であり、Ｃは送信媒体上の信号の速 度であり、且つｔ。は）（ＲＵを介して発生する遅延である。一方、ＶＩＵＩ０ ０４からの送信は（２×Ｌ２７Ｃ）＋ｔｏだけ遅延される。従って、ＶＩＵ１０ ０２によって送信されたデータは、実際には、ＶＩＵＩＯ０４によって送信され たデータよりもタイミングマーク１０１８の更に後方に送れることとなる。

この問題は、リングネットワークにおける如（送信線上のクロックを使用するこ とにより、又は前述したＣｏｆｆｅｙの特許における如く並列的な送信クロック を使用することにより、従来においては解決されていた。本発明によれば、ブー トアップすると、各ＶＩＵは、テストデータパケットを送信し且つそのテストデ ータパケットを受信する前の時間の量を計算することによってその特定のスキュ 一時間を決定する。次いで、この時間はスキュ一時間として指定され、且つその 後に送信される各情報パケットはその特定のＶＩＵにおける受信線１００８上で その特定されたタイムスロットが検知される時間よりもスキュ一時間だけ速い時 間において送信される。

テストパケットはフレームタイミングマークの受信直後に送信される。例えば、 ＶＩＵが３８マイクロ秒のスキュ一時間を決定すると、これは、半径が約３マイ ルのネットワークを表わしている（同軸媒体における電磁波に対し１マイル当り ６．２５マイクロ秒の遅延を仮定している）。

タイミングマーク１０１８は、好適には、ＨＲＵと共に位置されているタイミン グマーク発生器によって発生されるか、又は送信線に沿ったある点に結合されて いる別のタイミングマーク発生器において発生される。このタイミングマーク発 生器は、ケーブル上の任意の点とすることが可能であるが、全ての周波数帯域内 でブロードキャストせねばならない。

従って、このタイミングマークは、ＨＲＵ１０２０によって下流側の周波数帯域 へ変換される。

図Ｃ−２は、本システムへ接続した任意のノードの回路を示したブロック図であ る。媒体インターフェースユニットが、該ノードを該媒体へ且つ制御論理へ結合 している。アプリケーションインターフェースユニットが、特定のアプリケーシ ョンを該制御論理及び媒体へ結合している。このコア技術は、モジュール化とす ることを可能としており、且つ新たなアプリケーション製品の開発のために必要 とされる時間及び複雑性を著しく減少しており、高品質で信頼性のある製品を一 層迅速に配送することを可能としている。

タイミングマーク発生器ユニットによって送信されるタイミングマークはミリ秒 当たり１度ブロードキャストされ、リンクフレームへ構成を確立する。

一体性に関しタイミングマークをチェックした後に、各ＶＩＵのＲｘＴｘ回路が その内部カウンタをこのタイミングマークによって確立されたフレーム化ヘロッ クする。

ＶＩＵのＣＰＵはＲｘＴｘ及びＰＣＴＬ回路ニコマンドを与えて、そのタイミン グマーク直後のタイムスロット内に信号用パケットを遅らせる。ＲｘＴＸは最初 のこのようなＳＰのスキュ一時間を測定し且つ次のタイミングマークが受信され る前に（即ち、その受信フレームがスタートする前に）スタート（ＳＫＥＷ）ビ ットに対するその送信フレームを調節する。従って、ＶＩＵによって送信される 信号用又は音声パケットは、タイミングマークを基準とした正しい時刻において ＨＲＵにおいて表われる。

”　−−リン　の 電話のコール（発呼）を確立するためには、ユーザが図Ａ−４の電話２２をピッ クアップし、且つ内線番号又は外部ラインをダイアルする。外部ラインがダイア ルされる場合には、図Ａ−１のトランクインターフェースユニット２５が宛先で あり、且つ発信元ステーションに対する接続を確立する上で以下に説明する如く 他の音声ステーションの如（作用する。次いで、このトランクインターフェース 動作が外側電話線上にコール即ち発呼を送り出すために必要な変換を行なう。

図Ｄ−１は発信元電話ステーションのイベントのシーケンスのフローチャートを 示しており、且つ図Ｄ−２は受信用電話ステーションのイベントのシーケンスの フローチャートを示している。マイクロプロセサ７２が電話２２のオフフック条 件及びダイアルされた番号を検知すると、それは、ＤＲＡＭ８５内に格納されて いるプログラムを開始させて電話リンクを確立させる。

オフフックされると、電話はその「ホーム」チャンネル上に留まる。そのチャン ネルは、ブート動作期間中に割当てられるように、ネットワーク上の４つの周波 数チャンネルのうちの１つである。該マイクロプロセサは、そのプログラムの制 御下において、図Ａ−４の回路をして、タイミングマークをモニタさせ且つタイ ムスロットの位置を識別させ、次いで擬似サイレンスの存在に対してタイムスロ ットをモニタさせる。擬似サイレンスは一連の交番するｌ及びＯであって、それ はＨＲＵによって挿入されて同期を維持する。擬似サイレンス以外のものが検知 された場合には、そのことは、別のステーションにより特定のタイムスロットに おいて送信が発生していることを意味する。テーブルが、ビジィ及びフリーのタ イムスロットのＰＲＡＭ８２内に維持される。

電話のコール即ち発呼によって開始されるプログラムルーチンは、最初に、新た なタイムスロットをクレームするためにｒｅ　１　ａ　ｉｍ−ｎｅｗＪとして否 定される機能を呼出す。ＰＲＡＭ内のビジィ／フリーテーブル内のフリーなタイ ムスロットのうちの１つがランダムに選択される。そのタイムスロットは、８サ イクル又はそれ以上に対し送信が検知されなかった場合に、ＰＲＡＭにおいてフ リーである。

次いで、独特の識別子を有するダミーの送信バケッ）　（ＣＶＰ−音声パケット をクレーム）を選択したフリータイムスロットにおいて送信する。次いで、その チャンネルをモニタして、ＨＲＵによる再送の結果として、その選択したチャン ネルの受信端上でのダミーパケットのリターンを検知する。受信したパケットを 元の送り出したパケットと比較し且つそれが同一である場合には、送信を行なお うとする別のステーションとの衝突が発生しなかったことになる。

ｃｖｐ　ｃ音声パケットのクレーム）が成功すると、そのタイムスロットのその 後の発生はダミーのデータパケットで充填されて、その発信元ステーションによ る所有を維持する。衝突が発生した場合には、別のフリーなタイムスロットをラ ンダムに選択しそのプロセスを繰返し行なう。ダミーパケットがフレームタイム スロット内に挿入されるのと同時に、信号用パケットがフレームの信号用パケッ ト位置内の同一のチャンネル上に送り出される。この信号用パケットは発信元の ホームチャンネルを特定し、且つクレームされた音声タイムスロットの位置を特 定し、且つ発信元のＬＵＡアドレス及び宛先アドレスを特定する。該信号用パケ ットはリターンチャンネル上でモニタされて、衝突が発生しなかったことを確認 する。衝突が発生した場合には、ランダムな時間量の後に再送が行なわれる。ホ ームチャンネル上での信号用パケットの送信が成功した後に図Ａ−４のモデム７ ０を次のチャンネルヘスイッチさせ、且つ別の信号用パケットが同一の態様で送 られる。信号用パケットが全チャンネル上に送り出される迄このプロセスが繰返 し行なわれる。次いで、該モデムがホームチャンネルへ復帰されて応答に対し該 チャンネルをモニタする。

受信端においては、例え会話に関与されている場合であっても、アドレスノード が常にそれに対してアドレスされている信号用パケットに対しモニタを行なう。

これらの信号用パケット（Ｓ　Ｐ）は、前述した如く、ハツシュテーブルによっ てフィルタされる。各ノードは、そのＰＵＡ、ＬＵＡ、ＳＬＥアドレスの各々に 対し６４ビツトのハツシュテーブルを有している。ＳＰが検知されると、そのア ドレスの循環冗長性チェックの最後の６ビツトを使用してハツシュテーブル内の 位置に対応する数を発生する。

この位置内に１ビツトがセットされると、その信号用パケットはソフトウェアに よって検査されて、そのアドレスがこのノードに対してのものであるかを決定す る。そのビットがセットされない場合には、そのＳＰは無視される。従って、該 ハツシュテーブルは迅速な初期的フィルタ動作を与える。

そのノードがアドレスされ且つそれがビジィである場合には、信号用パケットは それが発信元のホームチャンネルへ再送されてコール即ち発呼されたノードがビ ジィであることを発信元へ通知する命令と共にトランクインターフェースユニッ ト（Ｔ　Ｉ　Ｕ）へ送られる。受信側の電話のモデムはビジィであるので、それ 自身は直接的に応答を送るために別のチャンネルヘスイッチすることはできない 。

コール即ち発呼されたノードがビジィでない場合には、それは、そのモデムを発 信元のホームチャンネルヘスイッチし且つその送信をモニタしてそのビジィ／フ リーテーブルを充填する。コールされた即ち被発呼ノードは、発呼側によって占 有されたもののリバースフレームにおけるタイムスロットをクレームすべく試み る。このリバースフレームは単に交互のフレームであって、発信元が１つおきの フレームを占有するにすぎない。どれがフォワードフレームでどれがリバースフ レームであるかの定義は、単に、発信元によってクレームされているタイムスロ ットがフォワードフレームとして否定されることにより決まるものであり、従っ てそれは変化することが可能である。

ビジィ／フリーテーブルが有効となるのに充分な時間を与えるためにタイマがセ ットされる。タイマが満了すると、発信元モードのタイムスロットが検査されて 、それが未だに占有されているか否かを判別する。そうでない場合には、そのコ ール即ち発呼が終了されたものと仮定される。それが未だに占有されている場合 には、コールされたステーションは、発信元ステーションが最初のタイムスロッ トをクレームするのと同一の態様でリバースタイムスロットをクレームすること を試みる。このようなりレームが幾つかの試みの後に成功しない場合には、新た なタイムスロットがクレームされ、且つ発信元ステーションは、コールされたス テーションがあたかも発信元ステーションであるかのような態様で通知される。

発信元ステーションは、新たに特定されたタイムスロットのリバースフレームへ 移動すべく試みる。

リバースタイムスロットのクレームが成功すると、コールされた即ち被発呼ステ ーションは信号用パケットにおいて発信元ステーションに対しそのことの表示を 送信する。その後に、音声送信が音声パケットにおいて送られる。

立二ｌ之上ヱよ 上述した如（、セションレイヤは、ネットワーク上のノード間の接続を確立し各 維持するために必要なサービスを与える。

異なったタイプのノード上でサポートされるアプリケーション及びプレゼンテー ションに依存して、セションは、異なったインターフェース機能をサポートせね ばならない。ＶＩＵ及びＡＩＵの場合には、プレゼンテーション機能は、ＡＩＵ 内のＣ０ＤＥＣ及びＶＩＵを制御するハードウェア及びソフトウェアによって実 施される。アプリケーションレイヤ機能は、エンドユーザに対して一般的な電話 インターフェースをサポートするためのものである。Ｃ０ＤＥＣチツプは、アナ ログ−デジタル変換（及びその逆）を与える。従って、ＶＩＵ及びＡＩＵセショ ンによって与えられるサービスは、更に、以下のものを包含している。

（ａ）キーインした情報の受付及び解釈。キーインした情報は、セションレイヤ へ与えられる前に、プレゼンテーションレイヤによって適宜デコードされる。

（ｂ）ＣＯＤＥＣに対して適宜のデジタル情報を与えて、ユーザに対し適宜のト ーンを発生してコールの進行を表わす。

（Ｃ）フックスイッチ変化をモニタし且つ適宜の活動を行なう。

（ｄ）ＣＯＤＥＣとネットワークとの間のデジタル化音声の流れの制御 （ｅ）ＶＩＵソフトウェアに対するデジタル情報を与えてコール（発呼）及びフ ィーチャ（特徴）活、性化の適宜のステータスを表示 上述した如きサービスを与えることに加えて、セションレイヤは他のレイヤから のある種のサービスに依存せねばならない。このことは、信号用情報の交換（ト ランスポートレイヤ）、音声回路の維持（リンクレイヤ）及びトーン発生（リン クレイヤ）を包含する。

ネットワークへ接続したノードはＳＰを使用して信号用情報を交換する。これら のＳＰを使用して他のセションレイヤと通信を行なうために、セションレイヤは 、ＳＰがネットワーク上を転送される経路に関しある種の条件をセットすること が可能でなければならない。一般的に、ＳＰの送給が通知されるべきであるか否 か、ＳＰ送信要求をキャンセルするか否かに拘らず、セションは、信号用パケッ トが送信されねばならないＲＦチャンネルを特定することが可能でなければなら ない。更に、それは、更に、その消費に対し受信されたＳＰの通知を受信せねば ならない。トランスポートレイヤは、セションレイヤに対しこれらのサービスを 与える。

トランスポートレベルは、セションレイヤによって必要とされる以下のタイプの トランザクションをサポートする。

ＴＩ（Ｒ）はトランザクション情報フレームである。それは、「信頼性のある」 データとして送信され、且つセションデータを担持する。受信用セションからの アクルッジメントが予定される。セットしたタイムアウト以内にアクルッジメン トが受信されない場合には、送信側のセションはトランスポートから通知を得る 。

ＴＩ（Ｐ）はトランザクション情報フレームである。それは、「純粋な」データ として送信され且つセションデータを担持する。それは、受信側セションからの アクルッジメントを必要としない。パケットを送信するために最前の努力がなさ れる（リンクレイヤにより）。

ＴＩ　（ＲＡＣＫ）はＴＩ（Ｒ）に類似したトランザクション情報フレームであ る。それは、「信頼セットのある」データとして送信され且つセションデータを 担持する。更に、それは、該セションにより受信されているトランザクションの 受領をアクルッジする。

ＴＩ　（Ｐ　ＡＣＫ）はＴＩ（Ｐ）に類似したトランザクション情報フレームで ある。「純粋な」データとして送信され且つセションデータを担持する。

更に、それは、該セションにより受信中のトランザクションの受領をアクルッジ する。

ＴＲ（Ｓ　ＡＣＫ）は該セションにより発生されるトランザクション応答フレー ムである。それは「純粋な」データとして送信される。それはセションデータを 担持することはな（且つＴＩ（Ｒ）又はＴＩ　（ＲＡＣＫ）の受領をアクルッジ する。更に、このフレームの受領は、受信側セションがサービス要求を受付けた ことを表わす。受信側トランスポートは、該セションに対しこのフレームの受領 を通知する。

ＴＲ（Ｓ　ＮＡＣＫ）はセションによって発生されたトランザクション応答フレ ームである。それは、「純粋な」データとして送信される。それは、セションデ ータを担持するものではなく、ＴＩ（Ｒ）又はＴＩ　（ＲＡＣＫ）の受領をアク ルッジする。更に、このフレームの受領は、受信用セションがサービスリクエス トを拒否したことを表わす。受信用トランスポートはこのフレームの受領をセシ ョンに対して通知する。

ＴＲ（Ｔ　ＡＣＫ）はトランスポートによって発生されたトランザクション応答 フレームである。それは、「純粋な」データとして送信され、且つトランスポー トにより適切なシーケンスにおいてトランザクションの受領をアクルッジする。

このアクルッジメントは、トランスポートレイヤに対するものであり、セション に対してバスされることはない。

ＴＲ（Ｔ　ＮＡＣＫ）はＴＲ（Ｔ　ＡＣＫ）と同様である。しかしながら、それ は、アウトオブシーケンスメツセージがトランスポートにより受信されたことを トランスポートに知らせる。

２つの通信用ノードの間のデジタル化音声は専用のＶＴＳ上で送信される。音声 通信を確立するために、ノードは、その排他的な使用のために一対のＶＴＳをリ ザーブすることが可能でなければならない。ノードがＳＰを介してコールのリク エストを開始すると、それは、他のノードに対して、特定のＶＴＳがリザーブさ れたことを通知する。それは、更に、そのノードに対して、そのリザーブしたＶ ＴＳ対のタイムスロットがデジタル化音声の送信のためにそのリクエストするノ ードによって使用されることを表わす。１つを超えたノードが通信を所望する場 合には、それらは、応答タイムスロット（リザーブしたＶＴＳ対内の残りのタイ ムスロット）に対し競争することが可能でなければならない。このタイムスロッ トに対する競争に成功したノードは、リクエストするノードとの通信を完成する 権利を獲得する。

上述した機能を与えるために、セションレイヤはリンクレイヤから以下のサービ スを要求する。

（ａ）ＶＴＳ対をリザーブする能力。このＶＴＳ対は、音声回路（ｒＶｃＪ　） と呼称され、且つ２つのノードの間での全二重音声通信のために使用される。

（ｂ）応答タイムスロット（リザーブしたＶＴＳ対内のタイムスロットのうちの １っ）に対して競争する能力。

（ｃ）ＶＴＳに対し競争する間に遅延ファクタを特定する能力。これは、競争す るノード間でのクレームに優先付けする能力を与える。

ＶＴＳ上にサイレンス又は音声の何れかの送信を特定するを能力。

（ｅ）応答用のＶＴＳに対する競争なしで送信（音声又はサイレンス）を特定す る能力。これは、ノードが、他のノードが通信経路を完成するために競争してい ないという事実を知っている場合に使用される。

（ｆ）切断の目的のためにＶＣ（サイレンス又は音声の何れか）に関するデータ の不存在を検知する能力。

ユーザに対してスタンダードな電話インターフェースをサポートするために、適 宜のコール進行トーンを発生するために必要とされるデジタルデータを有するＣ ０ＤＥＣをセションが与えることが可能でなければならない。これを与えるため に、セションはリンクレイヤから以下のサービスを必要とする。

（ａ）トーンのタイプを特定し且つそれをＣ０ＤＥＣ又はネットワークの何れか 又は両方へ指示する能力 （ｂ）トーンを停止する能力 （Ｃ）アクティブな音声経路をインタラブドし且つ所定の時間量に亘りトーンを 与え次いで音声通信で継続する能力 （ｄ）稼動時間におけるトーン発生のためにＰＣＴＬ９２によって使用されるト ーンバッファを初期化させ且つ変化させる能力 毎秒当たり１ｏｏｏ個の使用可能なＳＰタイムスロットが存在しており、その上 でノードがＳＰを送信することが可能である。しかしながら、このＳＰ窓空間、 発呼の空間に区画化されており、且つＳＰを送るセションはこの特定のＳＰが送 信されねばならない区画を特定することが可能である。このＳＰ窓空間全てのノ ードへ与えることが可能であるので、１つを超えたノードが同時的に送信を行な うことが可能であり、そのことは衝突を発生させることとなる。これらの衝突は 、検知され、且つより下位のレイヤによって適宜の動作が行なわれる。セション レイヤは、ＳＰを送信するためのトランザクションタイプを特定することが可能 である。ＳＰの信頼性のある送給を保証することはトランスポートレイヤの責任 である（所望により、セションにより）。

ＳＰは、前述したトランザクションフレームのうちの１つとしてトランスポート により送信される。

ＳＰは、ノード間のコールを確立する目的のためにセションレイヤによって使用 される。ＳＰは、更に、幾つかのエンドユーザの特徴を活性化させ又はキャンセ ルする目的のために使用され且つユーザに対し何らかの特別のサービスを調整す るために使用される。注意すべきことであるが、ＶＩＵセションは、ＡＴＵ、Ｔ ＩＵ又はＮＢＵセションに対するＳＰを発生する（又はその逆も真である）。従 って、プロトコルは、ＳＰのフローを開始させるセションに従って記述される。

従って、応答するノードは同−又は異なったタイプのものとすることが可能であ る。ＳＰヘッダ内の宛先アドレスフィールドは、ＳＰがどのノードに対して意図 されているものであるかを決定する。

コール　プロ　コル ＶＩＵに関するユーザの活動（コールを確立すべき試みか又は特定の特徴を活性 化／キャンセルすることの何れか）は１組のプロトコルとなる場合がある（即ち 異なったＳＰの交換）。以下の説明は、これらのプロトコルについて説明する。

ＶＩＵユーザがコールリクエストを開始すると（数字をダイヤルすることにより ）、ダイヤルする数字に依存して、それは以下の１組のプロトコルのうちの１つ となる。一般的に、ユーザがコールリクエストを行なうことを意図する場合（ネ ットワーク上の別のステーションへか又はオフネットの番号の何れかへ）、ＣＡ ＬＬ　ＲＥＱＵＥＳＴ　ＳＰが発生される。一般的には、ＣＡＬＬ　ＲＥＱＵＥ ＳＴ　ＳＰを送信する前に以下の如き約束事が守られる。

（ａ）ＶＣ（一対のｖＴＳ）の保存 （ｂ）ＣＡＬＬ　ＲＥＱＵＥＳＴが送られるべきチャンネル（又は複数個のチャ ンネル）の決定。一般的に、ＣＡＬＬ　ＲＥＱＵＥＳＴが単に１つのモデム（Ａ ＩＵ又は別のＶＩＵ）を有するにすぎない他の同様のタイプのノードに対して意 図されている場合には、ＣＡＬＬ　ＲＥＱＵＥＳＴ　ＳＰが全ての使用可能なＲ Ｆチャンネル上に送られる。宛先ノードがＲＦチャンネル当たり１つのモデムを 有している場合には（例えば、ＴＩＵ及びＮＢＵ）　、ＣＡＬＬ　ＲＥＱＵＥＳ Ｔ　ＳＰが１つの特定されたチャンネル上にのみ送られる。

（Ｃ）それが応答を期待するＲＦチャンネルの特定（通常、ＶＣが保存されてい るチャンネル）。

ＣＡＬＬ　ＲＥＱＵＥＳＴ　ＳＰのみが全ての使用可能なＲＦチャンネル上にブ ロードキャストされる。その他のｓｐは、ＣＡＬＬ　ＲＥＱＵＥＳＴＳＰによっ て決定される如く、ＲＦチャンネルのうちの１つのみの上で送信される。ある特 定のプロトコルにおいてはこれらの決まり事に対し幾つかの例外が存在している 。

図Ｅ−ｌ乃至Ｅ−３は、宛先ステーションが個々の内線（ｒＩＥＪ）である場合 に交換されるＳＰを示している。図Ｅ−１は、ＩＥ’がコールを受付けることが 可能な場合の状態を示している（注記Ａｐｐｌｙ　Ｒｉｎｇｉｎｇ（リンギング 付与）は一般的な表示として示してあり、それはコール待機表示の場合もある） 。ステーションがネットワーク上の別のステーションに対しコールリクエストを 開始する場合、それはＣＡＬＬ　ＲＥＱ　ＥＸＴ　ＳＰを送ることにより行なう 。応答ステーションがＩＥであり（即ち、それがそのネットワーク上のそのアド レスを有する唯一の内線である場合）且つそのコール即ち発呼を受付ける場合に は、それは特定したＲＦチャンネル上にＡＣＣＥＰＴ　（ＩＥ）　ＳＰを送り出 す。コール用セションがこの応答を受取ると、それは、この内線を有するステー ションは１つのみであることを決定し且つこのステーションがＡＣＫＳＰを送給 することによりアクノレツジすることを決定する。（更に注意すべきことである が、トランスポートレイヤが任意のタイプ（ＴＲ（Ｓ　ＡＣＫ）、ＴＲ（Ｓ　Ｎ Ａ、ＣＫ）、ＴＩ　（Ｐ　ＡＣＫ）、又はＴＩ（ＲＡＣＫ））のＡＣＫパケ、ッ トを受取る場合には、それは、この特定のＡＣＫを発生したトランザクションの その再送テーブルをクリアする。

受信用ステーションユーザがそのコールに対して答えると、ＡＮＳＷＥＲＳＰが 送られる。これは発呼ステーションによってアクノレツジされ、そのコール即ち 発呼が完成される。セットされた時間内に被発呼ステーションによってＡＣＫ　 ＳＰが受信されない場合には、被発呼ステーションはダイヤルトーンを受信する 。

図Ｅ−２は、被発呼内線がＩＥであり且つそのステーションがビジィであるか又 はそれがＢＮＤを有するために、そのコールを受付けることができない状態を示 している。このような場合には、それはＢＵＳＹ（ＩＥ）を送給する。

図Ｅ−３は、何等かの理由により、セットしたタイムアウト内に応答が受信され なかった場合の状態を示している。このような場合には、トランスポートレイヤ は、セションレイヤに対して同一のことを通知し、その点において、ユーザに対 してＲ，Ｆ　ＯＲＤＥＲ）−ンが与えられる。

図Ｅ−４乃至Ｅ−７は、被発呼内線がＭＡＥであり、そのことは１つを超えたス テーションがコールリクエストに応答する場合があることを意味している状態を 示している。図Ｅ−４は、少なくとも１個のステーションがそのコール即ち発呼 を受付けることが可能である場合を示している。この例においては、同一の内線 に対しラインの出現を有する３つのステーションが存在している。ＡＣＣＥＰＴ 　（ＭＡＥ）及びＢＵＳＹ　（ＭＡＥ）はＴＩ　（ＲＡＣＫ）としてではなく、 ＴＩ（Ｒ）として送信されることに注意すべきである。これは、ある目的を持っ てなされる。トランスポートがＡＣＫを受信しない場合には、それは、このトラ ンザクションに対しその再送テーブルをクリアすることはない。ＭＡＥ内のステ ーションが最初の送信においてＣＡＬＬ　ＲＥＱＵＥＳＴ　ＳＰをミスした場合 には、それがその後の再送においてそれを受信する可能性がある。従って、これ らの複数個のブロードキャストを使用することは、ＭＡＥ内の全てのステーショ ンに対しＣＡＬＬ　ＲＥＱＵＥＳＴ　ＳＰを送給することの成功の可能性を増加 させる。

ＭＡＥグループに属する多くのステーションは同時的に応答すべく試みる場合が ある。このことは、ＳＰの衝突の可能性を増加させる。このことは、応答ＳＰを 送給するための何らかのアービトレーション（仲裁）方法を使用することにより 減少させることが可能である。現在のアービトレーション即ち仲裁方法において は、各ＭＡＥ要素がＭＡＥ内のステーションの各々に対し割当てられた位置番号 を有している。ＭＡＥ内線に対しＣＡＬＬ　ＲＥＱＵＥＳＴ　ＥＸＴが受信され ると、ＭＡＥ内の各ステーションは、その位置番号に対し比例する量だけその応 答を遅延させる。（例えば、（ｎ　−１）　ｘ　１０ｍ５ｅＣ１尚ｒｎＪはその グループ内の位置である）。

これは、ＳＰの衝突の可能性を減少させる。最大応答時間を最小とするために、 ＭＡＥ内線に対しての全出現数は制限される。（例えば、１０）。

宛先内線がＭＡＥである場合には、発呼ステーションがそのコールに対し返事が される前にそのコールを切断することを決定すると、Ｄ　Ｉ　５ＣＯＮＮＥＣＴ 　ＳＰがＭＡＥ内の全てのリンギングステーションへ送られねばならない。この ことを簡単化するために、発呼ステーションがリンギングステーションのリスト を維持することが必要である。応答する内線のリストを維持することは厄介であ る。更に、発呼ステーションは、「信頼性のある」データとして、多数のＤＩＳ ＣＩＯＮＮＥＣＴ　ＳＰを送給せねばならない。このことを回避するために、Ｃ ０ＮＴＩＮＵＥ　ＲＩＮＧ　ＳＰがＴＩ（Ｐ）として周期的に（例えば、１．５ 秒毎）全てのＲＦチャンネル上にブロードキャストされる。あるステーションが オフフックすることによりそのコール即ち発呼に対して返事をすると、そのステ ーションをＡＣＫＳＰでアクノリツジした後に、５ＴＯＰ　ＲＩＮＧＳＰが全て のＲＦチャンネル上にブロードキャストされる。あるステーションがこのＳＰを 受信し且つそれが未だにリンギングしている場合には、それはそのリンギングを 停止させる。あるステーションが５ＴＯＰ　ＲＩＮＧ　ＳＰを受信しない場合に は、それはＣ０ＮＴＩＮＵＥ　ＲＩＮＧ　ＳＰｉ、：対しモニタを行なう。リン ギングステーションがセットした期間内に（例えば、５．０秒毎）少な（とも１ つのＣ０ＮＴＩＮＵＥ　ＲＩＮＧ　ＳＰを受信することがない場合には、それは そのステーションをリンギングすることを停止する。Ｃ０ＮＴＩＮＵＥ　ＲＩＮ Ｇ及び５ＴＯＰ　ＲＩＮＧ　ＳＰは一体となってＭＡＥ環境において堅実な方法 を与えている。

１つを超えたリンギングＭＡＥ内線が同時的にオフフックする場合がある。この 場合においては、これらのステーションの内の１つのみが音声回路の所有を獲得 し且つＡＮＳＷＥＲＳＰを送給することによりそのコール即ち発呼に返事をする 。その他のステーションはダイアルトーンを受信する。

図Ｅ−５は、「単一のコール」モードに対して構成されたＭＡＲを示している。

このモードにおいては、１つのコールのみがＭＡＥ上で許される。１つのＭＡＥ 内線を有するステーションがビジィである場合には、それは、そのＭＡＥの全て の出現上で反映される。ＭＡＥがこのモードに対して構成されている場合には、 リンギングするＭＡＥステーションが５ＴＯＰ　ＲＩＮＧ　ＳＰを受信すると、 それはそれ自身をビジィとさせる。それは、更に、Ｃ０ＮＴＩＮＵＥ　ＢＵＳＹ 　ＳＰに対しモニタを行なう（例えば、２分の周期で）。ビジィなＭ　Ａ　Ｅ　 （会話には関与していない）がセットした期間内にこのＳＰを受信しない場合に は、それはそれ自身をアイドルとさせる。

図Ｅ−６は、音声経路を確立した後のコール即ち通話の切断を示している。この 場合においては、そのＭＡＲにおける他のステーションをアイドルとさせること が必要である。切断が検知されると、ＭＡＫＥ　ＩＤＬＥ　ＳＰがブロードキャ ストされる。

図Ｅ−７は、コールされた即ち被発呼の内線がＮＡＥであり且つ少なくとも１つ のＢＵＳＹ　（ＭＡＥ）が発呼内線によって受信されている状態を示している。

タイムアウトが経過する前にＡＣＣＥＰＴ（ＮＡＥ）が受信されない場合には、 ビジィトーンがユーザに与えられる。

図Ｅ−８乃至Ｅ−１１はハントグループを取扱っている。ハントグループ内線は 、１組の内線の中で最初のアイドルの内線を捜し出すメカニズムを与えている。

このことは、ハント内線に対してコールリクエストがなされる場合に、より高い 位置を有するメンバが既にそのコールに対して返事をしていない場合にのみ、各 メンバがそのコールに対し返事をすることが可能であることを意味している。こ の優先付けされたメカニズムを与えるために、コールリクエストは、ＣＡＬＬ　 ＲＥＱＵＥＳＴ　ＳＰにおいて整数コール試み数を有している（この整数はＣＡ ＬＬ　ＲＥＱ　ＥＸＴ　ＳＰの一部として送信される。ＣＡＬＬ　ＲＥＱ　ＥＸ Ｔ　（ｎ）は、ハントグループに対するｎ番目のコールリクエスト試行を表わし ている）。ハントグループ内の各メンバは、それに割当てられた位置番号を有し ている。ＣＡＬＬ　ＲＥＱＵＥＳＴ　ＳＰ内の番号が位置番号とマツチする場合 には、そのステーションは、ＡＮＳＷＥＲ又はＢＵＳＹ　ＳＰの何れかを送るこ とによりそのコールに返事をする。上述した方法は、グループ内の全てのメンバ が常に応答することが可能であることを保証することが可能である場合には充分 である。どれかのメンバが応答することが不可能である場合には、次のメンバに 対して新たなリクエストをすることが可能でなければならない。以下の手順はこ のような能力をサポートしている。

ＣＡＬＬ　ＲＥＱ　ＥＸＴ　（１）がハントグループメンバによって受信される 場合には、位置１を有するステーションのみがＡＣＣＥＰＴ　（ＨＵＮＴ）又は ＢＵＳＹ　（ＨＵＮＴ）　ＳＰの何れかを送給する。しかしながら、各その他の メンバは関連するグループ情報を送給し且つＨＵＮＴ　ＧＲＰ　ＩＮＦＯ（グル ープ内のメンバの数、最後のメンバがコールに対して返事をしない場合の終了条 件、ビジィ／フリー）を送給することによりその現在のステータス送給する。こ のＳＰは、ＴＩ（Ｐ）として送給され、且つそのコールリクエスト即ち発呼要求 をアクルッジ即ち受領通知することはない。ＭＡＲと同様に、ハントメンバは、 それらの位置に依存してそれらの応答を遅延させ、ＳＰ衝突の可能性を減少させ る。

ＣＡＬＬ　ＲＥＱ　ＥＸＴ　（ｎ＞１）がハントグループメンバによって受信さ れる場合には、それは、その位置番号をコールリクエスト試行内のｒｎＪと比較 する。それらの両方がマツチする場合には、それはＡＣＣＥＰＴ　（ＨＵＮＴ） 又はＢＵＳＹ　（ＨＵＮＴ）を送給する。これらのＳＰは、その他の関連するグ ループ情報を有している（グループ内のメンバの数、最後のメンバがコールに対 して返事をしない場合の終了条件）。

コールリクエストを行なう必要がある場合（ｎ＞１）、最初のコールリクエスト 試行に応答してＨＵＮＴ−ＧＲＰ−ｒＮＦＯＳＰにおいて受信されたビジィ／フ リー情報を使用してなされるリクエストの数を減少させる。該リクエストは、明 示的にＢＵＳＹ情報を送給したメンバに対してなされることはない。

グループ内の最後のメンバに対してなされたコールリクエストに対してビジィ応 答（又は応答なし）が受信される場合には、そのコールは、／’％ントグループ 情報において受信された終了条件に従って終了される。

図Ｅ−８は、該ハントグループの最初のメンノくがそのコールに返事をした場合 の状態を示している。

図Ｅ−９は、グループ内の最初の２つのメンノくがビジィである状態を示してい る。ＢＵＳＹ　（ＨＵＮＴ）を受信した後すぐに、次のメンノくに対して新たな コールリクエストがなされる。ＢＵＳＹ　（ＨＵＮＴ）は、ＴＩ　（Ｐ　ＡＣＫ ）として送信される。

図Ｅ−１０は、ハントグループの最初のメンノくがＣＡＬＬ　ＲＥＱ　ＥＸＴ　 （１）に対して応答しなかった状態を示している。注意すべきことであるが、Ｈ ＵＮＴ　ＧＲＰ　ＩＮＦＯＳＰはＴＩ（Ｐ）として送信される。従って発呼ステ ーションはタイムアウトが経過する迄待機せねばならない。

このことは、該最初のメンバが再送されたコールリクエストＳＰを受信する機会 を与えている。

図Ｅ−１１は、何れかのハントメンバが応答していない状態を示している。注意 すべきことであるが、相次ぐ新たなコールリクエストは、全てのメンバに等しい チャンスが与えられる進行なわれる。発呼ステーションは、ハントグループメン バが応答しない場合に、新たなコールリクエストを行なうためには、タイムアウ トが経過する迄待機せねばならない。

図Ｅ−１２及びＥ−１３はトランクコール即ち長距離通話に関するものである。

ユーザがネットワーク外側の別のユーザを要求する数字をダイヤルすると、セシ ョンは、トランクグループアドレスへＣＡＬＬ　ＲＥＱ　ＴＮＫ　ＳＰを送給す ることにより、トランクコールリクエストを開始する。１つを超えたトランクグ ループがそのトランクコールリクエストに返事をすることを所望する場合がある ので、リクエストＳＰ内の整数は、そのリクエストがなされているグループを特 定する（ハントグループメンバに類似している）。更に、各トランクグループに 対し異なったエックステンション即ち内線ををすることも可能である。この場合 には、コールリクエストＳＰ内に整数データは必要ではない。この場合には、ア ドレスフィルタ動作はリンクレイヤによって取扱われる。特定のグループをアド レスするための決定はセションによってなければならない。このことは、幾つか のトランクアドレス用アルゴリズムがＶＩＵセションレイヤにおいて実施されね ばならないことを意味している。

各トランクグループ内において、多数のトランクインターフェースモジュール（ Ｔ　Ｉ　Ｍ）が存在する場合がある。各ＴＩＭはそれ自身のトランクの使用可能 状態を知得しているので、グループ内の異なったＴＩＭから１つのみのトランク を選択するためにアービトレーション（仲裁）方法が必要とされる。

より詳細に説明すると、グループ内の各ＴＩＭは、それと関連する位置番号を有 している。ＣＡＬＬＲＥＱ　ＴＮＫがＴＩＭによって受信される場合には（それ は、リクエスト番号によって特定されたトランクグループを有している）、それ は以下の機能を実施する。

ＴＩＭ内の全てのトランクがビジィである場合には、その位置番号に比例した時 間の間遅延させた後に（例えば、ｎｘｌｏｍｓｅｃ、尚ｎはＴＩＭの位置番号） 、そのＴＩＭはＴＲＵＮＫ　ＡＣＫ　ＩＮＦＯＳＰを送給する。このＳＰは、例 えば、別のトランクグループが存在するか否か、又はそれがグループ内の最後の メンバであるか否かの情報を有している。このＳＰは、ＴＩ（Ｐ）として送信さ れ、且つトランスポートをしてその再送テーブルをクリアさせることはない。Ｓ Ｐを送信するために使用される遅延ファクタは、グループ内の１つを超えたＴＩ Ｍがビジィである場合に、ＳＰの衝突の可能性を減少させる。

トランクが使用可能である場合には、ＴＩＭは、遅延期間の後に、応答音声タイ ムスロットをクレームすべ（試みる。

遅延＝Ｒｅｃｖ　Ｃｙｃｌｅ　＃＋ｎｌ＋ｎ２ｘ（ｎ−１） 尚、Ｒｅｃｖ　Ｃｙｃｌｅ　＃＝ＳＰリクエストが受信されたサイクル番号 ｎｌ＝所定のサイクル数（セション／トランスポート応答時間を可能とす るため） ｎ２＝所定のサイクル数（例えば５） ｎ＝ＴＩＭの位置番号 遅延期間の経過後に、このＴＩＭが応答音声タイムスロットをクレームすること に成功すると、それはトランクを捕まえ且つＡＮＳＷＥＲＩＮＴ　ＳＰを発呼側 へ送給する。注意すべきことであるが、使用される遅延は、より低い位置番号を 有するＴＩＭを好み、且つグループ内の最初のトランクからスタートする使用可 能なトランクを捜し出す方法を与える。使用される遅延は、サイクル番号であり 、ＡＮＳＷＥＲＩＮＴ　ＳＰを送信する前に少な（ともそのサイクル番号迄クレ ーム動作が遅延される。

この遅延は、リンクレイヤにおいて実施される。

又、リンクレイヤは、ＰＲＡＭ内のＳＰバッソフへ制御／インターフェース回路 内のレジスタから受信したｓｐのＲｅｃｖ　Ｃｙｃｌｅ　＃をコピーする。ＡＮ ＳＷＥＲＩＮＴ　ＳＰは、発呼側に対して、トランクが捕獲され且つＴＩＭが最 終的なコールリクエストＳＰ　ＣＡＬＬ　ＲＥＱ　ＴＮＫ　ＦＮＬを待っている ことを表わす。

同一のトランクがネットワーク及びネットワーク上のステーションへコールを行 なっているその他の外側のネットワークによって共用されているので、応答ＶＴ Ｓをクレームすることを成功した後に、ＴｒＡＭがそれ自身使用可能なトランク を有するものではないことを見出す可能性がある。この場合には、それは、応答 ＶＴＳを解放し且つＴＲＵＮＫＧＲＰ　ＩＮＦＯＳＰを発呼側へ送給する。

発呼側がＴＩＭからＡＮＳＷ　ＩＮＴ　ＳＰを受信する場合、トランクがユーザ に対して使用可能であり、且つ発呼側はＣＡＬＬ　ＲＥＱ　ＴＮＫ　ＦＮＬ　Ｓ ＰをこのＴＩＭのみに送給し、従ってそのＩＭＭは外側のパーティとの通信を確 立することが可能である。

図Ｅ−１２は、トランクがグループにおいて使用可能である場合を示している。

注意すべきであるが、Ｔ　ＩＭＩはビジィであり且つＴＲＵＮＫ　ＧＲＰ、ＩＮ ＦＯをＴＩ（Ｐ）としてすぐに送給する。

図Ｅ−１３は、最初のグループにおいてトランクが使用可能でない場合を示して いる。ＴＲＵＮＫ　ＧＲＰ　ＩＮＦＯＳＰにおいて受信される情報に基づいて、 発呼側は、別のトランクグループに対し２番目のリクエストを行なう。幾つかの ＴＩＭは応答せず且つ最後のＴＩＭがビジィであり且つＴＲＵＮＫ　ＧＲＰ　Ｉ ＮＦＯをＴＩ　（Ｐ）　ＡＣＫ）として送給し、且つトランスポート再送テーブ ルをクリアさせる。２番目のグループにおいてもトランクが使用可能ではなく、 且つＴＲＵＮＫ　ＧＲＰ　ＩＮＦＯＳＰは、その他のグループは使用可能ではな く且つ発呼側がＲＥＯＲＤＥＲトーンを受信することを表わす。

フ　−チ　プロ　コル 図Ｅ−１４乃至Ｅ−３９は、ユーザが、コール即ち発呼の前か又はその期間中の 何れかに、フイーチャ即ち特徴を喚起する場合に、実施されるプロトコルを示し ている。

図Ｅ−１４乃至Ｅ−１６はコールのホールディングを取扱う。ユーザが「ホール ド」フィーチャ（暗示的か又は明示的の何れか）を喚起すると、「ホールド」を 開始するステーションにおいて、ｒＶｃＪの受信側はディスエーブルされる。（ Ｄｒｏｐ　ＲＸ）。他のステーションがＨＯＬＤ　ＳＰを受信すると、それは、 受信及び送信の両方をディスエーブルしくＤｒｏｐ　Ｒｘ及びＤｒｏｐ　Ｔｘ） 且つＨＥＬＤ−ＢＹ状態にエンタする。「ホールド」を喚起するステーションが ＡＣＫを受信すると、それは送信を停止し、該回路をネットワークに対し使用可 能な状態とさせ且つＨＯＬＤ　Ｉ　ＮＧ即ちホールディング状態にエンタする。

ＨＥＬＤ−ＢＹ状態にあるステーションが「単一のコール」モードに対して構成 されたＭＡＥである場合には、そのホールドを喚起したステーションが周期的に （２分）ＣＯＮＴＩＮＵＥ　ＨＯＬＤＩＮＧ　ＳＰをブロードキャストする。そ のＭＡＥ内のメンバがこのＳＰを受信しない場合には、それらはアイドルとなる 。（注記二二のＳＰはアクティブ状態にあるＣ０ＮＴＩＮＵＥ　ＢＵＳＹ　ＳＰ と類似ＨＯＬＤ　Ｉ　ＮＧ状態にあるステーションが「単一のコール」モードに 対して構成されているＭＡＲである場合には、ＨＥＬＤ−ＢＹ状態にあるステー ションカ周期的に（２分）ＣＯＮＴｒＮＵＥ　Ｔ。

ＨＯＬＤ　ＳＰをブロードキャストする。

ＨＯＬＤ　Ｉ　ＮＧ状態にあるステーションがｒｕｎｈｏｌｄ（アンホールド） 」を喚起する場合には、新たなＶＣがリザーブされ、且つ他のステーションは通 知される。その他のステーションがＵＮＨＯＬＤ　ＳＰを受信すると、それはこ の新しい回路を使用してその送信及び受信をイネーブルさせる。ＨＥＬＤ−ＢＹ ステーションが応答音声タイムスロットに対し競争する必要はない。なぜならば 、それは、ＨＥＬＤ　ＢＹ状態にある唯一のものであるからである。簡単な１方 向のホールドを図Ｅ−１４に示しである。ＨＥＬＤ−ＢＹ状態にあるステーショ ンが「ホールド」フィーチャを喚起すると、両方のステーションが２方向ホール ド状態にエンタする。これらのステーションのうちの何れかが「単一のコール」 モードに対して構成されたＭＡＥである場合には、他のステーションは周期的に （２分）ＣＯＮＴｒＮＵＥ　ＴＷＯＷＡＹ　ＳＰを送給する。２方向ホールドは 図Ｅ−１５に示しである。

両方のステーションが同時的にｒＨＯＬＤ　（ホールド）」を喚起する可能性が ある。この場合には、該ステーションがＨＯＬＤ　ＳＰを受信すると、各ステー ションは−ＨＥＬＤ−ＢＹ状態をエンタし且つＡＣＫを送給する。そのＡＣＫが 受信されると、各ステーションはＴＷＯ−ＷＡＹ−ＨＯＬＤ状態にエンタする。

このＴＷＯ−ＷＡＹ−Ｅ（ＯＬＤ状態にあるステーションが「ｕｎｈｏｌｄ　（ アンホールド）」を喚起すると、ＡＣＫを受信した後に、それはＨＥＬＤ−ＢＹ 状態にエンタする。ＵＮＨＯＬＤＳＰを受信した後に、その他のステーションは ＨＯＬＤＩＮＧ状態にエンタする。従って、これは、１方向ホールドの場合と同 一である。ＨＯＬＤＩＮＧ（ホールディング）状態にあるステーションがＨＯＬ Ｄ　ＳＰを受信すると、それはＴＷＯ−ＷＡＹ−ＨＯＬＤＩＮＧ　（２方向ホー ルデイング）状態にエンタする。ＨＥＬＤ−ＢＹ状態にあるステーションがｒｈ ｏ　ｌ　ｄｌを喚起すると、それは、ＨＯＬＤＳＰを送給し、且つＡＣＫを受信 した後に、ＴＷＯ−ＷＡＹ−ＨＯＬＤ　Ｉ　ＮＧ状態にエンタする。ＴＷＯ−Ｗ ＡＹ−ＨＯＬＤ状態にあるステーションが同時的にｒＵＮＨＯＬＤＪを喚起する と、一層高いＬＵＡを有するステーションが新たなＶＣをクレームし且つＴＩ　 （ＲＡＣＫ）を送給することにより最初にｒｕｎｈｏ　ｌ　ｄＪをアクルッジ即 ち受領通知する。次いで、２番目のステーションがこの回路をイネーブルさせ（ Ｔｘ　Ｖｏｉｃｅ、Ｒｘ−Ｖ。

１ｃｅ）及び前のＵＮＨＯＬＤ　ＳＰをアクノレツジする。同時的なホールド状 態及びアンホールド状態を図Ｅ−１６に示しである。

図Ｅ−１７乃至Ｅ−１９はコールフォブーディング即ち発呼転送を取扱う。ステ ーションがｒｆｏｒｗａｒｄ（フォワード）」フィーチャを喚起して入力するコ ール即ち発呼をＩｎｔｅｒｃｏｎｎｅｃｔ即ち相互接続内の別のステーションへ 差向けると、ＦＯＲＷＡＲＤ　ＲＥＱ　ＳＰが全てのＲＦチャンネル上に送信さ れる。宛先ステーションがこのコールを受付ける場合には、それはＡＣＫを送給 し且つユーザはコンファメーション（確認）トーンを受信する。この状態は図Ｅ −１７に示しである。ステーションがそのフォワードリクエストを受付けない場 合には、それはＦＯＲＷＡＲＤ　ＤＥＮＩＥＤ　ＳＰをＴＩ（Ｐ）として送給す る。これは、存在する場合に（例えば、宛先がＭＡＥ又はハントグループ）であ る。その他のステーションが応答することを可能とする。タイムアウトの前にＡ ＣＫが受信されず且つ少なくとも１個のＦＯＲＷＡＲＤ　ＤＥＮＩＥＤ　ＳＰが 受信された場合には、ユーザにはＤｅｎｉａｌ　（拒否）トーンが与えられる。

この状態を図Ｅ−１８に示しである。ＣＡＬＬ　ＲＥＱ　ＥＸＴＳＰが転送され た内線に到達すると、それはＦＯＲＷＡＲＤＥＤ　ＥＮＤ　ＳＰを送り返す。こ の時間において、図Ｅ−１９に示した如（、発呼ステーションは宛先ステーショ ンに対し新たなコールリクエストを行なう。

宛先において連鎖転送が発生している場合に循環的な転送効果が発生することを 回避するために、ステーションがＦＯＲＷＡＲＤＥＤ　ＩＮＤを受信することが 可能な回数は２に制限されている。発呼ステーションが連続してこの数を超える Ｆ　ＯＲＷＡ　ＲＤＥＤ　ＩＮＤを受信する場合には（即ち、宛先ステーション に対して新たなコールリクエストを行なった後）、それはその他のコールリクエ ストを行なうことはなく且つユーザはこの段階においてリングバックを聴取する 。

図Ｅ−２０は、最初のユーザがあるユーザをホールド状態とし且つ別のユーザと アクティブな状態にある場合を示している。最初のユーザは、ｒｃｏｎｓｕｉｔ 　（コンサルト）」フィーチャを喚起し且つ他方のコールヘスイッチすることが 可能である。このＳＰ交換は０ｎｅ−Ｗａｙ（ワンウェイ）ホールドに類似して いる。

図Ｅ−２１乃至Ｅ−２６はコールトランスファを取扱う。現在アクティブなコー ルを別の内線（Ｃ）へトランスファ即ち転移することを所望するユーザ（Ｂ）が 、最初のコールをホールド状態とし且つ他のステーションとのコールを確立する ことを試みる。

トランスファすることを試みるステーション（アービトレータ、即ち仲裁器と呼 ばれる）が他のステーション（Ｃ）がそのコールに答え且つオフフック状態とな る迄待機し、そのコールは自動的にトランスファされる。この状態におけるＳＰ 交換乃至はやりとりが図Ｅ−２１に示しである。

しかしながら、そのコールに対して返事がなされる前に、そのアービトレータが オンフック状態となる場合がある。従って、そのアービトレータステーションは 、ＳＰ交換即ちやりとりが適切に取扱われることをチェックする特別の責任を有 している。宛先内線タイプ及びコールの状態に依存して、以下のことが発生する 場合がある。宛先内線がＩＥであり且つアービトレータ（Ｂ）がリンギングを聴 取した後にオンフック状態となると、ＳＰ交換即ちやりとりは図Ｅ−２２に示し た如くになる。

しかしながら、ユーザがすぐにオンフックすることを選択し且つＡＣＣＥＰＴ　 （ＩＥ）がその後に受信される場合には、ＡＣＣＥＰＴ　（ＩＥ）がアービトレ ータ（Ｂ）によって無視され、且つアービトレータと宛先ステーション（Ｃ）と の間のコールは終了される。ホールド状態にある発呼側（Ａ）はそのアービトレ ータに対しホールド状態にある。宛先内線がＭＡＥである場合には、アービトレ ータステーションは、タイムアウト迄、ＡＣＣＥＰＴ　（ＭＡＥ）　ＳＰをアク ノレツジする。次いで、それは全てのＲＦチャンネル上にＴＲＡＮＳＦＥＲＲＥ Ｑを送給する。別のタイムアウトの終了時に少なくとも１つのＡＣＣＥＰＴＥ　 ＸＦＥＲが受信されると、それは、ＴＲＡＮＳＦＥＲＲＥＤ　ＩＮＤ　ＳＰを送 給することによりそのトランスファを完了する。

この時点において、トランスファを要求したステーションは、そのコール即ち発 呼をモニタする（Ａｐｐｌｙ　ｒｉｎｇｂａｃｋ、Ｃ０ＮＴＩＮＵＥ　ＲＩＮＧ 　ＳＰ送給等）。この場合におけるＳＰの交換即ちやりとりは図Ｅ−２３に示し た如くである。

発呼された内線がハントグループであり、且つそのステーションがＡＣＣＥＰＴ 　ＳＰを送給した場合には、その状態はＩＥの場合と同様である。しかしながら 、コールリクエストに対してＢＵＳＹ　（ＨＵＮＤ）が受信される場合には、新 たなメンノくに対する新たなコールリクエストは、そのトランスファを要求する ステーションによって行なわれる。この状態におけるＳＰ交換乃至はやりとりは 図Ｅ−２４に示した如くである。ハントグループの最初のメンバからの応答がな く、且つ少なくとも】つのＨＵＮＤ　ＧＲＰ　ＩＮＦＯがタイムアウトの経過の 前に受信されると、そのＳＰ交換乃至はやりとりは図Ｅ−２５に示した如くであ る。

トランスファリクエストが何らかの理由で失敗すると（例えば、タイムアウトの 経過前の応答がないか又は、ＢＵＳＹ−ＡＣＫ　（Ｉ　Ｅ）が受信されるか、又 は少なくとも１個のＢＵＳＹ−ＡＣＫ　（ＭＡＥ）であり且つＡＣＣＥＰＴ　Ａ ＣＫ　（ＭＡＥ）が受信されないか、又はＢＵＳＹ　ＡＣＫ　（ｈｕｎｔ）がグ ループの最後のメンバから受信される場合等）、ＴＲＡＮＳＦＥＲＦＡＩＬ　Ｓ Ｐがトランスファを要求するステーションへ送信される。この時において、ステ ーション（又はＴＩＭ）が再度アービトレータをリンギングすべ（構成されてい る場合には、それは、図Ｅ−２６に示した如く、ＲＩＮＧ　ＡＧＡＩＮ　ＳＰを 送給する。

図Ｅ−２７及びＥ−２８は、コールウェイティング即ち発呼待機に対するＳＰの 交換乃至はやりとりを示している。内線がコール待機のために構成されている場 合には、それは、内線が１つのコールで既にビジィである場合に２番目のコール が到着すると発呼待機表示を受取る。ユーザが現在のコールを切断することによ りその新たなコールに返事をすることを選択する場合には、切断の後にリンギン グを受信する。この状態を図Ｅ〜２７に示しである。一方、ユーザは、図Ｅ−２ ８に示した如く、ｒｃｏｎｓｕｉｔ（コンサルト）」フィーチャを喚起すること により最初のコールをホールド状態とさせることが可能である。

図Ｅ−２９は、コールピックアッップに対するＳＰの交換乃至はやりとりを示し ている。リンギングする内線（指向型ピックアップ又はグループピックアップ又 は夜間回答）はこのフィーチャを有する別の内線によって回答することが可能で ある。

図Ｅ−３０は、コールパークに対するＳＰの交換乃至はやりとりを示している。

ｒｃａｌｌ　ｐａｒｋ（コールバーク）」フィーチャを喚起すると、ユーザは、 アクティブなコールを別の内線にパーク即ち駐留させることが可能である。

図Ｅ−３１は、コールレトリーブ即ち発呼検索に対するＳＰの交換乃至はやりと りを示している。ユーザは、別の内線にパークされているコールを検索するため に、内線においてｒｃａｌｌ　ｒｅｔｒｉｅｖｅ　（発呼検索）」フィーチャを 喚起させることが可能である。

図Ｅ−３２はキャンプオン用のＳＰの交換乃至はやりとりを示している。ビジィ トーンを受信した後と　に、ユーザは、このｒｃａｍｐ−ｏｎ（キャンプオン） 」フィーチャを喚起することが可能である。被Ｉ　発呼ステーションがアイドル となると、それはＣＡＬＬＢＡＣＫ　ＳＰを発呼ステーションへ送給しそれがフ リーであることを表わす。これは、発呼ステーションにおいてリンギングを開始 させる。ユーザがオフフックすると、自動的に被発呼側（発呼アドレスとしてＬ ＵＡを有している）に対して新たなコールリクエストがなされる。被発呼ステー ションがｌ　ＩＥでない場合には、ＣＡＭＰ　ＯＮ　ＣＡＮＣＥＬ　ＳＰがブロ ードキャストされる。「ｃ　ａ　ｍ　ｐ　−ｏｎＪフィーチャを喚起するステー ションが、ＣＡＬＬＢＡＣＫ　ＳＰが受信される場合に、ビジィであると、ユー ザは発呼待機表示を受信する。この時に、ユーザがオンフックすると、ユーザは リンギングを聴取する。

図Ｅ−３３は、コンフェレンスニール即ち会議通話を確立するためのプロトコル を示している。２つのコール（一方がアクティブで他方がボールド状態）を有す るユーザがｒｃｏｎｆｅｒｅｎｃｅ　（会議）」フィーチャを喚起すると、３方 向会議が確立される。会議サーバ（Ｎ　Ｂ　Ｕ）はこの会議に関与する。全ての 関与するパーティは、該サーバに対して全二重音声経路を有する。該会議を確立 するステーションは、サーバ資源を獲得する責任がある。

図Ｅ−３４及びＥ−３５は、ＡＩＵオペレータが、現在アクティブなコール即ち 通話に対して割込むためのｒｏｖｅｒｒｉｄｅ　（オーバライド）」フィーチャ を喚起するためのＳＰの交換乃至はやりとりを示している。アクティブなコール 即ち発呼乃至は通話期間中にこのフィーチャをアテンダント付随者が喚起する場 合のＳＰの交換乃至はやりとりを図Ｅ−３４に示しである。ステーションが事実 上ＤＮＤを有する場合には、「オーバライド」を喚起することは、そのステーシ ョンにおいてリンギングを発生させる。このことは図Ｅ−３５に示しである。

図Ｅ−３６及びＥ−３７は、リンギング又はホールドされたコール（発呼乃至は 通話）の切断動作を取扱う。発呼ステーションがリンギングコールを切断し、且 つリンギング内線がＩＥであると、ＤＩＳＣＯＮＮＥＣＴ　（切断）ＳＰがＴＩ （Ｒ）として送給される。ＡＣＫ　ＳＰが発呼内線によって受信されると、それ は、図Ｅ−３６に示した如くアイドルとなる。リンギング内線がＭＡＥである場 合には、発呼ステーションはＤＩＳＣＯＮＮＥＣＴ　ＳＰをブロードキャストし 且つ図Ｅ−３７に示した如くアイドルとなる。何らかの理由により、リンギング ＭＡＥ内線がＤＩＳＣＯＮＮＥＣＴ　ＳＰを受信スルコとがない場合には、それ は、Ｃ０ＮＴｒＮＵＥ　ＲｒＮＧ　ＳＰに対するモニタを継続して行なゎる。

ステーションは、それが予定した時間内にＣ０ＮＴＨＥＬＤ−ＢＹ状態にあるス テーションは、オンフッタとなることによりコール即ち発呼乃至は通話を切断す ることが可能である。ＨＯＬＤ　Ｉ　ＮＧ状態にあるステーションが「単一コー ル」に対して構成すｈ　７’＝　Ｍ　Ａ　Ｅ　テナイ場合ニハ、ＤＩＳＣＯＮＮ ＥＣＴ　ＳＰがＴＩ（Ｒ）として送給される。ＨＥＬＤ−ＢＹ状態ステーション は、図Ｅ−３８に示した如く、ＡＣＫ　ＳＰを受信した後にアイドルとなる。

ＨＯＬＤＬ　Ｉ　ＮＧステーションが「単一コール」に対して構成されたＭＡＥ である場合には、ＤＩＳＣＯＮＮＥＣＴ　ＳＰがブロードキャストされ、且っＨ ＥＬＤ−ＢＹステーションが、図Ｅ〜３９に示した如く、アイドルとなる。何ら かの理由により、ＨＯＬＤＩＮＧ　ＭＡＥ内線１）＜ＤＩＳＣＯＮＮＥＣＴＳＰ を受信することがない場合には、それは、Ｃ０ＮＴＩＮＵＥ　Ｔｏ　ＨＯＬＤ　 ＳＰに対スルモニタを継続して行なう。該ステーションは、それが予定した時間 内にＣ０ＮＴＩＮＵＥ　Ｔｏ　ＨＯＬＤ　ＳＰに遭遇することがない場合に、ア イドルとなる。

時間−周波数多重化 図Ｆ−１は、ＨＲＵ及びそのネットワーク及び外側トランクへの接続のブロック 図である。図示した実施例においては、ＨＲＵ１０２０は、チャンネル１−４に 対し４つのネットワークヘッドエンドカード（ＮＨＣ）を有している。各ＮＨＣ は同一であり、且つネットワーク媒体１０２６に結合された受信器１０２２及び 送信器１０２４を有している。媒体１０２６から受信器１０２２を介して受信さ れたパケットは、送信器１０２４へ帰還される前に、高速のフェーズロックルー プＭＬＤ１０２０を介して処理される。各ＮＨＣは、同一の媒体へ結合されてお り、且つ音声インターフェースユニッ）１０３０から上流側の送信を受信し且つ それらを異なった周波数で媒体１０２６上を下流側に再送する。これは、最初に 上流側データを受信し、それを再生し、それをＭＬＤ１０２８と同期させ、次い でそれを再送するために適宜の下流側キャリア周波数で再復調することにより行 なわれる。更に、ＭＬＤ　１０２８から入力／出力プロセサ（ＩＯＰ）１０３２ に対しての経路が与えられる。ｌ０Ｐ１０３２は、基本的に、４つのチャンネル をトランクインターフェースカード１０３６のうちの１つへ接続するためにトラ ンクバス１０３４上へマルチブレクス即ち多重化させる。各トランクインターフ ェースカード１０３６は、外側のコール（発呼乃至は通話）に対し外側トランク １０３８へ結合する。これらのトランクインターフェースカードは、中央オフィ ス、又はその他のタイプのトランクで公衆電話交換網においてスタンダードなも のへ結合することが可能である。

図Ｆ−２は、４つのＮＨＣカードのクロックのフェーズロック動作を示している 。外部クロックがクロック受信器１０４０へ供給され、それは、次いで、主要な フェーズロックループ１０４２内のＮＨＣの１つの内部クロックヘフェーズロツ クされる。

これは、２つのマスタクロックＡ及びＢを発生するために使用される。イネーブ ル論理１０４４は、一方のＮＨＣ上のＡクロック及び別のＮＨＣ上のＢクロック をＡ及びＢクロックバスへ印加されることをイネーブルし、且つ他方のＮＨＣ上 のクロックに対しＡ及びＢバスに対する接続をディスエーブルする。次いで、Ａ 及びＢクロックが全てのＮＨＣへ供給され、且つ選択回路１０４６が該クロック を検査してどれが良好な品質であるかを決定する。従って、ＮＨＣのうちの１つ が不良なオシレータを有する場合には、そのクロックは選択されることはない。

Ａクロックは、それらが同様である場合にデフォルトによって選択される。外部 クロックが存在しない場合には、主要なフェーズロックループ１０４２のオシレ ータはＡ又はＢクロックとして使用される。

各ＮＨＣフェーズ上の二次的なフェーズロックループ１０４８は、システムＡ又 はＢクロックへロックし、且つ必要に応じＮＨＣ回路において使用するために４ つの異なったフェーズクロックを発生する。従って、全てのＮＨＣは同一のＡ又 はＢクロックへ同期される。

ＭＬＤ ＮＨＣは、ＮＨＣを介して通過されている全てのデータを時間整合させるために データ再クロック方法を実施する。上流側送信はフェーズ即ち位相に関して未知 の供給源により供給されるので、この再クロック回路は最大蓋然性検知器即ちＭ ＬＤを使用してそのデータを再クロックさせる。入力データエツジからクロック をフェーズロックするスタンダードな解決方法は使用可能ではない。なぜならば 、このような短い積分時間を有するＰＬＬは、本システムにとって必要とされる よりも著しく安定性が低く、従って極めて構築することが困難だからである。Ｍ ＬＤは４ビツトのパケットプリアンプルにおいてエツジを検知し、次いでＯ乃至 １ビツトの時間だけデータ経路を遅延させ（０，０６２ビツトの増分毎）、該デ ータビットの中心をサンプリングクロックのエツジと適切に整合させる。

この方法の場合、周波数ロックは必要ではない。

なぜならば、ＮＨＣの下流側送信はシステムのマスタクロック供給源だからであ る。全てのシステムのＰＬＬ及びクロックは、与えられたユニットが故障モード でない限り周波数が一貫しており、その場合、それはブロードバンド送信を供給 することがな（問題を提起することはない。この理解の下で、我々は、ＮＨＣの ＭＬＢ回路がフェーズ（位相）及び時間整合差に対してのみ考慮せねばならない ものと仮定することが可能である。記載した機能は、パケットプリアンプル期間 中に４ビツト時間スパン以内に受信したパケットの必要性に応答する高速デジタ ル回路で実現することが可能である。選択した遅延は、キャリアの損失が「パケ ットの終端」として解釈されるヘッドエンドにおいて検知される迄、ロックされ たままである。ＮＨＣは、擬似サイレンスパターン（Ｐ　Ｓ　Ｅ）を挿入するこ とを開始し、且つ次のパケットに対しＭＬＤをリセットする。ＰＳＰは、送信の 間に同期を維持する。ＭＬＤ回路がリセットされることを可能とするためにキャ リアが存在しない場合にはパケット間に最小で２ビツトの時間が存在せねばなら ない。

図Ｆ−３を参照すると、本発明に基づいて使用するのに適した１つのタイプの最 大蓋然性検知器（ＭＬＤ）１１５２のブロック図が示されている。このＭＬＤ１ １５２は、シフトレジスタ１１３０と、ビットストリーム結合器１１３２と、２ レベル対３レベルデータ変換器１１３４とを有している。シフトレジスタ１１３ ０は、それと関連した、高速クロック１１３６及びビット同期器１１３８を有し ている。ピットストリーム結合器１１３２は、入力として、ビット同期器１１３ ８によって供給される受信した送信か、又はキャリアが検知されない場合には、 連続的な擬似データ供給源１１４０の何れかを使用する。擬似データ供給源１１ ４０の機能は、擬似サイレンスバターン（ｐ　ｓ　ｐ）として、例えば、１０１ ０１０フオーマツトデータの擬似データの連続的なストリングを供給することで ある。この連続的なデータストリームは、次いで、データ変換器１１３４へ供給 され、そこで２レベルデータが３レベルデータへ変換される。この変換は、該デ ータストリームを周波数の半分で２つの並列データストリームへ変換することに よって行なわれる。次いで、これら２つのストリームは、同一の半分の周波数に おいて、単一の３レベルデータストリームへ変換される。この結果、１ヘルツ当 たりｌを超えたビットを有するデータが得られる。データ変換器１１３４の出力 は、ＨＲＵの送信器へ結合される。

ＭＬＤ１１５２の目的は、最適な受信のためにデータを整合させることである。

種々の信号が、ＨＲＵ受信器を介してバーストモードで受信される。各々は、Ｈ ＲＵからの上流側チャンネルに沿っての距離の差、及びフィルタ遅延における差 、及び何れかの局所的クロックのフェーズ即ち位相における差の結果として異な ったフェーズ即ち位相を示す。ＭＬＤ１１５２は、入力データの位相における差 を調節し、従って同期的なフォーマットでデータを受信することに関連して使用 されるシステムクロックは、ビットストリームにおけるビットの中間点において 又はその近傍で受信データをストローブすることが可能である。この目的のため に、シフトレジスタ１３０は、例えば、入力データレートの８倍で高速クロック １１８６によりクロック動作され、その際に各入力ビットは選択されたタップ１ １４２，１１４４．１１４６，１１４８，１１５０，１１５２．１１５４又は１ １５６において出力するために８個の可能な位置ヘシフトされる。特定の実施例 においては、該シフトレジスタの各タップは、隣接するタップから１／８ビツト だけ時間遅延が異なる出力データストリームを供給する。ビット同期器１１３８ は、該タップの各々をモニタし且つ適宜の最適化手段によって該タップのうちの １つからのピットストリームを選択し、その出力としてビットストリーム結合器 １１３２ヘピツトストリームを供給する。ビット同期器１１３８は、例えば、マ ルチプレクサ及び最適なフェーズより低いフェーズでのサンプリングに起因する エラーに対して入力ビットストリームの各々をチェックする手段を有することが 可能である。フェーズを自動的に調節することが必要であると思われる場合には 、このビット同期器は、１つの選択したタップをピットストリーム結合器１１３ ２へ結合する簡単なセレクタスイッチを有することが可能である。

ＭＬＤｌ１５２は、ビット同期器１１３８によって、データビットがシフトレジ スタ１１３０に沿って通過する場合にそれらのデータビットを検査させることに より動作する。該データビットの上昇工・ンジと下降エツジとの間の時間関係は システムクロ・ツクのものと比較される。ビット同期器１１３８によって行なわ れる計算に基づいて、発呼の可能な夕・ツブ１１４２−１１５６の中で適宜のシ フトレジスタタップが、データを抽出し且つそれをピットストリーム結合器１１ ３２へ送給するために使用される。

この計算は、該データビットの中心を推定する。

該データビットの中心が、システムクロックと相対的に知られなければならない （該システムクロックは、高速クロック１１３６から派生され、該クロックは、 更に、シフトレジスタ１１３０もランさせる）。ビット同期器ｌｌ３８は、ライ ン１１４２−１１５６の１つを検査し且つ該データビットのエツジが何時互いに 関して且つシステムクロックに関して発生するかを検知する。この時間関係は、 高速クロック１１３６の周期によって測定される。この検査は、特にビット同期 器の作業を簡単化させるべく構成されており（通常、１０１０１０１０シーケン ス）且つメツセージビットが到着する前に同期プロセスが発生することを可能と すべく構成されているプリアンプルを有する入力データストリームの最初の部分 で行なわれる。

該ノードにおけるデータクロックは２つのフェーズ、即ちＣＬＫフェーズ１及び ＣＬＫフェーズ２から構成されており、それはヘッドエンドにおいて送信される 連続的な下流側ビットレートから派生される。従って、ＶＩＵノードからヘッド エンドへのバースト（パケット）送信は、ヘッドエンドに対して既知の周波数に おいてであるが未知のフェーズにおいて行なわれる。ＭＬＤ１１５２がそのフェ ーズを決定すると、そのフェーズはそのバースト送信に亘って一定である。従っ て、ＭＬＤ１１５２がそのプリアンプルのフェーズを確かめると、それは、バー スト送信の残部に対し何等調節を行なうことはない。

このビット時間の中心は、ビット期間をとることにより計算され、即ち、高速ク ロック１１３６周期において測定されたビットのスタートと終了との間の時間を 取り且つ更にそれを２で割ることにより計算される。この測定は、ビット同期器 １１３８内のカウンタにより行なうことが可能であり、それは、ビット遷移が発 生する場合にスタートされ且つ次の遷移が発生する場合に停止される。ビットエ ツジとマスタクロックエツジとの間の時間関係を決定するために同様の計算方法 を使用することが可能である。データをとる適宜のシフトレジスタ１１３０の出 力１１４２−１１５６は、データエツジとマスタクロックエツジとの間の時間関 係から見付は出される。その具体化は、ビット同期器１１３８内のメモリ内のル ックアップテーブルから行なうことが可能であり、又ハードワイヤード論理又は 高速の専用マイクロプロセサの何れかで実時間で計算することが可能である。

へ・・　１エン゛ユニ・・ 図Ｆ−４及びＦ−５は、図Ｆ−１のヘッドエンドユニット１０２０のネットワー クヘッドエンドカードの１つのブロック図である。ネットワークブロードバンド ケーブル１０２６からの信号は受信器１１６０により受信される。キャリア検知 回路１１６２は、最大蓋然性検知器１１６４に対して信号を供給し、キャリア、 従って送信が存在するか否かを表わす。キャリアが存在しない場合には、ＭＬＤ 内の擬似サイレンスデータ供給源が活性化される。データそれ自身は、検知器１ １６６、ローパスフィルタ１１６８、増幅器１１７０及びレベル検知器１１７２ によって処理される。次いで、その結果得られるデータはＭＬＤ１１６４へ供給 される。

ＭＬＤ１１６４は、加算回路１１７４、バッファ１１７６、ローパスフィルタ１ １７８、フェーズ等化器１１８０及び減衰器回路１１８２を介してデータを再送 することが可能である。次いで、そのデータは送信器１１８４へ供給され、そこ で、該データは変調器１１８６におけるキャリア周波数を変調し、その出力はバ ッファ１１８８及びダイプレックスフィルタ１１９０を介してブロードバンドネ ットワークケーブル１０２６へ供給される。

トランクへの接続は、ＭＬＤ１１６４からバス１１９４へ信号を供給するモデム バスマルチプレクサ１１９２を介して与えられる。バス１１９４からの信号は、 図Ｆ−５に示した如（、コネクタ１１９６へ供給される。コネクタ１１９６は、 図Ｆ−６に示した如く、ＩＯＰカードへ結合する。

クロック発生器回路１１９８は、図Ｆ−２に示したタロツク回路を有している。

ＰＡＬデコードコントローラ１２００は最良のクロックを選択するための論理を 有している。図Ｆ−５は、周波数合成器１２０４へ適宜の入力を供給することに より特定のＮＨＣの周波数チャンネルを選択するための周波数スイッチマルチプ レクサ１２０２を示している。図Ｆ−５は、更に、リセットデコード欠陥発生器 １２０６及び電源回路１２０８も示している。

図Ｆ−６は図Ｆ−１のｒｏｐカード１０３２のブロック図である。図Ｆ−４及び Ｆ−５に示した如く、４つのＮＨＣカードの各々は、コネクタ１１９６を介して 制御器／インターフェース回路１２１０へ接続されている。制御器／インターフ ェース回路の構成は、本明細書において説明した音声インターフェースユニット に関して使用されるものと同一である。フェーズロックループ１２１２は、ＩＯ ＰタイミングをＮＨＣのタイミングと同期させる。ＰＣＮハイウェイ１２１４は 、ＶＩＵにおいて使用されるＰＣＭハイウェイと同一であり、トランクデータバ ッファ１２１６へ結合されている。これは、図Ｆ−１に示した如く、トランクバ ス１０３４ヘデータを供給する。特定のトランクカードアドレスは、トランクア ドレスバッファ１２１８及びアドレスデコード回路１２２０を介して供給される 。

Ｉ　ＯＰ　ハ、ＥＰＲＯＭ及びＥＥＰＲＯＭＩ　２２４及びＤＲＡＭ１２２６に 対してアクセスを有するマイクロプロセサ１２２２によって制御される。インタ ーフェース及びクロック回路１２２８は、ＤＲＡＭ１２２６をアドレス及びデー タバス１２３０及び１２３２へ結合している。クロック回路１２３４は、制御器 ／インターフェース回路１２１０ヘクロツクを供給するために使用される。

Ｉ１０プロセサカード（ＩＯＰ）は、２４個迄の全二重音声タイムスロットを制 御するために使用される汎用ＣＰＵカードである。これらの音声接続は、４個の チップセット１２１０及びモデムバス１１９６を介しての４つの音声チャンネル のうちの何れかからとすることが可能である。ｌＯＭＨｚの８０１８６マイクロ ブロセサがダイナミックＲＡＭの５１２にバイトからのソフトウェアを実行する 。１６にバイトのＥＰＲＯＭがＩＯＰがそれ自身テストを行ない且つブートされ ることを要求することを可能としており、且つ８にバイトのＥＥＦＲＯＭがコン フィギユレーション情報の非揮発的な格納を与えている。付加的な８にのＥ　Ｅ 　Ｆ　ＲＯＭが使用可能である。このＥＰＲＯＭも、カード連続番号、製造日、 改定等を有している。回路１２２８は、ＤＲＡＭ制御、パリティエラーインタラ ブト制御、メモリ書込み保護、メモリリフレッシュ、ウォッチドッグタイマ等を 与えるために使用される。トランクグループバスインターフェースは、ＩＯＰを 該トランクグループ内の他のカードへ接続する。

４つのチップセット１２１０の各々は、２つのカスタムＬＳＩチップ及び８に× ８スタチックＲＡＭから構成されている。これらのチップセットは、内部バスを 介して互いに通信する。回路１２１０の各々は、受信器／送信器（Ｒｘ　／　Ｔ 　ｘ　）を有しており、それはＴＩＵバックプレイン上のモデム直列バスへイン ターフェースしている。パケット制御器（Ｐ　ＣＴ　Ｌ）は、トランクインター フェース及びサーバ回路へ接続するための２４個の全二重タイムスロットから構 成されるＰＣＭハイウェイを与えている。ＰＣＴＬは、更に、Ｐ−ＲＡＭ、パケ ット、トーン発生等に対するＩＯＰアクセスを与えている。

Ｐ−ＲＡＭ、パケットＲＡＭ、８ＫＸ８スタチックＲＡＭは、音声を格納し且つ バッファに信号を与えるために使用されている。これらのバッファは、入力及び 出力するパケットを保持すると共に、８０１８６と回路１２１Ｏとの間のハンド シェークのための幾つかのコマンドを保持している。８０１８６はこのＲＡＭの 読取り及び書込みを行なうことが可能である。更に、このＲＡＭは、ＩＯＰ上に ジャンパを付加し、３２ＫｘＳＲＡＭでオプションにより詰込むことが可能であ る。注意すべきことであるが、Ｐ−ＲＡＭは、該バックプレインからの５．０１ ８ＭＨｚのモデムクロックなしでは適切にアクセスすることは不可能である。

回路１２２８は、カスタムＬＳＩチップであり、それはＤＲＡＭ制御、メモリリ フレッシュ、データバッファ動作、及び書込み保護のためのタイミングの全てを 与える。それは、更に、ウォッチドッグタイマ及び８０１８６に対するＮＭＩ発 生を取扱う回路を有している。それは、エラーレジスタを有しており、該レジス タは、書込み保護エラー及びパリティエラー期間中の１８ビツトのアドレスを捕 獲する。

ＩＯＰカードは、最大で５１２にバイトのパリティチェックしたダイナミックＲ ＡＭを与える。ＲＡＭは、１２８にバイトのブロックでコンフィギュア即ち構成 することが可能である。チップ１２２８は、該ＤＲＡＭに対し制御タイミング、 アドレス多重化、メモリリフレッシュ及びデータバッファ動作の全てを与える。

全てのタイミングはモデム（ＮＭＣ又はＮＨＣ）から発生し、該モデムは２つの 直角な５．ＯＬ８ＭＨｚクロックを供給し、該クロックはＣＩＣチップ１２１０ によって使用されて内部状態タイミングのためにネットワークからデータを回復 する。

２０．０７２ＭＨｚフェーズロックループ回路は、マスクとなるべくプログラム されている４つのチップのうちの１つから５．０１８ＭＨｚタロツクを受信し且 つそれにロックする。２０．０７２ＭＨ２は、チップ１２２８へ供給され、それ は、６．１７６　Ｍ　ＨｚクロックをＰＣＭハイウェイ用にＣＩＣチップ１２１ ０へ帰還させる。チップ１２２８はそのＤＲＡＭ制御論理を同期させるために８ ０１８６からの１０．０３６ＭＨｚクロック（２０，０７２Ｍ　Ｈｚ　／　２　 ）を使用する。

ウォッチドッグタイマ（ＷＤＴ）機能は、チップ１２２８内に設けられており、 ソフトウェアのバグ又はハードウェアの機能障害によって発生される誤９たプロ グラム実行を検知する方法を与えている。

このＷＤＴは、８０１８６のバス上のＩ１０ボートとして表われ、且つ８０１８ ６マイクロブロセサに対するＮｏｎ−Ｍａｓｋａｂｌｅ　Ｉｎｔｅｒｒｕｐｔ（ 非マス力プルインダラブト）及びＲＥＳＥＴ（リセット）を駆動する。イネーブ ルされると、ソフトウェアは、Ｎｏｎ−Ｍａｓｋａｂｌｅ　Ｉｎｔｒｒｕｐｔを 回避するために２秒毎に１度ＷＤＴを刺激せねばならない。ＮＭＩの後２秒以内 に刺激されない場合にはチップ１２２８は８０１８６マイクロプロセサをリセッ トさせる。

理解される如く、本発明は、分散型インテリジェンスネットワーク内のノードヘ コード及びデータを迅速且つ効率的にダウンロードするための技術を提供してい る。

上述した説明は本発明の好適実施例の完全な説明であるが、種々の変形例、別の 構成、及び均等物を使用することが可能である。例えば、同軸ケーブルが好適実 施例において使用されているが、オプチカルファイバ及びその他の媒体を使用す ることも可能である。同様に、ＴＮＧ機能がＮ　Ｂ　Ｕ　／１−ドウエアによっ て実施されているが、物理的に別体のユニ・ブトを使用することも可能である。

更に、好適な時間領域多重化方法が各フレームの開始時においてＳＰインターバ ルを示してしており、２つのフレームが１サイクルを構成しているが、その他の 構成とすることも可能である。例えば、各サイクル内に２つのＳＰインターバル を有することに絶対的な理由がある訳ではない。

従って、上述した説明及び具体例は本発明の技術的範囲を制限するものとしてと らえるべきではなく、それは請求範囲によって確定されるべきである。

ＳＰ　−信号用パケット Ａ−１−′　のリス ＡＩＵ　−付随的インターフェースユニット／コンソール ＢＣ５Ｐ　−ブート制御信号用パケットＢＰ　−ブートパケット ＢＲ５Ｐ　−ブートリクエスト信号用パケットＣＩＤ　−コンフィギユレーショ ン識別子ＣＶＰ　−音声パケットクレーム ＨＲＵ　−ヘッドエンド再送ユニット ＩＥ　−個別的内線 ＩＯＰ　−Ｉ１０プロセサ ＬＵＡ　−ローカルユニークアドレス ＭＡＥ　−複数出現内線 ＭＬＤ　−最大蓋然性検知器 ＮＢＵ　−ネットワークブートユニットＮＭＷＳ　−ネットワークマネジャワー クステーション ＰＣＭ　−パルスコード変調 ＰＣＴＬ　−パケット制御回路 ＰＲＡＭ　−パケットＲＡＭ ＰＵＡ　−物理的ユニットアドレス ＲｘＴｘ　−受信／送信回路 ＳＬＥ　−システムリンクエックステンジョン Ａ−２−パケ・・　フ　−マ・・ ＴＩＭ−トランクインターフェースモジュ（バイトにおける長さ） クヘッダ及び７バイトを持ったトランスポートヘッダを有している。

２　ＣＲＣ ３チャンネル変化パッド １　モデムイネーブル／ディスエーブルパッドスキ　−　バケ・・　５ＳＰ−７ １パイ３　チャンネル変化パッド（モデム遅延に依存して変化する場合有り） ■　プリアンプル １　通常ＳＰと同一のデリミタ １４　データ ２　ＣＲＣ（ここでは、送信器がターンオフされる） ４６　アイドル時間 ３　チャンネル変化パッド １　モデムイネーブル／ディスエーブルパッド士バケ、、ＶＰ１９．５バ １６　２　ｍ　ｓに値するＰＣＭデータ１、５　パッド 立　ハ１７　、、　レーム　ＣＶＰ　−１９５バイ１　プリアンプル ■　通常ｖＰと同一のデリミタ ブー　パケ・・　ＢＰ　−１９，５パイ■　プリアンプル ｌ　ユニークデリミタ １６１６バイトのブートデータ １．５　バ１．ド フレームフ　−マ・・ スロップ　タイミングマーク　信号用スロット２８個の音声スロット （ＳＰ又は５ＳＰ）　（ＶＰ、ＶＰ。

又はＣＶＰ） １０バイト−１７Ｍスロット ７１バイト−ＩＳＰスロット ＋５４６パイ　−２８ＶＰスｏ−・ ６２７バイトー　（５０１６ビツト） ＋スロ・・ブ　２ビ・・ ５０１８ビット／フレーム×１フレーム／ＭＳ０６２０−０７ＦＦ　未使用、将 来の使用のためにリザーブ ０８００−０８０７　Ｐ　ＣＭ　Ｈｗ　ｙタイムスロットＯ制御ブロック（８） ０８０８−０８０Ｆ　Ｐ　ＣＭ　Ｈｗ　ｙタイムスロット１制御ブロック（８） ０８１０−０８１７　Ｐ　ＣＭ　Ｈｗ　ｙタイムスロット２制御ブロック（８） ０８Ｂ８−０８ＢＦ　Ｐ　ＣＭ　Ｈｗ　ｙタイムスロット２３制御ブロック（８ ） ０８ＣＯ−０８ＦＦ　未使用、将来の使用のためにリザーブ ０９００−０９３Ｆ　ネットワーク送信アクティブテーブル（６４） ０９４０−０９７　ネットワーク受信アクティプルテーブル（６４） ０９８０−０９ＢＦ　送信タイミングマークデータバッファ（６４） ０９ＣＯ−０９ＦＦ　受信タイミングマークデータバッファ（６４） ＯＡＯＯ−ＯＡ７Ｆ　ネットワーク送信ＳＰデータバッファ（１２８） ＯＡ８０−ＯＡＦＦ　ネットワーク受信ｓｐデータバッファ（１２８） ＯＢＯＯ−ＯＢ３Ｆ　ネットワークビジィ／フ１ノーテーブル（６４） ＯＲ１４−ＯＢ７Ｆ　ネットワーク受信ｓｐノトソシュテーブル（６４） ＯＲ１４−ＯＢＢＦ　ネットワーククＬ／−ム用ＶＰデータバッファ（６４） ＯＢＣＯ−ＯＢＦＦ　ネットワーク送信済ＣＲＣノくソファ（６４） ＯＣＯＯ−ＯＣＦＦ　ネットワーク送信ブート／り・ソファ０（２５６） ＯＤＯＯ−ＯＤＦＦ　ネットワーク送信ブートノく・ソファ１（２５６） ＯＥＯＯ−ＯＥＦＦ　ネットワーク受信ブートノく・ソファ０　（２５６） ＯＦＯＯ−ＯＦＦＦ　ネットワーク受信ブートノく、ソファ１　（２５６） １０００−１０３Ｆ　ネットワーク受信−ＰＣＭタイムスロットマツプ（６４） １０４０−１０７Ｆ　ネットワーク送信−ＰＣＭタイムスロットマツプ（６４） １０８０−１ＯＦＦ　未使用、将来の使用のためにリザーブ １１００−１１ＦＦ　利得レベルスイッチ又はトーンバッファ（２５６） １２００−１２ＦＦ　利得レベルスイッチ又はトーンバッファ（２５６） ＩＦＯＯ−ＩＦＦＦ　利得レベルスイッチ又はトーンバッファ（２５６） ８ＫＢ　Ｐ−ＲＡＭの終端 エキストラな利得レベルスイッチ又はトーンバッファ用に付加的なメモリを設け ることが可能である。

例えば、受信長いトーンバッファ（最大長さが６０Ｋを超えるものとすることが 可能）は、連続的な利得レベルスイッチ／トーンバッファを使用することにより 構成される。

Ａ−４−ブー　イメージフ　イルフ　−マ、・（バイトでの長さ） ２　イメージＩＤ−イメージタイプを識別２　バージョン−プログラムのバージ ョン番号を特定する ４　Ｅｘｅｃ、アドレス−プログラムのスタートアドレスを特定 ２　Ｅｘｅｃ、制御−イメージをブートした後の実行を制御するために 使用される。Ｅｘｅｃ。

制御がセットされると、 Ｅｘｅｃ、アドレス：フ イールドによって特定さ れるアドレスヘジャンプ することによりブートさ れたユニットがプログラ ムをスタートさせる。Ｅ ｘｅｃ、　制御がクリアさ れると、ブートされたユ ニットはブートプロセス サイクルを再スタートさ せる。この実行制御メカ ニズムは、ネットワーク ユニットがコンフィギユ レーションデータイメー ジを受信することを可能 とする。

２　ブロック数−このプログラムイメージ内に収容されるメモリブロックの 数を特定する ４　リザーブ済み 以下のものは各ブロックに対し繰返される。

２　長さ ２　ブロック番号−このブロックのブロックシーケンス番号を特定 ４　ロードアドレス−このブロックのロードスタートアドレスを特定 ２４５まで　メモリイメージ ２、　Ｃｈｅｃｋｓｕｍ−このブロックのＣＨＥＣＫＳＵＭ（チェック サム）を有する Ａ−５−ブー　リ　ニス パケ・・　フ　−マ・・ （バイトでの長さ） ６／１０／ｌ　４　リンクヘッダー発信元及び宛て先 ｌ　ブートセレクト−Ｂｏｏｔ 識別 ｌ　パケットタイブーブートリク を識別 ２　イメージＩＤ−リクエストさ 識別 ２　バージョン−ＷＯＲＤ、プロ グラムイメージ のバージョン番 号を特定。０ｘ ＦＦＦＦの値は 不定のバージョ ン番号を表わ す。

Ａ−６−ブー　′　パケ・・　フ　−マい（バイトでの長さ） ６／ｌ　Ｏ／ｌ　４　リンクへラダーソース及び宛て先アドレス ７　トランスポートヘッダ １　ブートセレクト−ブートＳＰとし てパケットを識 別 ｌ　パケットタイブーブート制御ＳＰ としてパケット タイプを識別 ２　チャンネル／フレーム−ＮＢＵが を特定 ８　タイムスロット−送信用に使用さ れるＶＴＳを特 定。ＶＴＳ番号 ２５５又は８番 目の値がＶＴＳ リストの終端を アイルと同様 ２　バージョン−ブートイメージファ イルと同様 ルと同様 ２　Ｅｘｅｃ、制御−ブートイメージ ファイルと同様 ２　ブロック数−ブートイメージファ イルと同様 表Ｃ−１ ＨＲＵ信号の説明 ＭＲＸＤ　ＭＯＤＥＭ　Ｒｅ　ｃ　ｅ　ｉ　ｖｅＤＡＴＡは、ＮＨＣによって回 復される再生された直列データ であり、５．０１８Ｍｂｐｓの レートでＴＩＵインターフェー スへ送給される。このデータス トリームは、フェーズｌクロッ クと同期され、且つデータは下 降エツジ上でシフトされる。次 いで、上昇エツジがサンプリン グクロックエツジとして使用さ れる。

送信用にＴＩＵインターフェー スにおいて受付けられた直列デ ータである。このデータレート も５．０１８Ｍｂｐｓである。

このデータストリームは、フェ ーズ１クロックと同期されねば ならず、且つデータは下降エラ ジでＮＨＣヘシフトされる。次 いで、その上昇エツジが使用さ れてＮＨＣによりデータをサン プルする。

ＭＴＸＥ−ＭＯＤＥＭ　ＴｒａｎｓｍｉｔＥｎａｂｌｅは、ＰＳＰ発生 器ではなく挿入されたデータの 供給源としてＭＴＸＤを選択す ることによりブロードバンド送 宿をイネーブルさせるアクティ ブ低信号である。ＭＴＸＥは、 有効な上流側送信が存在してい る場合にはアクディプとされて はならず、且つＮＨＣの内部キ ャリア検知とＯＲ処理されてこ の条件が侵害されていないこと を確保する。このｒＥｎａｂｌ ｅ　Ｌｏｃｋ（イネーブルロッ ク）」回路は、この信号は補助 的インターフェースへ適用する だけではないので必要であり、 且つＮＨＣ送信機能をディスエ −プルしてはならない。内部Ｎ ＨＣ欠陥信号又は外部ＮＨＣリ セットのみが下流側の送信をデ イスエーブル又はインタラブド させる。

ＭＡＣＬＫ　ＭＯＤＥＭ　ｒΔＪ　Ｃ１ｏｃＫは、ＮＨＣによって再生され る５、Ｏ１８ＭＨｚクロックで あり、ＴＩＵインターフェース へ送給される。このクロックは 、「フェーズ１」として説明す ることが可能であり、且つ５０ １５０±５％のデユーティファ フタを有している。このクロッ クの上昇エツジはＭ　Ｒｘ　Ｄサン プリングのために使用される。

ＭＢＣＬＫ　ＭＯＤＥＭ　ｒ旦Ｊ　Ｃ１ｏｃＸは、ＮＨＣにより再生され、 次いでＴＩＵインターフェース へ送給される５、０１８ＭＨｚ クロックである。このクロック は、「フェーズ２」又は「フェ ーズ１＋９０°」として説明す ることが可能であり、且つ５０ １５０±５％のデユーティファ フタを有している。

ＭＴＬＯＣＫ　〜　ＭＯＤＥＭ　エユ　ＬｏｃＫＥ旦はＴＩＵインターフェース へ 供給されるオーブンコレクタア クライン低信号であり、ＮＨＣ が４０．１４４ＭＨｚクロック Ｎ５ＹＮＣＡ及びＮ５ＹＮＣＢ の何れかとフェーズ及び周波数 ロックされていることを表わす。

ＭＦＡＵＬＴ　ＭＯＤＥＭ　ＦａｕｌｄはＮＨＣ機能障害を表わすアクティブ 高信号であり、該信号はＮＨＣ がＩＯＨによってリセットされ るまでアクティブのままである。

該欠陥信号がアクティブである と、ＮＨＣからの出力は非アク ライン又はトライステートに保 持され且つブロードバント送信 が停止される。

ＭＡＯ−２ＭＯＤＥＭ　Ａｄｄｒｅｓｓ　（０−２）はアドレスラインで、 それらは、ＭＲＳＴ〜に関連し て使用される場合には、ＭＯＤ ＥＭ　Ａｄｄｒｅｓｓ（モデム アドレス）が占有されているス ロットとマツチする場合には、 ＮＨＣカードのスタチックなリ セットを可能とさせる。

ＭＲ３Ｔ−ＭＯＤＥＭ　Ｒｅ５ｅｔは、ＴＩＵによって供給されるアクテ イブ低信号であり、それはアド レスされたＮＨＣをリセット状 態に保持する。

ＮＲＦｎｌ−３Ｎｅｔｗｏｒｋ　Ｒｅｃｅｉｖｅ　Ｆｒｅ　ｕｅｎｃ　（１− ３）は、ＮＨＣがオン動作する ために八つの受信周波数（上流 側チャンネル）のうちの一つを 選択するために使用される。尚、 「ｎコはＮＨＣＯ−４を表わす。

受信周波数は、ＴＩＵバックブ レーン上に位置されている回転 型ｈｅｘスイッチを介して選択 される。

注意：ネットワークモデム カードの場合には、 これらのスイッチは 送信又は上流側周波 数を選択する。

ＮＴＦｎｌ、−４Ｎｅｔｗｏｒｋ　Ｔｒａｎｓｍ１工　Ｆｒｅ　ｕｅｎｃ　（１ −４）はＮＨＣがオンに動作す るために１６個の送信周波数（ 下流側チャンネル）のうちの一 つを選択するために使用される 。尚、ｒｎＪはＮＨＣＯ−４を 表わす。送信周波数は、ＴＩＵ バックブレーン上に位置されて いる回転型ｈｅｘスイッチを介 して選択される。

注意：ネットワークモデム カードの場合には、 これらのスイッチは 受信又は下流側周波 数を選択する。

Ｎ５ＹＮＣＡ　Ｎｅ　ｔｗｏ　ｒｋ　旦」二１匹−ｃｌｏｃｋ　ｒＡ」は「マス ター 」クロックとしてＴＩＵバック ブレーンから受信された二つの ５．０１８ＭＨｚクロックのう ちの一つである。

Ｎ５ＹＮＣＡＯＫ　ＮＨＣ旦」−１ｊエ　Ｃ１ｏｃｋ〜　「Δ」　立上は、ＮＨ ＣｒＡ 」発生器が正確に動作している ことを表わす。

ＮＴＬＯＣＫＡ−ＮＨＣｒＡ」　エユ　Ｌｏｃｋｅｄは、ＮＨＣｒＡＪがＴＩ 供給源ヘフェーズロツクされて いることを表わす。

Ｎ５ＹＮＣＢ　Ｎｅｔｗｏｒｋ　ＬＬＬｉ　Ｃ１ｏｃｋ　ｒ旦」は、「マスタ ー」クロックとしてＴＩＵバッ クブレーンから受信される二つ の５．０１８ＭＨｚクロックの うちの一つである。

ＮＣＬＫＢＯＫ−ＮＨＣＱユニ　Ｃ１ｏｃｋ「旦」　仄五は、ＮＨＣｒＢ 」クロック発生器が正確に動作 していることを表わす。

ＮＴＬＯＣＫＢ−ＮＨＣｒ旦」　１ユ　Ｌｏｃｋｅｄは、ＮＨＣｒＢＪがＴＩ 供給源ヘフェーズロツクされて いることを表わす。

Ｐ５Ｖ　Ｐ５Ｖはバックプレーンプルアップ抵抗及び抵抗バック用のダ イオード分離型電圧源を供給す る。５０ｍＡの最大電流が使用 可能である。

ＣＹ（’−三ど＃イア１し） 日Ｇ、Ａ−３゜ ＦＩＧ、Ｃ−３゜ ＦＩＧ、−Ａ−７８゜ ＦＩＧ、Ｂ−１゜ ＦＩＧ、−８４゜ ＝　１　１　１　。

１−Ｔｔｈｊ’＋ｔ。□□エニーニー：　ＶＰＴＩ桝←ＦＩＧ、Ｂ−ａ ＦＩＧ　Ｂ−８゜ 日Ｇ　Ｃ−２゜ ＫＥＣａＩＮム　ＮｏＯ巳　ＦＬＯＷＩｊｔ八ｎｒｌ／”へ”１一つ （’ＡＬＬＩＮム　’−ＩＡＴ七ＪＮ　（＾ＬＬ二ワ　５丁ＡＴＩＯＩ４Ｃｋｕ Ｄ　ＥＸ丁ＥＮ５１ＱＮ　１５　ＡＮ　ＩＥ　ＡＩＪＣ＋（ＡＮ　ＡＣＣＥビ丁 　ＩＮ（ＯＭＩＮ６　（ＡＬＬｌＦＩＧ、−Ｅ−１゜ （ＡＬＬＩＪ　ａＸτｔＪ４＋ｌＯＮ　ｌ’＋　ＡＮ　Ｅ　ＡＮＣ）＋’＞　ｅ ａ５ＹＦＩＧ、Ｅ−乙 ０へＰＰしイ　ベεＯＲロ６ｔｏ闘巳）（：ＡＬＬａ）ＥＸＴＥ８５１ＯＮ　９ １Ｃ１ｍＴ　ｌ！０ＮＩ７日ＩＥ−３゜ （ＡＰビピイ　尺１７ＩＮ６） ぐＡｕｆｌｌ　ＱＴＥＮう１ＯＮ　５ｌ−ＩＡＥ　へＮロ　ＡＴ　ｗｉ　ｏｈａ 　５ｘｖｏｕ　ｃｐｇ　ＡＣＣＥ、”ｒ　ＴＨＩＩ−ＣＡＬk ＦＩＧ、−Ｅ−４゜ ＴＩ　ＲＡＣＣＣＣ下（・・Ａ○ （’ＡＬＬＥＤ　ＥＸＴＥ１４５１ＯＮ　１６１−＃己（ＣＱＮＦ１６Ｌ１ｇＥ ）ＦＱＩｉｊ　’ＳＩＮムＬ巳０岨工’ｍｐ己）ロコ５丑：Ｌ 四＝亜■ニー （ｇ＋５ｃｏ収「ｏｃｃｕｒ５） ｐｌうＣ０ＮＮ已ＣＴ　０ＣＣＬＩＫ５　ＦｊＸ　Ａ　１４４已（Ｃｏｇｒ＋ｂ ｕ＆乙ｐ　ＦＯＫ　’５１ＮａＥ　ＣＡＬＬ’　）ＱＣＩＥj ＦＩＧ、−Ｅ−ａ 」Ｈ三日＝コ （Ｍυ〜’！ｔＹ　ＴＯ芝） ａＴＥＮｂｌＱＮ　Ｆ＋　Ａ　ＭＡＥ　ＡＴ　ＬＥＡ５Ｔ　（ＭＥ　ＩＮｂＹ　 Ｍ９　）［Ａｃｅ！Ｐ丁ＲＥ５ＰＯＮＨＣＡｕｌｌＪ　ＥＫｒＬＮ５１Ｃ１ｌ（ １５）Ｉｔ）ＮＴ　Ａｌ１　ＦＩＲ５Ｔ　Ｍｆｆｌ１５Ｅ１　（Ａ１．ｌ　Ａ（ ：（’ＥＪ’７°　s）ＩＥ　（’ＡＬＬ ＦＩＧ、−Ｅ−８゜ ＣＡＬＬＩＮム　５τＡＴＩＱＩ（Ｃ入しＬ巳Ｏ５Ｔλゴｌｏｔ、１（５）（八 ＦＰＬＹ　Ｒ１１ｂ＆ＡＣに）　（ＡＰＦ’ＬＹ　Ｋ１１ｂｌｄＲＫＳＴ　Ｉ、 ＮＯ５ＥＣＯＮ９　ＭＥＭｅ＋Ｅ、５　０Ｆ　Ａ　ＨＩＪＮＴ　ＥＸＴｅＮ５１ ＯＮ　ＭＥ　５ＬｌｂイＦＩＧ、−Ｅ−９゜ □ ＥＥＴ−ム： （Ａｌ’ＰＬＹ謝ムｅＡｃに） ＦＩＫ５７　ＭＥ）（ｆ５こＦ、ＯＦＨυｌ　６ＫＯＬＩＦ’　已’２５１ＯＮ 　ｌｂ　Ｎ０丁　ＫＥＳＦＯ）４ＣＩＩ？Ｊ６ＦＩＧ、Ｅ−１０゜ ＣＡＬＬＩＮ６　ｂＴＡＴＩＯＮ　ＣＡＬＬ！　５ＴＡｎＯＮ（Ｓ）（へＦ已− Ｙ　ＢＬＩＳイπルと） ）ＩＬＩ）、ｌＴ　＆ｍＬＩＰ　ＡＮＣ）　Ｔ）ｔＥ　ＭＥＭ５巳尺５　Ａｍ　 Ｅ！Ｔｌａ　３ＬＩ５Ｙ　ＯＲ’ＡＯＴ　ＦＬ５’？（ＭＷ■ Ａ　Ｔｌ＜Ｌｌｌ、ＩＫ　１５　ＡＶＡＩＬＡ５ＬＥ　ＩＮ　Ｔ）ＩＥ　Ｆ１ｇ ５Ｔ　６ＫＯ１３ＰＦｉＧ、−三−１２゜ ＴＦ？、ＵＮＫ−こ尺Ｐ−！にＦ。

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Claims (43)

【特許請求の範囲】
1. １．ネットワーク内の多数のノードへブートイメージを送信する方法において、 一連のサイクルを画定するために周期的なタイミングマークを発生させる連続的 に実施されるステップ、尚（ｉ）各サイクル内の少なくとも一つのインターバル が信号用パケット（「ＳＰ」）インターバルとして指定され、宜つ（ｉｉ）各サ イクル内の複数個の他のインターバルがタイムスロットとして指定され、 与えられたＳＰインターバルにおいてブート制御信号用パケット（「ＢＣＳＰ」 ）を送信するネットワークブートユニット（「ＮＢＵ」）によって実施されるス テップ、尚ＢＣＳＰは、（ｉ）ブートイメージが送信されるべきであることを意 味するブート制御情報を有しており、（ｉｉ）該ブートイメージが後のサイクル において送信されるべき少なくとも１個のタイムスロットを特定し、且つ（ｉｉ ｉ）該ブートイメージを識別するイメージ記述子情報を有しており、 前記ＢＣＳＰが送信されたフレームに続く多数のサイクルの各々に対する前記特 定された一つ又は複数個のタイムスロット内において各々が前記識別されたブー トイメージの一部を有するブートパケットを送信する前記ＮＢＵによって実施さ れるステップ、を有する方法。
2. ２．請求項１において、前記ブートイメージを送信するステップが連続するサイ クルに亘って実施される方法。
3. ３．請求項１において、更に、 前記特定のタイプのブートイメージを特定するＢＣＳＰの存在に関し所定の時間 の間テストし、前記所定の時間内にＢＣＳＰが不存在の場合には、前記特定のタ イプのブートイメージを特定するブートリクエスト信号用パケット（「ＢＲＳＰ 」）を送信する、 上記各ステップであって特定のタイプのブートイメージを要求するノードによっ て実施される各ステップを有する方法。
4. ４．請求項１において、更に、少なくとも１個のタイムスロットをクレームする ステップであって前記ブートパケットを送信するステップの前に前記ＮＢＵによ って実施されるステップを有する方法。
5. ５．請求項４において、前記クレームするステップが、 フリーであると考えられるタイムスロットを決定し、 そのタイムスロット上に前記ＮＢＵにユニークなクレーム用パケットを送信し、 そのタイムスロットを検知し、 送給された前記クレーム用パケットの受領を検証する、 上記各サブステップを有する方法。
6. ６．請求項１において、前記ＢＣＳＰを送信するステップが、複数個のチャンネ ル上で同時的に実施され、且つ前記ブートパケットを送信するステップが単一の チャンネル上で実施される方法。
7. ７．請求項１において、前記ＢＣＳＰを送信するステップが、少なくとも１個の ブートパケットが送給された後に繰返される方法。
8. ８．ネットワーク内の複数個のネットワークブートユニット（「ＮＢＵ」）がど のＮＢＵが特定のブートイメージを特定するブートリクエスト信号用パケット（ 「ＢＲＳＰ」）に応答するかを決定する方法において、 一連のサイクルを画定するために周期的なタイミングマークを発生する連続的に 実施されるステップ、尚（ｉ）各サイクル内の少なくとも一つのインターバルが 信号用パケット（「ＳＰ」）インターバルとして指定され、且つ（ｉｉ）該サイ クル内の複数個の付加的なインターバルがタイムスロットとして指定され、 前記特定のブートイメージヘのアクセスを持った各ＮＢＵによって実施される各 ステップであって、前記ＳＰインターバル期間中にブート制御信号用パケット（ 「ＢＣＳＰ」）を送信するステップ、尚各ＮＢＵ用のＢＣＳＰは発信元としてそ のＮＢＵを識別し、ＢＣＳＰの受領をテストするステップ、最初に受信したＢＣ ＳＰがそれ自身から発信したものであるかを決定するステップ、最初に受信した ＢＣＳＰがそれ自身から発信したものである場合にのみマスターＮＢＵのステー タスをとるステップ、上記各ステップを有する方法。
9. ９．請求項８において、更に、前記マスターＮＢＵによって実施される各ステッ プであって、与えられたＳＰインターバルにおいてブート制御信号用パケット（ 「ＢＣＳＰ」）を送信するステップ、尚前記ＢＣＳＰは、（ｉ）ブートイメージ が送信されるべきことを意味するブート制御情報を有し、（ｉｉ）前記ブートイ メージが後のサイクルで送信されるべき場合に少なくとも１個のタイムスロット を特定し、且つ（ｉｉｉ）前記特定のブートイメージを識別するイメージ記述子 情報を有しており、 前記ＢＣＳＰが送信されたフレームに続く多数のサイクルの各々に対し特定した 一つ又は複数個のタイムスロット内で各々が特定のブートイメージの一部を有す るブートパケットを送信するステップ、を有する方法。
10. １０．ヘッドエンドにおいて終端し且つ前記ヘッドエンドにおいて前記ヘッドエ ンドから単一方向受信バスへ変換される単一方向送信バスを持った時分割多重化 通信システムにおいて特定したタイムスロットにおいてノードから情報を送信す る方法において、 前記ノードから前記送信バス上にテスト信号を送信し、 前記ノードにおいて前記受信バスから前記テスト信号を受信し、 前記送信ステップと受信ステップとの間の経過時間を計算し、 前記ノードにおいて前記受信バス上の前記タイムスロットの到着時間の前で前記 経過時間に等しい時間量の時間において情報信号を送信する、上記各ステップを 有する方法。
11. １１．請求項１０において、更に、前記情報信号を発生するために音声信号をデ ジタル化させるステップを有する方法。
12. １２．請求項１０において、前記情報信号を送信するステップが、前記タイムス ロット内において前記情報を非同期的に送信することを包含する方法。
13. １３．請求項１０において、更に、 周期的タイミングマークを発生し、前記タイミングマークの間の期間はフレーム であり、各フレームは複数個のタイムスロットを有しており、第一フレーム内の 前記特定したタイムスロットにおいて第二ノードへ情報信号を送信し、前記第一 フレームは一つ置きのフレーム毎に発生し、第二フレーム内の前記特定したタイ ムスロットにおいて前記第二ノードから情報信号を受信し、前記第二フレームは 前記第一フレームの間に発生する、上記各ステップを有する方法。
14. １４．請求項１３において、前記周期的タイミングマークを発生するステップが 、公衆通信交換網からタイミング信号を受取り、且つ前記公衆通信交換網のタイ ミング信号を使用して前記タイミングマークを発生させることを包含する方法。
15. １５．複数個のノード間で情報を交換する通信システムにおいて、 前記ノードの各々を送信媒体のヘッドエンドへ結合させる単一方向送信媒体、 前記ノードの各々の開始端から延在する単一方向受信媒体、 前記送信媒体の前記ヘッドエンドにおいて受信した信号を前記受信媒体の前記開 始端へ転送するヘッドエンド変換手段、 前記受信媒体上に周期的タイミングマークを発生する手段、一対のタイミングマ ークの間の各インターバルはフレームであり、各フレームは複数個のタイムスロ ットを画定し、 第一ノードから前記送信媒体上にテスト信号を送信する手段、前記受信媒体上で 前記第一ノードにおいて前記テスト信号を受信する手段、前記テスト信号の送信 と受信との間の経過したスキュー時間を計算する手段、 前記受信手段における前記特定したタイムスロットの到着の前で前記スキュー時 間に等しい時間量の時間において特定したタイムスロットに対する情報を送信す る手段、 を有する通信システム。
16. １６．請求項１５において、更に、前記第一ノードへ結合されており前記情報を 発生するために音声信号をデジタル化する手段を有する通信システム。
17. １７．請求項１６において、前記送信媒体及び前記受信媒体が単一の物理的媒体 上の別々の周波数チャンネルであり、且つ前記変換手段が周波数変換器である通 信システム。
18. １８．請求項１７において、更に、各デジタル化手段が前記ノードの一つへ結合 されており且つ前記ノードの各々が別個のアドレスを有する複数個の音声信号を デジタル化する手段を有すると共に、各々が前記ノードのアドレスを格納するた めに前記ノードの一つへ結合されている複数個のメモリを有する通信システム。
19. １９．請求項１８において、更に、前記物理的媒体上に複数個の送信及び受信チ ャンネルを有しており、前記ノードの各々が一つを超えたチャンネル上で送信及 び受信する手段を有する通信システム。
20. ２０．媒体を介してネットワーク内の一つのノードにおいて音声送信に対するタ イムスロットをクレームする方法において、 （ａ）前記媒体上に周期的タイミングマークを与え、各タイミングマークはその 後に複数個のタイムスロットが続いており、 （ｂ）各ノードにおいてメッセージの存在に対し前記タイミングマークに続くタ イムスロットをモニタし、 （ｃ）各ノードにおけるメモリ内に占有されているタイムスロットのリストを格 納し、 （ｄ）発信元ノードにおいて前記メモリリストから決定されたクレームされ占有 されていないタイムスロットのランダムな一つにおいてダミーメッセージを送信 し、 （ｅ）前記送信したダミーメッセージの受信に関し前記媒体をモニタし、 （ｆ）受信したダミーメッセージを前記送信したダミーメッセージと比較し、 （ｇ）前記送信したダミーメッセージと受信したダミーメッセージとが実質的に 同一でない場合にはステップ（ａ）乃至（ｆ）を繰返し行ない、（ｈ）クレーム されたタイムスロットを占有された状態に維持するために前記クレームされたタ イムスロットにおいて一連のダミーメッセージを送信し、 （ｉ）前記クレームされたタイムスロットが占有されているものとして表示する ために他のノードにおける前記メモリリストをアップデートし、（ｊ）宛て先ア ドレスと、発信元アドレスと、前記クレームしたタイムスロットの位置とを持っ た前記発信元ノードから信号用パケットを送信し、（ｋ）前記信号用パケットに 対する応答に関し前記媒体をモニタし、 （ｌ）クレームした応答タイムスロットを指定する応答信号用パケットを受信し 、 （ｍ）前記クレームしたタイムスロットにおいて音声データを送信し且つ前記リ ターンタイムスロット内の音声データを音声信号へ変換する、上記各ステップを 有する方法。
21. ２１．請求項２０において、前記媒体が複数個の周波数チャンネルを有しており 、且つ、更に、前記チャンネルの各々を介して前記信号用パケットを送信するス テップを有しており、前記応答をモニタするステップが前記クレームしたタイム スロットを有するホームチャンネル上で行なわれる方法。
22. ２２．請求項２０において、更に、 （ｎ）受信ノードにおいて前記受信ノードに対してアドレスされた前記信号用パ ケットを受信し、（ｏ）前記クレームしたタイムスロットと所定の関係を持った 応答タイムスロットにおいて２番目のダミーメッセージを送信し、 （ｐ）前記送信した２番目のダミーメッセージの受信に関し前記媒体をモニタし 、 （ｑ）前記２番目のダミーメッセージを受信し、（ｒ）前記受信した２番目のダ ミーメッセージを前記送信した２番目のダミーメッセージと比較し、（ｓ）前記 送信した２番目のダミーメッセージと受信した２番自のダミーメッセージとが実 質的に同一でない場合にはステップ（ｏ）乃至（ｒ）を繰返し行ない、 （ｔ）音声通信が確立されたことを表わす前記発信元ノードヘアドレスされた信 号用パケットを送信し、 （ｕ）前記応答タイムスロットを占有した状態に維持するために前記応答タイム スロット内に一連の２番自のダミーメッセージを送信し、 （Ｖ）前記応答タイムスロットにおいて音声送信を送給する、 上記各ステップを有する方法。
23. ２３．請求項２２において、更に、前記他のノードにおいて占有されたタイムス ロットの前記メモリリストに対しリバースタイムスロットを付加するステップを 有する方法。
24. ２４．請求項２２において、更に、 前記受信ノードが別の送信でビジーであるか否かを決定し、 前記受信ノードがビジーである場合には前記受信ノードがビジーであることを表 わす信号用パケットを前記発信元ノードへ送給する、 上記各ステップを有する方法。
25. ２５．請求項２４において、前記媒体が複数個のチャンネルを有しており、且つ 、更に、前記発信元ノードが前記受信ノードと同一のチャンネル上にあるか否か を決定し、 前記受信ノード及び発信元ノードが異なったチャンネル上にあり且つ前記受信ノ ードがビジーである場合に付加的なノードに対し信号用パケットを送信し、前記 信号用パケットは前記受信ノードがビジーであることを表わし、 前記付加的なノードにおいて、前記信号用パケットを前記受信ノードから前記発 信元ノードの周波数チャンネル上の前記発信元ノードへ再送する、上記各ステッ プを有する方法。
26. ２６．媒体を介してネットワーク内の一つのノードにおいて音声送信に対するタ イムスロットをクレームする方法において、 （ａ）前記媒体上に周期的タイミングマークを与え、各タイミングマークは複数 個のタイムスロットが続いており、 （ｂ）各ノードにおいてメッセージの存在に関して前記タイミングマークに続く タイムスロットをモニタし、 （ｃ）各ノードにおけるメモリ内に占有されているタイムスロットのリストを格 納し、 （ｄ）発信元ノードにおいて、前記メモリリストから決定される占有されていな いタイムスロットのクレームされたランダムな一つにおいてダミーメッセージを 送信し、 （ｅ）前記送信したダミーメッセージの受信に関し前記媒体をモニタし、 （ｆ）受信したダミーメッセージを前記送信したダミーメッセージと比較し、 （ｇ）前記送信したダミーメッセージと受信したダミーメッセージとが実質的に 同一でない場合にはステップ（ａ）乃至（ｆ）を繰返し行ない、（ｈ）前記クレ ームしたタイムスロットを占有した状態に維持するために前記クレームしたタイ ムスロットにおいて一連のダミーメッセージを送信し、（ｉ）前記クレームした タイムスロットが占有されているものとして表示するために他のノードにおける 前記メモリリストをアップデートし、（ｊ）宛て先アドレスと、発信元アドレス と、前記クレームしたタイムスロットの位置とを持った信号用パケットを前記発 信元ノードから送信し、（ｋ）前記信号用パケットに対する応答に関し前記媒体 をモニタし、 （ｌ）クレームした応答タイムスロットを指定する応答信号用パケットを受信し 、 （ｍ）前記クレームしたタイムスロットにおいて音声データを送信し且つ前記リ ターンタイムスロット内の音声データを音声信号へ変換し、（ｎ）受信ノードに おいて前記受信ノードに対しアドレスされた前記信号用パケットを受信し、（ｏ ）前記クレームしたタイムスロットと所定の関係を持った応答タイムスロットに おいて２番目のダミーメッセージを送信し、 （ｐ）前記送信した２番目のダミーメッセージの受信に関し前記媒体をモニタし 、 （ｑ）前記２番目のダミーメッセージを受信し、（ｒ）前記受信した２番目のダ ミーメッセージを前記送信した２番自のダミーメッセージと比較し、（ｓ）前記 受信した２番目のダミーメッセージと送信した２番目のダミーメッセージとが実 質的に同一でない場合にはステップ（ｏ）乃至（ｒ）を繰返し行ない、 （ｔ）前記応答タイムスロットがクレームされていることを表わす前記発信元ノ ードに対しアドレスされた信号用パケットを送信し、 （ｕ）前記応答タイムスロットを占有した状態に維持するために前記応答タイム スロットにおいて一連の２番目のダミーメッセージを送信し、（ｖ）前記応答タ イムスロットにおいて音声送信を送給し、 （ｗ）前記受信ノードが別の送信でビジーであるか否かを決定し、 （ｘ）前記受信ノードがビジーである場合に前記受信ノードがビジーであること を表わす信号用パケットを前記発信元ノードへ送給し、 （ｙ）前記発信元ノードが前記受信ノードと同一のチャンネル上にあるか否かを 決定し、（ｚ）前記受信ノード及び発信元ノードが異なったチャンネル上にあり 且つ前記受信ノードがビジーである場合には付加的なノードへ信号用パケットを 送信し、前記信号用パケットは前記受信ノードがビジーであることを表わし、 （ａａ）前記付加的なノードにおいて、前記信号用パケットを前記発信元ノード の周波数チャンネル上で前記受信ノードから前記発信元ノードへ再送する、 上記各ステップを有する方法。
27. ２７．各ノードがアドレス情報によって特性付けられる少なくとも１個の関連し た電話を持っているネットワーク内のノード間の音声通信を確立し且つ維持する 方法において、 繰返し且つ連続して実施されるステップであって一連のサイクルを画定するため に周期的タイミングマークを発生するステップ、尚（ｉ）各サイクル内の少なく とも一つのインターバルは信号用パケット（「ＳＰ」）インターバルとして指定 され、（ｉｉ）各サイクル内の複数個の他のインターバルは音声タイムスロット （「ＶＴＳ」）として指定され、且つ（ｉｉｉ）各サイクル内のＶＴＳの対は音 声回路（「ＶＣ」）を画定し、 それの関連する電話から信号を受信する第一ノードに応答するノードによって実 施されるステップであって、未使用のＶＣの最初のＶＴＳをクレームし、ＳＰを 交換し、且つ前記ＶＣの２番目のＶＴＳをクレームする各ステップ、 前記第一及び第二ノードの各々によって実施されるステップであって、それらの それぞれのクレームされたＶＴＳ内に音声データを挿入するステップ、各ノード は他のノードへ送信するためにそれの関連する電話から受信した信号に基づいて 音声データを発生し且つ他のノードから受信した音声データをそれの関連する電 話へ付与する、 上記各ステップを有する方法。
28. ２８．請求項２７において、ＶＴＳをクレームする前記最初に言及したステップ が、 特定のＶＴＳの見掛けの使用可能性を確認し、前記見掛け上使用可能なＶＴＳ内 においてクレーム用音声パケット（「ＣＶＰ」）を送信し、衝突の不存在を表わ すために前記ＣＶＰが不変のままで受信されたことを検証する、 上記各サブステップを有する方法。
29. ２９．請求項２８において、各ノードが複数個の周波数チャンネルの何れかの上 で通信可能であり、且つ前記ＳＰを交換するステップが、前記チャンネルの各々 の上にコールリクエストＳＰを送給し応答用に単一のチャンネルを特定するサブ ステップであって前記第一ノードによって実施されるサブステップを有する方法 。
30. ３０．請求項２８において、各サイクルが第一フレーム及び第二フレームを有し ており、各フレームがＳＰインターバルと複数個のＶＴＳとを有しており、ＶＣ が前記第一及び第二フレームからの対応するＶＴＳから構成されている方法。
31. ３１．各ノードがアドレス情報によって特性付けられる少なくとも１個の関連し た電話を持っているネットワーク内のノード間において音声通信を確立し且つ維 持する方法において、 繰返し且つ連続的に実施されるステップであって一連のサイクルを画定するため に周期的タイミングマークを発生するステップ、尚（ｉ）各サイクル内の少なく とも一つのインターバルは信号用パケット（「ＳＰ」）インターバルとして指定 され、（ｉｉ）各サイクル内の複数個の他のインターバルは音声タイムスロット （「ＶＴＳ」）として指定され、且つ（ｉｉｉ）各サイクル内のＶＴＳの対が音 声回路（「ＶＣ」）を画定し、 オフフック条件を表わすと共に第二ノードに対して発生されたコールを表わすキ ーストロークの組合わせを表わすそれの関連する電話からの信号に応答して第一 ノードによって実施されるステップであって、未使用のＶＣの最初のＶＴＳをク レームするステップ、 前記最初のＶＴＳをクレームすることに成功することに応答して前記第一ノード によって実施されるステップであって前記第二ノードに対しコールリクエストＳ Ｐを送信するステップ、前記コールリクエストＳＰを受信することに応答して前 記第二ノードによって実施されるステップであって前記第一ノードへ受付けＳＰ 又はビジーＳＰを送給するステップ、 前記受付けＳＰを受信することに応答して前記第一ノードによって実施されるス テップであって前記第二ノードへＡＣＫ　ＳＰを送信し且つそれ自身の関連する 電話に対してリングバック信号又はビジー信号を付与するステップ、 前記ＡＣＫ　ＳＰを受信することに応答して前記第二ノードによって実施される ステップであってそれ自身の関連する電話をリング鳴動させるステップ、 オフフック条件を表わすそれの関連する電話からの信号に応答して前記第二ノー ドによって実施されるステップであって前記ＶＣの２番目のＶＴＳをクレームす るステップ、 前記２番目のＶＴＳをクレームすることを成功することに応答して前記第二ノー ドによって実施されるステップであって前記第一ノードへ回答ＳＰを送給するス テップ、 前記回答ＳＰを受信することに応答して前記第一ノードによって実施されるステ ップであって前記第二ノードへＡＣＫ　ＳＰを送給するステップ、前記第一及び 第二ノードの各々によって実施されるステップであってそれらのそれぞれのクレ ームしたＶＴＳ内に音声データを挿入するステップ、各ノードは他のノードへ送 信するためにそれの関連する電話から受信した信号に基づいて音声データを発生 し且つ他のノードから受信した音声データをそれの関連する電話へ付与する、 上記各ステップを有する方法。
32. ３２．請求項３１において、ＶＴＳをクレームする最初に言及したステップが、 特定のＶＴＳの見掛けの使用可能性を確認し、前記見掛け上使用可能なＶＴＳに おいてクレーム用音声パケット（「ＣＶＰ」）を送信し、衝突の不存在を表わす ために前記ＣＶＰが不変のまま受信されたことを検証する、 上記各サブステップを有する方法。
33. ３３．請求項３１において、各ノードが複数個の周波数チャンネルの何れかの上 で通信が可能であり、且つ前記コールリクエストＳＰを送給するステップが、前 記チャンネルの各々の上でコールリクエストＳＰを送給し、応答に対する単一の チャンネルを特定する各サブステップを有する方法。
34. ３４．請求項３１において、各サイクルが第一及び第二フレームを有しており、 各フレームがＳＰインターバルと複数個のＶＴＳとを有しており、ＶＣが前記第 一及び第二フレームからの対応するＶＴＳから構成されている方法。
35. ３５．ネットワークブロードバンド媒体を介してノードへ及びノードからメッセ ージを送信するシステムにおいて、 前記ネットワーク媒体の一方の端部へ結合されており第一周波数帯域において前 記メッセージを受信し且つ第二周波数帯域において前記ネットワーク媒体を介し て前記メッセージを再送するための複数個のヘッドエンド手段、前記第一及び第 二周波数帯域はチャンネルであり、前記ヘッドエンド手段の各々は異なったチャ ンネル上で動作し、 前記ネットワーク媒体へ結合されており前記チャンネルの全ての上で周期的タイ ミングマークを同時的に発生するタイミングマーク発生器、各々が前記ヘッドエ ンド手段の異なった一つへ結合されており前記ヘッドエンド手段に対するクロッ ク信号を発生する複数個のクロック発生器、各々が前記ヘッドエンド手段の異な った一つへ結合されており前記クロック信号をマスタークロックに対してフェー ズロック同期させるための複数個のフェーズロックループ、 各々が前記ヘッドエンド手段の異なった一つへ結合されており前記メッセージを 前記クロック信号と同期させるために前記タイミングマークの一つに続くタイム スロット内にメッセージのビットの部分的なオフセットを発生させるための複数 個のデジタルフェーズロックループ手段、 を有するシステム。
36. ３６．請求項３５において、更に、前記ヘッドエンド手段に結合されており各タ イムスロットの内容を検査し且つメッセージが不存在の場合に同期用のビットパ ターンを挿入する手段を有するシステム。
37. ３７．請求項３５において、更に、 各々が前記ヘッドエンド手段の異なった一つへ結合されており前記各クロック発 生器を外部クロックへ位相同期させるための複数個の第二フェーズロックループ 、 前記第二フェーズロックループの出力のうちの一つを前記マスタークロックとし て選択するための論理手段、 を有するシステム。
38. ３８．請求項３５において、前記各タイムスロットの最初又は最後の部分が、前 記デジタルフェーズロックループ手段がリセットすることを可能とするために何 らデータを有することがないシステム。
39. ３９．ネットワークブロードバンド媒体を介してノードへ及びノードからメッセ ージを送信するシステムにおいて、 前記ネットワーク媒体の一端へ結合されており第一周波数帯域において前記メッ セージを受信し且つ第二周波数帯域において前記ネットワーク媒体を介して前記 メッセージを再送する複数個のヘッドエンド手段、前記第一及び第二周波数帯域 はチャンネルであり、前記各ヘッドエンド手段は異なったチャンネル上で動作し 、 前記ネットワーク媒体へ結合されており前記チャンネルの全ての上で周期的タイ ミングマークを同時的に発生するタイミングマーク発生器、各々が前記ヘッドエ ンド手段の異なった一つへ結合されており前記ヘッドエンド手段に対しクロック 信号を発生する複数個のクロック発生器、各々が前記ヘッドエンド手段の異なっ た一つへ結合されており前記クロック信号をマスタークロックに対しフェーズロ ック同期させるための複数個のフェーズロックループ、 各々が前記ヘッドエンド手段の異なった一つへ結合されており前記メッセージを 前記クロック信号と同期させるために前記タイミングマークの一つに続くタイム スロットにおいてメッセージのビットの部分的なオフセットを発生させるための 複数個のデジタルフェーズロックループ手段、 前記ヘッドエンド手段に結合されており各タイムスロットの内容を検査し且つメ ッセージが存在しない場合に同期用のビットパターンを挿入する手段、各々が前 記ヘッドエンド手段の異なった一つへ結合されており前記各クロック発生器を外 部クロックに対し位相同期させるための複数個の第二フェーズロックループ、 前記第二フェーズロックループの出力のうちの一つを前記マスタークロックとし て選択する論理手段、を有しており、前記各タイムスロットの最初又は最後の部 分が、前記デジタルフェーズロックループ手段がリセットすることを可能とする ために何らデータを有することのないシステム。
40. ４０．請求項３９において、前記デジタルフェーズロックループ手段が、 前記受信メッセージを受信するために結合したデータ入力端を具備すると共に前 記受信データの周波数よりも少なくとも４倍の周波数を持ったヘッドエンドクロ ックへ結合されたクロック入力端を具備するシフトレジスタ、 前記受信データと前記ヘッドエンドクロックとの間の最小位相差に対応して前記 シフトレジスタの出力を選択する手段、 を有するシステム。
41. ４１．媒体上に再送するためにヘッドエンドユニット内の送信機へ供給すべきデ ジタル受信メッセージに対しヘッドエンドクロックを同朋させるための送信シス テムのヘッドエンドにおけるデジタルフェーズロック回路において、 受信メッセージを受信するために結合されたデータ入力端を具備すると共に前記 受信データの周波数の少なくとも４倍の周波数を持ったヘッドエンドクロックへ 結合されたクロック入力端を具備するシフトレジスタ、 前記受信データと前記ヘッドエンドクロックとの間の最小位相差に対応して前記 シフトレジスタの出力を選択する手段、 を有する回路。
42. ４２．複数個のヘッドエンドユニットをトランク電話線に対する複数個のトラン クインターフェースへ結合させるインターフェース回路において、前記各ヘッド エンドユニットは第一周波数において前記媒体からの送信を受信するための受信 機を持っており且つ前記媒体上へ再度送信するために送信機内において前記送信 を第二周波数へ変換し、各々が前記ヘッドエンドユニットの一つを複数個のタイ ムスロット全二重バスへ結合させる複数個のインターフェース回路、 前記全二重バスをトランクバスへ結合させるデータバッファ、 前記トランクバスに対しアドレスを供給するためのトランクアドレスデコーダ及 びバッファ、前記インターフェース回路及びアドレスデコーダ及びバッファへ制 御信号を供給するプロセサ、局所的クロックを前記ヘッドエンドユニットの少な くとも一つから受信したクロック信号に対し同期させるためのフェーズロックル ープ回路、を有するインターフェース回路。
43. ４３．図示し且つ説明したノードハードウエア。