JPS60250799A - 電気通信交換網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電気通信システムのためのスイッチング回路網
の分野にあシ、そして更に詳細に（まディジタル呼出し
制御信号及びディジタル通信信号が双方に共通な回路網
を共有しておシ、且つそれぞれ非同期性及び同期性のデ
ィジタル信号の通信に適合するスイッチング回路網に関
する。

従来の技術及び発明が解決しようとする問題点電話通信
技術は長期間に亘って進化されて来た、この間電話音声
通信が最重要事項であった。電話音声通信は伝統的に電
話設備につながれた回路を経て提供される。設備につな
がれた回路は回路又は通信路が全通話時間申告能動（ａ
ｃｔｉｖｅ）通話に別々に供されていることを特徴とし
ている。最近の通信路は時分割多重（ＴＤＭ）電話交換
におけるそれぞれ割当てられたチャンネルによってよシ
経済的に提供されている。

データ通信の急速に増大しつつある量を搬送できる通信
システムに対する考察及び必要性が一般的に通信システ
ムの製造にいくらかの重大な影響を与えたことは最近２
０年間にすぎない。電話音声通信の回路交換（ｃｉｒｃ
ｕｉｔ　５ｗ１ｔｃｈｅｄ）設計原理と対照的に、よシ
経済的なデータ伝送システムは典型的にバケツ）　（ｐ
ａｃｋｅｔ）スイッチング設計原理に基ずいている。パ
ケットスイッチングは回路又は通信路が順々に種々のデ
ータトラ／ザクショｙ（ｄａｔａ　ｔｒａｎｓａｃｔｉ
ｏｎ）に専ら委託されることを特徴としている。各デー
タトランザクションが一時通信路を占め、これが通信路
の帯域幅で割られたデータ量と一致する。

同期通信は回路交換設備によって最も効率的に処理され
る。各同期通信は帯域幅の利用に関係なく通信の全期間
中通信路又はヤヤンネルを占める。

非同期通信はパケット交換（ｐａｃｋｅｔ　ａｗＨｃｈ
−ｅｄ）設備によって最も効率的に処理される。時折ト
ランザクションと呼ばれている各非同期通信は帯域幅で
割られたデータ量が必要とする時間の間のみ回路の経路
の全帯域幅を利用する。回路交換設備を経て送信された
非同期データは使用可能な帯域幅をめったに使用しない
。パケット交換設備では、トラフィック（ｔｒａｆｆｉ
ｃ）が存在すれば全帯域幅が使用される。しかし、乍ら
パケット交換システムにおけるポ、−ト（ｐｏｒｔ）間
の非同期性の情報転送のため、音声、即ち同期情報転送
のためのこの型式のシステムを使用する試みは比較的込
み入った、複雑な解決方法となり、これは典型的に受け
入れ得るよりも少い性能を示している。パケット交換及
び種々の例示的なシステムの能力及び結果の広い概要が
米国カリフォルニア洲ペルモント市ワドワース（Ｗａｄ
ｓｗｏｒｔｈ）社の部門、ライフタイムラーニングパプ
リケーション（ＬｉｆｅｔｉｍｅＬｅａｒｎｉｎｇ　Ｐ
ｕｂｌｉｃａｔｉｏｎｓ）　によシ発行された［パケッ
ト交換明日の通信と現在（ＰａｃｋｅｔＳｗｉｔｃｈｉ
ｎｇ　Ｔｏｍｏｒｒｏｗ’ｓ　Ｃｏｍｍｕｎｉｃａｔｉ
ｏｎｓ）き題してロイ　デー、ロースナー（Ｒｏｙ　’
Ｄ、Ｒｏｓ　−ｎｅｔ　）によって情報を提供されてい
る。

非同期データ情報が回路交換設備によって非能率的に通
信されていることは明らかである。更に回路交換設備に
おける非同期データ伝送のため、の保持時間が音声通話
の典型的に期間を大きく越えることがある。従って広い
データトラフィック（ｄａｔａ　ｔｒａｆｆｉｃ）　は
典型的な回路交換回路網を著しく混雑にする傾向がある
。最近入手できるパケット交換設備は受信の遅れが典型
的に長すぎ、且つクワードも調和しないので音声のよう
な情報のための回路交換設備に対する実用的な代シの手
段ではないことも明らかである。

問題点を解決するための手段 本発明の目的はパケットスイッチとしても回路スイッチ
としてもオペレート可能である電気通信回路網を提供す
ることである。

また本発明の目的はすべてのユニットに共通に接続され
ているバスを経て複数のユニット間にノくケラト交換及
び回路交換の双方を提供することである。

更に他の本発明の目的はユニットの一方の呼出し制御部
とユニットの他方のものとの間の非同期呼出し制御信号
の伝送のため、及びユニットの他方のものの間の通信信
号の伝送のためのバスにおけるデータリード線へのアク
セスを決定する（ａｒｂｉｔｒａｔｅ）　ために、バス
のアドレスリード線及び制御リード線を経てユニットに
接続されているバス制御部を提供することである。

本発明によれば、電気通信スイッチング回路網は呼出し
制御部ユニットを含んでいる複数のユニットと；ユニッ
トの各々に接続されておシ、且つ呼出し制御ユニットと
他のユニットとの間に双方の呼出し制御信号の信号伝送
のために共通に利用可能であって、且つ呼出し及び他の
ユニットの呼出されたものとの間に信号を通信するデー
タリード線と；ユニットによってデータバスへのアクセ
スを決定するために　ニットの各々に接続されておシ、
従って１ユニツトのみが任意の時間に前記信号を送信す
ることができるバス制御部とを具備している。

バス制御部は：非同期伝送リフニス）　（ｒｅｑｕ−ｅ
ｓｔ）のためのユニットをポーリングするポール手段と
：該１つのユニットからの非同期伝送リクエストの発生
後時々、ユニットの１つからのデータパケットの伝送を
必要とするとき無期限にデータリード線にアクセスをグ
ランドする（ｇｒａｎｔ）ためのグランド手段と、該ユ
ニットのいくらかからの同期リクエスト信号の発生に応
答するようになっておシ、前記発生後プリセット時間に
開始して所定の時間の間同期信号を発生するためと、デ
ータポケット伝送を抑制し、且つ前記所定時間期間中に
データリード線を経て同期データ伝送をイネーブル（ｅ
ｎａｂｌｅ）するための同期サイクル手段とを具備して
いる。

本発明の１実施例においては、バス制御部はｌグループ
のアドレスリード線及び複数の制御リード線を経てユニ
ットに接続される。ポール手段は順々にユニットをポー
リングするための一連のアドレスを周期的に発生するた
めのカウンタを含んでいる。グランド手段は行列記憶手
段を含んでおシ、この行列記憶手段がリクエストフラグ
の形の非同期伝送リクエストの発生し、このリクエスト
フラグはユニットに対応するアドレスを記憶するために
ポールされた（ｐｏｌ　１ｅｄ）ユニットによって制御
リード線の１つのリクエストに割当てられる。アドレス
セレクト手段は行列記憶手段内の少くとも１つのアドレ
スの存在に応答するようになっていて、アドレスカウン
タを抑制し、そしてアドレスを行列記憶手段から引き出
さしめ、且つ制御リード線のグランドの１つの上にグラ
ンドフラグを発生すると同時数アドレスリード線上に割
当てせしめるためにあって、これによってアクセスはア
サート（ａｓｓｅｒｔ）　されたアドレスによって指示
された如くユニットはグラン）　（ｇｒａｎｔ）される
。

また本発明によれば、電気通信スイッチング回路網はス
イッチング回路網のバスに接続されたユニット間に信号
の伝送を提供するようにオペレートされ、この場合信号
はユニットの一方の呼出し制御部とユニットの他方々の
間に伝送するための呼出し制御信号と、呼出しと他方の
ユニットの呼出されたものとの間に伝送するための通信
信号との双方を含んでいる。オペレーションの方法にお
いて、バス制御部が非同期伝送リクエストのためにユニ
ットをポーリングすることによって、且つポールされる
ように応答したユニットの各々に対して無期限にバスに
アクセスするのをグランドすることによってユニットか
らの信号伝送のためにバスへのアクセスを決定する。バ
ス制御部はまた各々が複数のバスサイクルよシ成ってい
るフレーム周期を規定するためのフレーム及びクロック
信号を発生する。同期伝送のためにバスへのアクセスを
必要とするユニットはバスサイクルが呼出し制御部ユニ
ットによって指示されるのに先立って所定の時間に同期
リクエスト信号をアサートし、その後指示されたバスサ
イクル中にバス上に通信信号を送信する。指示されたバ
スサイクル中受信器として呼出し制御部ユニットによっ
て規定されたユニットは指示されたサイクル中にバスか
らの通信信号を受けとる。非同期伝送のためにアクセス
をグランドされた任意のユニットを含んでいる残シのユ
ニットは指示されたバスサイクルの全期間中伝送及び／
又は受信を停止する。

図面を参照して実施例を説明する。

実施例 実施例の説明において通信回路網のオペレーションに必
要な電力及びアース素子は、この等の素子が電子技術に
おける当業者においてよく理解されているので、論述さ
れてもいないし、例示されてもいない。簡潔のために、
電気通信スイッチング回路網のオペレーションのための
クロック信号の発生及び配電は通信回路網の理解に好都
合である点までに限定されている。図面に例示された実
施例は「オフ・ザ・シェルフ（ｏｆ　ｆ−ｔｈｅ−ｓｈ
ｅｌｆ）Ｊ構成素子から構成されておシ、−次シリコン
集積回路（時折カードと呼ばれる）が印刷回路板に取付
けられている。この印刷回路板はバックプレーンパネル
に接続可能であシ、このバックプレーンパネルは種々の
回路板間に信号を伝導するための種々のリード線を保持
している。

第１図において、冗長な対の回路網、Ａ及びＢは信頼性
のために設けられている。バス制御部Ａ及びバス制御部
Ｂは各々メインバスと、各々がメインバスをそれぞれ６
つまでのセグメントパスＡ及びＢの各々とインターフェ
ースするための６つまでのリピータＲとを含んでいる。

各セグメントにおけるセグメントバスのＡ及びＢの対は
３２までのユニットロケーション（ｏ−３１）Ｋｔｒ続
するために設けられている。すべてのバスはデータリー
ド線（ｄａｔａ　１ｅａｄｓ）及ヒフ　トＬ／スＵ　−
ｔ’ｓｓを備えている多重導線を含んでおシ、データリ
ード線及びアドレスｖ〜ド線は並行信号フォーマット（
ｆｏｒｍａｔ）のディジタル信号並びに種々の制御リー
ド線を保持するのに使用される。回路網Ａ又はＢの能動
なものと関連されているこれ等の素子のみが任意のある
時間において標準的には能動（ａｃｔｉｖｅ）使用にあ
る。各々のセグメントパスはその関連するリピータＲか
ら遠くはなれていて、ターミネータ（Ｔｅｒｍｉｎａｔ
ｏｒ）　Ｔによッテ終端すれる。ターミネータの各々は
関連するセグメントパス えておム且っ関連するバス制御部忙おいて使用するため
のリターンパリティ指示（ｒｅｔｕｒｎｐａｒｉｔｙ　
ｊｎｄｉｃａｔｉｏｎ）を備えている。

各々のユニットロケーション０−３１において、バス／
ユニットインターフェース回路は第９゛図及び第１０図
に例示されていておシ、且つ本開示の後の部分にょル詳
細に説明されている系統化された（ｒｅｇｉｍｅｎｔ）
信号プＯト：ｌル（ｐｒｏｔｏｃｏｌ）によってセグメ
ントバスに対する送信及び受信アクセスを設ける必要が
ある。各々のバス／ユニットインターフェース回路は、
それが第７図に例示された如き回路の如き回路を含むか
ぎシ、他方のものと同一である。各ユニットはいくつか
の特定のタスクの１つを排他的ＶＣ（ｅｘｃｌｕｓ　１
ｖｅｌｙ）行なうように特殊化されている。これ等のタ
スクのいくつかの実施例は次の通シである； アナログ電話局セットのためのライン回路インターフェ
ース及び同期信号； ディジタル電話局セットのためのライン′回路インター
フェース及び同期ディジタル信号の形成；ウワーク（ｗ
ｏｒｋ）ステーション又はポスト（ｈｏ−ｓｔ）コンピ
ュータのための非同期ディジタルライン回路インターフ
ェース； 同期信号のためのディジタルトランク（ｔｒｕｎｋ）回
路インターフェース；非同期信号のためのディジタルト
ランク回路インターフェース；電話回路網に必要な公知
の信号機能及び監視機能を提供するための、トーン受信
器、トーン発生器等の如き、同期ディジタル信号サービ
ス回路；例えばデータ及び／又は音声メツセージ設備の
特徴（ｆｅａｔｕｒｅ）を加えた同期及び非同期値のた
めのフィーチャー（ｆｅａｔｕｒｅ）インターフェース
。

上記に列挙したタスクは第１図の回路網を経て適切なユ
ニットに設けられることができる種々の通信サービスの
単なる例示である。リス）Ｋ述べられなかった１つのタ
スクは呼出しくｃａｌｌ）制御のタスクである。回路網
入及びＢのユニットロケーションの少くとも１つは呼出
し制御部ユニットによって占められている。呼出し制御
部ユニットはそれが他のユニットの呼出しと呼出された
ものきの間の通信経路を規定している限）、種々のコン
ピュータ制御されるスイッチングシステムのいかなるも
のにおいても中央制御部に類似している。

好例の呼び出し制御部ユニット又は任意の他のユニット
の構造及びオペレーションは、本発明の電気通信回路網
の理解にはそのようなものは重要でないので、図示され
てもいなければ詳細に説明さ、れていない。それは同期
及び非同期ディジタル信号１７）（７ター及びイントラ
（ｉｎｔｅｒ　ａｎｄ　１ｎｔｒａ）通信のためにそれ
自身能動的（ａｃｔｉｖｅｌｙ）に設けられている第１
図の電気通信回路網の１つである。第１図の回路網の構
造及びオペ、レーションは第２図乃至第１Ｏ図を参照し
てよシ詳細に説明する。

第２図のバス制御部はすべてのタイミングと、制御と、
結局「アドレス」及び制御リード線を経て関連するセグ
メントバスに通信されるアドレス信号との源である。標
準のオペレーションではユニットハスべての応答信号の
源である一ユニット及びバス制御部は「データ」リード
線を経て通信されるデータ情報信号の源である。

第２図を参照すると両方向マイクロプロセッサバス２０
１は８−ピットマイクロプロセッサ２００と、メモリ２
０２と、インターフェース回路２０３と、バススイッチ
オーバ回路２０４と、ボール及びグランド回路３００と
、同期サイクルカウンタ及びゼネレータ４００と、誤シ
検査回路５００との間に接続されている。メモ！Ｊ２０
２はバス制御部の構成オペレーショ７　（ｃｏｎｆ　ｉ
ｇｕｒ　ｉｎｇ　ｏｐｅ−ｒａｔｉｏｎ）ｔｙ）ために
マイクロブＤ−１ｒッｆ２００１Ｃよって具現されたル
ーチンを規定する永久に記憶されたプログラム命令（ｐ
ｒｏｇｒａｍ　１ｎｓｔｒｕｃ−ｔｉｏｎ）を備えてい
る。本実施例ではマイクロプロセッサはインテル（Ｉｎ
ｔｅｌ）　８０３１である。

メモリ２０２はまたマイクロプロセッサ２００によって
使用するための一時記憶を備えている。インターフェー
ス回路２０３は第６図及び第７図に例示された如くセグ
メントバスの１つにおける「データ゛」リード線６０７
を経てマイクロプロセッサバス２０１とユニットとの間
のデータ通信のために設けられている。第２図において
、バススイッチオーバ回路２０４は「他の使用」で明示
された制御リード線２１９に接続された入力を含んでお
り、且つ「使用」で明示された制御９−ド線２１８に接
続された出力を含んでいる。「他の使用」リード線２１
９は他のバス制御部のバススイッチオーバ回路の対応す
る出力によ多発生し、そして「使用」リード線２１８は
他のバス制御部のハススイッチオーバ回路の対応する入
力で終っている。バススイッチオーバ回路２０″４の主
な機能はどのバス制御部及びその関連する回路網が能動
（ａｃｔｉｖｅ）　モードのオペレーションであシ、そ
してどれがスタンバイモードのオペレーションであるか
の最終的な制御機能である。ｌ実施例におけるクロック
ゼネレータ２０５は内部水晶発振器及びフェーズロック
ループ回路（図示せず）よシ成っておシ、これは制御リ
ード線２１７の１つの「クロック」リード線上にクロッ
ク信号を発生し、且つ制御リード線２１６の「フレーム
」リード線上にフレーム信号を発生する。このクロック
ゼネレータはそれが３つの異なるモードのオペレーショ
ンを有才るように設計されている。第１のモートババス
制御部がスタンバイオペレーションにある時に生じ、こ
れは「他の使用」リード線２１９の状態によって指示さ
れる。第１のモードでは、クロックゼネレータ２０５は
他のバス制御部の対応するクロックゼネレータによって
生成される対応する信号と同期されているクロック及び
フレーム信号を提供する。第２モード及び第３モードの
いづれかはバス制御部が能動オペレーションにある間に
生ずる。第２のモードでは、クロック及びフレーム信号
はリード線５ＹＮＣＸ及び５ＹＮＣＹのいづれかに供給
されるタイミング信号と同期して発生される。これ等の
タイミング信号は遠隔システムで発生し、そしてユニッ
トの１つを経て通信される。第３のモードでは、クロッ
ク及びフレーム信号の発生は内部発振器のフリーランニ
ング（ｆｒｅｅ　ｒｕｎｎｉｎｇ）オペレーションにす
べて左右される。ナルパケットゼネレータ（ｎｕｌｌ　
ｐａｃｋｅｔｇｅｎｅｒａｔｏｒ）２０５は回路網にお
ける他の素子が「データ」リード線上に能動的に（ａｃ
ｔｉｖｅｌｙ）送信していない時に、ナルデータパケッ
トが「データ」リード線を浮動から防止するためにバス
に印加されるようにディフォル？　（ｄｅｆａｕｌｔ）
データゼネレータとして実質的にオペレートす机ナルパ
ケットゼネレータによる信号アサーション（ｓｉｇｎａ
ｌ　ａｓｓｅｒｔｉｏｎ）はバス２０７によって搬送さ
れる。ナルパケットゼネレータ２０６による信号アサー
ションは「同期サイクル」リード線２１５上の同期サイ
クルフラグの存在で妨げられる。

ポール及びグランド回路３００は回路網におけるユニッ
トを識別するためのすべてのアドレスの源であシ、且つ
またリセットユニット信号及びグランドフラグ（ｇｒａ
ｎｔ　ｆｌａｇｓ）の源である。これ等のアドレスは「
アドレス」リード線２１０上に提供され、且つパスリピ
ータ凡の各々及び誤シ検査回路５００に分配される。ボ
ールされる（ｐｏｌｌｅｄ）べきユニットアドレスの範
囲の如キオペレーショナルパラメータはマイクロプロセ
ッサ２００によって決定される。しかしながらボール及
びグランド回路３００の瞬間、瞬間のオペレーションは
ユニットによって発生され、且つ制御リード線２２１の
「リクエスト」リード線及び制御リード線２２５の「デ
ータ」リード線を経て受けとられるリクエストフラグ及
びデータフラグに応答する。

同期サイクルカウンタ及びゼネレータ４００は「クロッ
ク」及び「フレーム」リード線、２１７及び２１６上の
クロック及びフレームからノ（スサイクルのフレーム内
のバスサイクル発生を規定する。マイクロプロセッサ２
００が）（スサイクルの　゛範囲を規定し、この場合に
制御リード線２２４の「同期リクエスト」リード線を経
てユニットから受けとられる同期送信リクエストは「同
期サイクル」リード線２１５を経てグランドされる。

誤シ検査回路５００がバス制御部内に発生された信号及
び障害発生を検出するために残シの回路網に発生された
信号を監視する。誤シ検査回路５００によって決定され
る如き回路網の状態はマイクロプロセッサバス２０１を
経てマイクロ４填旙プロセツサ２００に利用することが
できる。誤シ検査回路５００はバス４０１を経て同期サ
イクルカウンタ及びゼネレータ４００によって行なわれ
るバスサイクルカウンティング、「アドレス」リード線
２１０を経てポール及びグランド回路３００によって行
なわれるアドレシング、）（ス２０７上のデータ情報、
「同期サイクル」リード線２１５上の同期サイクルフラ
グ、［制御パリティ（ＣＯＮＴＲＯＬ　ＰＡＲＩＴＹ）
Ｊ　リード線２２２上の制御パリティ信号、及び「リタ
ーンパリティ」リード線上２２３上のリターンパリティ
信号を監視する。制御パリイティ及びリターンパリティ
信号はターミネー１　（Ｔｅｍｉｎａｔｏｒ）Ｔによっ
て発生される。いくつかの検出された障害の下の誤シ検
査回路５００はボール及びグランド回路３００の制御オ
ペレーションのためにリード線５０１上にアボート（ａ
ｂｏｒｔ）信号を発生する。

ボール及びグランド回路３００は第３図に詳細に例示さ
れている。第３図の上方部分の回路は主としてリクエス
トフラグによって指示されるサービスリクエストのため
の回路網におけるポーリング（ｐｏｌ目ｎｇ）ユニット
に関する。第３図の下方部分における回路は主としてリ
クエストフラグの存在をアサートした（ａｓｓｅｒｔｅ
ｄ）、且つ最終的に各サービスリクエストを満足する種
々のユニットの記憶及び待ち行列技法（ｑｕｅｕｉｎｇ
）アドレスに関する。ボール及びプラント回路３００で
はアドレスはボールアドレスレジスタ３１０と、リセッ
トユニットアドレスレジスタ３１４と、ナルアドレスゲ
ート３１５と、グランドアドレスレジスタ３７８との任
意の４つの源から「アドレス」リード線２１０へ印加さ
れる。ポールアドレスレジスタ３１０がアドレスを「ア
ドレス」リード線２１０上にアサートし、毎回それはリ
ード線３１７を経てアドレスセレクト回路３２０によっ
てイネーブル（ｅｎａｂｌｅ）　される。ポールアドレ
スレジスタ３１０に対するアドレスはボールアドレスカ
ウンタ３１１によって発生され、それはリード線３１７
上の各イネーブル発生によって増分される。

ボールアドレスカウンタ３１１は時折バス２０１を経て
マイクロプロセッサ２００１Ｃよって規定される範囲で
連続アドレスを発生する。この範囲の１方端は最小ボー
ルアドレスレジスタ３１３に記憶され、そしてこの範囲
の他方の端は最大ボールアドレスレジスタ及び比較器回
路３１２に記憶される。オペレーションにおいて、毎回
ポールアドレスカウンタ３１１内に発生したアドレスは
範囲の最大に対応しておυ、この最大のポールアドレス
レジスタ及び比較器回路３１２がロード（ｌｏａｄ）信
号を発生し、これがボールアドレスカウンタ３１１をし
て、最小ボールアドレスレジスタ３１３にレジスタされ
る如く最小のアドレス範囲からカウンティングを開始せ
しめる。ナルアドレスゲート３１５はリード線３１Ｂを
経てアドレスセレクト回路３２０によって制御されて、
他のアドレスがナルパケットゼネレータ２０６を能動に
アサートしないとき、バスサイクル中に「アドレス」リ
ード線２１０上に所定のナルアドレスをデサートする。

リセットユニットアドレスレジスタ３１４はユニットリ
セット機能を備えておシ、この場合ユニットのアドレス
はバス２０１を経てマイクロプロセッサ２００によって
規定され、そしてユニットがリセットされたときアドレ
スセレクト回路３２０によって決定され、それがリード
線３２１上にリセットリクエストを受けとったことに応
答して「リセット」リード線２１２上にリセットユニッ
トフラグを発生すると同時に「アドレス」リード線２１
０上のアサーションをイネーブルする。

アドレスパリイテイ（ｐａｒｉｔｙ）　ゼネレータ３１
６は「アドレス」リード線２１０のパリイテイリード線
上にパリティ信号を発生することによって「アドレス」
リード線２１０上に現われる各アドレスに応答する。

第３図の下方部分における回路はボールされ、リクエス
トフラグをアサートさしたこれ等のユニットへのバスサ
イクルのグランド（ｇｒａｎ　ｔ　ｉｎｇ）に関する。

アドレスランチ３５０が「アドレス」リード線２１０上
のアドレスを受けとシ、そしてこれ等のアドレスをバス
３５２を経て先入れ先出し方式（ＦＩＦＯ）　セレクト
回路３６０と、ゲートウェイ及びディスエーブルユニッ
トアドレス回路３５４と、ポーリングラップアラウンド
メモリ３５７とへ送る。よシ大きな帯域幅に限定されて
いるユニットとよシ典型的な帯域幅に意図されているこ
れ等のユニットに関するものとの間には差別がつけられ
る。便宜上高速ユニットはゲートウェイユニットと呼ば
れ、そして残シのユニットはカードユニットと呼ばれる
。ゲートウェイユニット及びゲートウェイのディスエー
ブルユニットトカードユニットの双方のアドレスはマイ
クロプロセッサ２００によって規定されて−おり、且つ
バス２０１を経て受けとられる。これ等のアドレスはケ
ートウェイ及びディスエーブルユニットアドレス回路３
５４に記憶される。バス３５２上のアドレスが記憶され
たアドレスのものに対応する場合には、ゲートウェイ及
びディスエーブルユニットアドレス回路３５４はそれぞ
れのリード線３５５又は３５６の１方上に制御信号をア
サートする。

瞬間的に制御信号がアサートされない瞬間を仮定すると
、先入れ先出しセレクト回路３６０はアドレスをバス３
６１へ送シそしてカード先入れ先出しイネーブル信号を
リード線３６３上にアサートする。これはアドレスがア
ドレスバス上にアサートされた後２つのバスサイクルを
生ずる。アドレスされたユニットがポーリング発生（ｏ
ｃｃｕｒｒｅ−ｎｃｅ）に応答したとき、リクエストフ
ラグは「リクエスト」リード線２２１の１つを経てリク
エストラッチ３６４によって受けとられる。リクエスト
フラグはポーリングインシデント（ｉｎｃｉｄｅｎｔ）
につづくバスサイクル中に受けとられて、そして対応す
るリクエスト制御信号がリクエストランチ３６４によっ
てリード線３６５上に発生され、２つのバスサイクルが
ポーリングインシデントにつ′づく。カード先入れ先出
し３７１は先入れ先出しセレクト回路３６０からのアド
レスを記憶することによってリード線３６３及び３６５
上の信号に応答する。従って「カードユニット」アドレ
スは次のグランティング（ｇｒａｎｔ　ｉｎｇ）のため
に待機される。制御信号がリード線３５５上にアサート
された瞬間を仮定すると、アドレスバス上のポーリング
アドレスはゲートウェイユニットのアドレスであったと
きの場合のように、上記のプロセスは先入れ先出しセレ
クト回路３６０がゲート先入れ先出しイネーブル信号を
リード線３６２上にアサートする場合のみ変化され、こ
れによってゲートウェイユニットのアドレスをリード線
３６５上にリクエスト制御信号の存在するときゲート先
入れ先出し３７０において待ち行列（ｑｕｅｕｅ）に入
れられる。他方においてアドレスが割込み禁止（ｄｉｓ
ａｂｌｅ）として規定されたユニットのアドレスに対応
するとき、ゲートウェイ及び割込み禁止ユニットアドレ
ス回路３５４は制御信号をリード線３５６上にアサート
し、そして先入れ先出し３７０又は３７１のいづれも先
入れ先出しセレクト回路３６０によってセレクトされな
い。従って割込み禁示されたユニットがリクエストフラ
グを呼び出す（ｒａｉｓｅ）場合でも、そのアドレスは
その次のグランティング（ｇｒａｎｔｉｎｇ）のために
待ち行列に入れられない。ポーリングラップ・アラウン
ドメモリ３５７はバス３５２からのアドレス及び「リク
エスト」リード線２２１上のリクエストフラグ信号を受
けとる。リクエストフラグ信号が受けとられた場合に、
対応するメモリ位置が設定され、且つ同じアドレスがリ
クエストフラグ信号の不存在のときに再び受けとられる
までリセットしない。対応するメモリロケーションが設
定されたとき、ポーリングラップルアラウンドメモリは
割込み禁止信号をリード線３５８上にアサートし、これ
は先入れ先出しセレクト回路３６０が先入れ先出し３７
０及び３７１のいずれかを選択するのを妨げる。従って
、先入れ先出し３７０及び３７１のいづれにおいても任
意の１つのアドレスの１以上の出現（ａｐｐｅｒａｎｃ
ｅ）　防止されることをポーリングラップ−ラップアラ
ウンドは特徴としている。先入れ先出し３７０及び３７
１は全出力ボート及びナル（ｅｍｐｔ）’）出力ポート
を含んでおり、ここに対応する信号がアサートされて全
待ち行列アドレスのフル（ｆｕｌｌ）あるいはナル（ｅ
ｍｐｔｙ）の１方であるの如き各先入れ先出しの状態を
指示する。フル（ｆｕｌｌ）ポートはフルリード線３７
５上のワイヤ０ＲＥＤであシ、これはアドレスセレクト
回路３２０の入力に接続される。ナルボート（ｅｍｐｕ
ｙ　ｐｏｒｔ）はそれぞれのナルリード線３７２及び３
７３を経てグランドアドレス回路３８０の入力に接続さ
れる。グランドアドレス回路３８０は「グランド」リー
ド線２１４上のグランドフラグに応答して出力制御信号
を交互にす−ド＃！３８１及び３８２上に発生し、それ
ぞれの先入れ先出しが交互に予め待ち行列に入れられて
いるアドレスをバス３７６上に次々に出力せしめる。若
しも先入れ先出しの一方がナル（ｅｍｐｔｙ）であれば
、他方の先入れ先出しのみが待ち行列のアドレスを出力
せしめられる。バス３７６上に現われる各アドレスはグ
ランドフラグに応答してグランドアドレスレジスタ３７
８を経て「アドレス」リード線２１０に印加される。グ
ランドフラグが生じておシ、各々の場合にこれによって
アドレスセレクト回路３２０がユニット＄のパケット送
信の終シを指示し、そして同時に先入れ先出し３７０及
び３７１がナルである場合に、グランドアドレス回路は
バス３７６上にアサートされるべきナル（ｎｕ　１１　
）アドレスをナルアドレス源３７７によ゛つて生せしめ
る。フル（ｆｕｌｌ）信号がアドレスセレクト回路３２
０によって受けとられる場合に、ポ＋７ングは充分な待
ち行列の（ｑｕｅｕｅｄ）　アドレスがアドレスバス２
１０に印加されて少くとも１つのアドレススペースを先
入れ先出し３７０及び３７１の各々内に提供するまで維
持される。

第４図に例示された、同期サイクルカウンタ及びゼネレ
ータ４００の主な機能は、「データ」リード線２０７へ
の同期アクセスを制限する機能であシ、従って非同期通
信に利用可能であるいくつかのフェイルセイフ（ｆａ口
５ａｆｅ）　時間が常にある。ユニットはバスサイクル
が呼出し制御ユニットによってそれに割当てられる前に
同期リクエスト信号を２つのサイクルにアサートするこ
とができる。各同期リクエストは「同期リクエスト」リ
ード線・２２４の１つを経て受けとられて、そして「ク
ロック」リード線２１７上のクロック信号の制御の下で
同期サイクルリクエストラッチ４１０内にラッチされる
。１バスサイクル後、同期サイクルリクエストラッチ４
１６の状態は「アンド」ゲート４１１の入力に印加され
、この「アンド」ゲートは任意の低い信号アサーション
を「オ゛ア（ＯＲ）Ｊゲート４１２の入力に印加される
。オアゲート４１２の出力が「同期サイクル」リード線
２１５の基点（ｏｒｉｇｉｎ）である。「オア」　ゲー
ト４１２は、比較器４１５の出力が丈だ低くアサートさ
れた場合に、低信号アサーションを同期サイクルリード
線２１５上に送る。フレームラッチ（ｆｒａｍｅ　１ａ
ｔｃｈ）　４１３は「クロック」リード＃Ｊ２１７上の
クロック信号の制御の下で「フレーム」リード線２１６
上のフレーム信号を受けとシ、そしてバスサイクルカウ
ンタ４１４のクリア入力（ｃｌｅａｒ　１ｎｐｕｔ）に
フレーム信号を提供する。

バスサイクルカウンタは「クロック」リード線２１７上
のクロック信号によってオペレートされて、クリアされ
た零の状態から６３９のカウントまでをカウントし、そ
れからそれは遅延フレーム信号によってクリアーされる
。バスサイクルカウンタ４１４の出力はバス４０１の基
点である。この実施例ではバス４０１は誤り検査のとき
に使用するための並列な２送信号ビットを搬送し、且つ
比較器４１５の入力Ａに８つの最高位（ｈｉｇｈｅｓｔ
ｏｒｄｅｒ）の２進ビツトを提供する。比較器４１５の
他の入力Ｂは、バス４１７を経て、最大サイクルレジス
タ４１６の出力に接続される。最大サイクルレジスタは
マイクロプロセッサバス２０１を経てマイクロプロセッ
サ２００によって規定されたような、最大サイクル数を
記憶し、これを越える同期サイクルの発生は比較器４ｉ
５によって抑止される。

第５図に例示された、誤シ検査回路５００は回路網にお
ける種の誤シ発生に関して主としてマイクロプロセッサ
２００への情報の提供に関する。

誤シ検査回路５００はまたアドレスセレクト回路　−３
２０によって使用するために、アボート（ａｂｏｒｔ）
制御（Ｎ号を発生する。「データ」リード線２０７及び
「リタンーンパリテイ（ＲＥＴＵ几Ｎ　ＰＡＲＩＴＹ）
Ｊリード線２２３は検査データパリティ回路５１０によ
って監視される。リード線２０７及びリード線２２３の
いづれか上の信号内のパリティ倶シの場合には、検査ラ
ーータパリテイ回路５１０はパリティ誤シリード線ｓｉ
ｉ上にパリティ誤ｂｍ号を発生する。バケットカウンタ
５１２は「グランド」リード線２１４上のグランドフラ
グの各発生と共に零に初期設定される。パケットバイト
カランタ５１２が「クロック」リード線２１７上のクロ
ック信号をカウントし、そしてそれが４０９６のカウン
トに達した場合にそれは「オーバフロー」リード１ｌＪ
５１３上にオーバフロー信号を発生する。

オーバフロー信号はユニットが単一のパケット伝送内に
予期しない最大のパケット長さに達したことを指示する
。「同期サイクル」リード線２１５上の同期サイクル信
号の各発生は「クロック」リード線２２２上のインスタ
ント（ｉｎｓｔａｎｔ）り。

ツク信号に対してカウンタ５１２の応答を抑止する。マ
ルチプレクサ５１６はリード線２１５上の同期サイクル
信号のアサーション中を除き「アドレス」リード線２１
０の状態をバス５１７にゲートし、それからバス４０１
上のインスタントバスサイクルカウントがバス５１７に
ゲートされる二検査制御パリティ回路５１８は「制御パ
リティ」リード線２２２上のターミネータ（Ｔｅｒｍｉ
ｎａｔｏｒ）Ｔからのパリティ信号を受けとシ、そして
「制御パリティ」リード線２２２上に信号の少くとも１
つがアサートされた場合にパリティ誤シリード線５１９
上にパリティ誤シを指示する。誤シレジスタ５１５はリ
ード線５１１，５１３及び５１９のいづれか上に指示さ
れたような誤シ事象の一時的記憶のため設けられておシ
、且つまた県シの瞬間における伝送ユニットのアドレス
又はバスサイクルカウントのいづれかの一時的記憶のた
め設けられている。若しも例えばパリティ誤シが同期サ
イクル中に「データ」リード線２０７上に生ずれば、バ
スサイクルカウントが記憶されてそしてマイクロプロセ
ッサ２００を使用可能にする。若しも例えばオーバフロ
ー誤シが生じれば、最彼のグランドフラグ信号発生の時
点でのアドレスがマイクロプロセッサ２００に使用可能
にされる。パケットデータパリティ誤シ又はオーバフロ
ーのいづれの場合でも、アボート回路５１４はアボート
信号をアサートする。

第６図はリピータＲの１つを例示してい本。第１図のバ
ス制御部の各々はそのメインバスを６つまでの対応する
セグメントバスにインターフェースするために６つ才で
のＩＪピータＲを必要とする。

各セグメントバスは２２１乃至２２５で明示されたリー
ド線を含んでおシ、それ等の各々はバス制御部のメイン
バスの対応するリード線グループ２２１乃至２２５内の
単一のリード線に接続されている。メインバスにおける
リード線２０９．２１３．２１４．２１５．２１Ｂは増
幅器６４０乃至６４４を経てセグメントバスの対応する
リード線に結合される。リード線２１６及び２１７は反
転増幅器６４５及び６４６を紅てセグメントバスの対応
するリード線に結合される。セグメントバスにおいてリ
ード線に結合された増幅器は対応するユニット及び数百
の数字位置内の数字６と組合わされた１０の数字によっ
て識別されている。

「アドレス」リード線２１０の低位（Ｌｏｗｅｒｏｄｅ
ｒ）　アドレスは増幅器６５０を経てセグメントバスの
対応する「アドレス」リード線６１０に増幅器によって
結合されている。「アドレス」リード線２１０の残シの
高位（ｈｉｇｈｅｒ　ｏｄｅｒ）　７ドレスは、これ等
の高位リード線が特定のリピータＲにユニークな信号状
態組合わせである場合には、セグメントイネーブル（ｅ
ｎａｂｌｅ）信号が「イネーブル」リード＄６０１にア
サートされるように復号器（ｄｅｃｏｒｄｅｒ）によっ
て復号される。

データ転送制御回路は「アンド」ゲート６２２及び６２
３と、ＪＫフリップフロップ６２と、「オア」ゲート６
２５と、受信信号転送ゲート６２６の制御オペレーショ
ンのために図示の如く接続された「オア」ゲート６２５
及び「アンド」ゲート６２８と、送信信号転送ゲート６
２７とを含んでいる。データ転送制御回路は、ゲート６
２７を経て主バスの「データ」リード線２０７へ非同期
信号の伝送を許容するためのパケット伝送の場合に、グ
ランドフラグ信号及びセグメントイネーブル信号の同時
発生に応答する。同期信号の場合にはリード線４２００
１つのリード線上の遅延した同期リクエストは「アンド
」ゲート６２８によって使用されて同期サイクル信号を
「オア」ゲート６２５にゲートしてゲート６２７を経て
信号伝送を生せしめる。さもなくばゲート６２６がセグ
メントバスの「データ」リード線６０７へ受信信号伝送
を許容する。

第７図のセグメントバス／ユニットインターフェース回
路はユニットとセグメントバスの１つとの間の通信を提
供するのに使用される。これ等のインターフェース回路
の２つが各ユニットに対して必要であシ、一方はセグメ
ントバスＡに接続しておシ、そして他方はセグメントバ
スＢに接続している。各インターフェース回路は同期性
の又は非同期性のすべての形式のユニットに対してデー
タ情報転送機能とアドレス及びタイミングインターフェ
ース必要条件を備えている。

第７図のセグメントバス／ユニットインターフェース回
路では、リード線６１４乃至６１７上のグランドフラグ
、クロック、フレーム及び同期サイクル信号は反転伝送
ゲート７４４乃至７４７を経て対応するリード線７１４
乃至７１７にゲートされていて、「使用」リード線６１
８上の使用信号の制御下で関連するユニットによって使
用するためにあシ、「使用」リード線６１８は反転増幅
器７４８によってその制御ポートに結合されている。「
ナンド」ゲート７２４は関連するユニットからの、リー
ド線７６０上のアドバンストサイクルマツチ（ａｄｖａ
ｎｃｅｄ　ｃｙｃｌｅ　ｍａｔｃｈ）信号とリード線７
６１上の同期必要（Ｓｙｎｃｈｒｏｎｏ　ｕＳｒｅｑｕ
ｉｒｅｄ）信号との同時発生に応答してセグメントバス
の「同期リクエスト」リード線２２４上に同期リクエス
ト信号を発生する。比較器７５０は回路網内のセグメン
トバス／ユニットインターフェース回路の物理位置（ｐ
ｈｙｓｉｃａｌ　１ｏｃａｔｉｏｎ）に従って２進ビツ
ト状態によって規定されているスロットナンバー（ｓｌ
ｏｔ　ｎｕｍｂｅｒ）を受けとル、且つ「アドレス」リ
ード線６１０上のアドレスの低位（ｌｏｗｅｒ　ｏｄｅ
ｒ）ビットを受けとるために接続されている。比較器７
５０はスロットナンバー及びリード線６０１上のセグメ
ントイネーブル信号の存在において等しいアドレス拠応
答してその出力にアドレスマツチ信号を発生する。比較
器７５０の出力は図示の如（ＪＫフリップ−フロップ７
５１と、「アンド」ゲート７５２と、「ナンド」ゲート
７５３と、「オア」ゲート７５５と、反転伝送ゲート７
４１（！：に接続される。アドレスマツチ信号は反転伝
送ゲート７４１を経て関連するユニットに使用するため
にリード線７６６にゲートされる。ＪＫフリッグーフロ
ツノ７５１はリクエスト信号を関連するユニットからリ
ード線７６３及び「ナンド」ゲート７２１を経てセグメ
ントバスの「リクエスト」リード線２２１にゲートする
ためのタイミング信号を備えている。このタイミング信
号はマツチ信号の発生に応答して提供され、且つリード
線７１６ヘゲートされるときクロック信号の次の発生パ
ルスさ同時に生ずる。

ゲート７５２及び７５３の出力はＪＫフリップ−フロッ
プ７５７のＪ入力及び反転入力Ｋに接続される。ＪＫフ
リップ−フロップの出力Ｑはダ〜ン（ｄｏｎｅ）信号を
関連するユニットからリード線７６２及びナントゲート
７２５を経てセグメントバスの「データ」リード線２２
５ヘゲートするためのゲーティング（ｇａｔｉｎｇ）信
号を提供する。

ゲーティング信号は誉たＪＫフリップ−フロック７５７
の反転Ｑ出力から「オア」ゲート７５８の入力へ提供さ
れる。このゲーティング信号はリード線７１６上のクロ
ック信号の次につづくパルスの時に「グランド」リード
線６１４上のグランドフラグのパルスと比較器７５０か
らのアドレスマツチ信号の同時発生に応答して発せられ
る。このゲーティング信号はクロック信号の次につづく
パルスの時にグランドフラグ信号の次の発生に応答して
終結される。各セグメント／ユニットインターフェース
回路におけるそれぞれの「ナンド」ゲート７２１．７２
４及び７２５はセグメントバスに接続されている他のセ
グメントユニットのそれ等に「オアに結線（ＷＩＲＥ　
０Ｒｅｄ）」されている。

「オア」ゲート７５８は才たリード線７６４を経て関連
するユニットからのサイクルマツチ信号を受けとるため
拠接続された入力を含んでいる。

ＪＫフリップ−フロップ７５７からのゲーティング信号
又はリード線７６４からのサイクル妄ツチ信号のいづれ
かが「オア」ゲート７５８を経て「アンド」ゲート７２
３及び「アンド」ゲート７２２の反転入力に結合される
。「アンド」ゲ−ドア２２及び７２３はまた各々「使用
」リード線６１８に接続された反転入力を含んでいる。

受信伝送（ｒｅｃｅｉｖｅ　ｔｒａｎｓｍｉｓｓｉｏｎ
）ゲート７２６はデータ情報信号を関連するユニットに
よって受けとられるためにセグメントバスの「データ」
リード線６０７から「データ」リード線７０７へ結合す
るのに使用される。送信伝送（＃ｒａｎｓｍｉ　ｔえｒ
ａｎｓｍｉｓｓｉｏｎ）ゲート７２７はデータ情報信号
を関連するユニットから、「データ」リード線７０７を
経て、「データ」リード線６０７に結合するのに使用さ
れる。受信伝送ゲート７２６はリード線６１８上の使用
信号が存在していて、一方「オア」ゲート７５８の出力
がアサートされていないとき「オン」であって、そして
他の場合「オフ」である「アンドコゲ−ドア２２の出力
から制御される。送信伝送ゲート７２７は使用信号が存
在していて、一方「オア」ゲート７５８の出力がアサー
トされているとき「オン」であって、そして他の場合「
オフ」である「アンド」ゲート７２３の出力から制御さ
れる。セグメントバスの［リセシトユニット」リード線
６１３は「オア」ゲート７５５の入力に接続されておシ
、その出力がＤ型フリップ−フロップ７５６の入力りに
接続されている。アドレスマツチ信号と同時に生ずるリ
セット信号パルスの発生によってフリップ−フロップ７
５６は「クロック」リード１１１！７１６上に次のクロ
ックパルス発生の瞬間にその反転Ｑ出力にリセット信号
をアサートされる。このリセット信号は関連するユニッ
トに使用するために反転ゲート７４２を経てリセットリ
ード線７６５に結合される。

第１図に示されたユニットの各々は非同期データ情報信
号をその関連するセグメントバス／ユニットインターフ
ェース回路（第７図）及びセグメントバスを経て送信及
び受信する能力を有している。これ等のユニットのいく
つかは才た同期データ情報信号を送信及び受信すること
ができる能力を有している。このような能力はユニット
が同期データ流入（ｓｔｒｅａｍ　ｉｎ）のためのポー
トを備えている、例えばτＩ　ＴＤＭフォーマットの場
合又は１つまたはそれ以上のアナログあるいはディジタ
ル電話局セットのためのポートを備えている場合に必要
である。残シのユニットの少くとも１つは前述の呼出し
制御部（ｃａｌｌ　ｃｏｎｔｒｏｌｌｅｒ）ユニットで
ある。呼出し制御部ユニットはプロセッサとプログラム
及びデータメモリとを含んでいる。

呼出し制御部ユニットは公知の中央処理装置の典型的な
ものであって、電話スイッチング回路網における通信路
又はチャンネルの組立て（ｓｅｔｔｊｎｇｕｐ）及び取
外しくｆｅａｒ　ｄｏｗｎ）を制御するために、記憶さ
れたプログラム命令に従ってオペレート可能である。こ
の目的のための１つの適切なプロセッサはデバイスコー
ド６８００によって示されておシ、且つモトロラ（ｍｏ
ｔｏｒｏｌａ）から入手可能である。勿論、適切なプロ
セッサ入力／出力インターフェースがプロセッサとセグ
メントバス／ユニットインターフェースとの間のいかな
る信号レベル及びタイミング差をインターフェースする
のに必要である。同期ユニットはＴＤＭ電気通信スイッ
チング交換における通信回路網ポートの典型である、呼
出しセットアツプ情報を記憶するための接続メモリ（ｃ
ｏｎｎｅｔｉｎｇ　ｍｅｍｏｒｙ）、スーハハイサイリ
ステータスレジスタ（ｓｕｐｅｒｖｉ−ｓｏｒｙ　５ｔ
ａｔｕｓ　ｒｅｇｉｓｔｅｒｓ）等を必要とする。

種々の型式のユニット構成及びオペレーションは、本開
示及び尚業者がもくろんでいる如き通信の特徴に関する
ディジタル制御ＴＤＭスイッチング回路網の構成及びオ
ペレーションに属する電子技術における自架者に明らか
であるので、説明しない。

電気通信スイッチング回路網のオペレーションにおいて
、インク及びイントラ（ｉｎｔｅｒ　ａｎｄｉｎｔｒａ
）ユニット通信はセグメント及びメインバスにおける「
データ」リード線を経由する。回路網に出入シする情報
信号に属するパケット化された（ｐａｃｋｅｔｉｚｅｄ
）データ通信は非同期通信能力を有しているユニット間
で「データ」リード線を経て通信される。同期データ通
信はパケット化されたデータ通信よシも優先して′Ｊ６
り、且つ回路網を出入シする情報信号に独占的に属して
いる。同期データ通信は常に「データ」リード線を軽て
同期能力を有しているユニット間に伝導される。回路網
を出入シするすべての情報に対する宛先見出しくｄｅｓ
ｔｉｎａｔｉｏｎ　１ｄｅｎｔｉｆｉｃａｔｉｏｎ）は
個々のユニットからのサービスリクエストに応答して呼
出し制御部ユニットによって割当てられる。各々のユニ
ットと呼出し制御部ユニットとの間の通信は非同期のパ
ケット化されたデータによって行なわれ、これはまた「
データ」リード線を経て伝送される。呼出し制御ユニッ
トは他のユニット及びメインバスと通信するためのＡ及
びＢセグメントバスの「データ」リード線以外の他の設
備を有していない。

パケット化されたデータフォーマットが第８図に示され
ている。

データパケットは４０９８″ｉｌ：でのワードから成っ
ている。各ワードは８の２進ビツトプラスパリテイピツ
ト（図示せず）よシ成っている。各ワードのビットは「
データ」リード線上に並列に伝送される。データパケッ
トのワードは電気通信スイッチング回路網全体に次々に
順次に同時通＠（ｂｒｏ−ａｄｃａｓｔ）される。パケ
ットの第１のワードはセキュリイテイビ７　ト（Ｓｅｃ
ｕｒｉｔｙ　ｂｉｔ）　（７）を含んでおシ、これはア
サートされたとき、パケットが回路網制御パケットであ
ることを指示する。ナル（Ｎｕｌｌ）　ビット（６）は
ナルパケットを指示するために単にバス制御部によって
アサートされ、そしてそれは任意のユニットが残シのワ
ードに応答するのを防止する。宛先モジュール（Ｄｅｓ
ｔｉｎａｔ−ｉｏｎ　Ｍｏｄｕｌｅ）　ビット（４乃至
０）はネットワークの中のどちらかが第１の回路網に類
似しているかを特定し、データパケットが１ｎに受ケト
ラれるように定められておシ、そしてルートビット（Ｒ
ｏｕｔｅ　ｂｉｔｅ）　（５）はどちらの２つまで可能
なモジュールスイッチユニットが、他の回路網が宛先モ
ジュールビットによって特定されている場合に、データ
パケットの伝送のために定められるかを指示する。第２
のワードは行先ユニットナンノミー（ビット７乃至Ｏ）
よシ成っておシ、これはユニットのデータアドレスに対
応しておシ、そのためにパケットの残シのワードは受信
のために意図される。

電気通信スイッチング回路網を経てパケット化されたデ
ータの形で伝送するための情報を受けとるいかなるユニ
ットも初めに各々がデータパケットの行先きして呼出し
制御部ユニットを規定しているヘッダー（ｈｅａｄｅｒ
）を有している１又はそれ以上のデータパケットによっ
てサービスをリクエストする。次いで、サービスリクエ
ストに応答して、呼出し制御部ユニットはその行先とし
てリフニスティングユニットを規定するヘッダーを有し
ているデータパケットを送信する。このパケットはまた
必要な受信ユニットの行先アドレスを含んでいる。これ
につづいて、リフニスティングユニットは１又はそれ以
上のデータパケットの形の情報を送信し、各データパケ
ットは呼出し制御部亙ニットによって規定される如きヘ
ッダーを有している。各パケットの伝送はｌ又はそれ以
上の起シ得る一時的停止を除いて連続であって、１又は
それ以上の他のユニットからの１又はそれ以上の同期伝
送を許容する。

「データ」リード線へのアクセスがグランドされ（ｇｒ
ａｎｔｅｄ）そしてパケット化されたデータが送信され
る信号プロトコルが第９図に例示されている。第９図は
８つの時間に関係した横の列を含んでお夛、これ等の横
の列は前の図における関連したリード線の括弧内の数字
表示と一緒に明示された如き信号及び機能の例示である
。「データ」リード線上で各バスサイクル中に送信され
る信号の性質が横の列で表示された「データ」によって
例示されておシ、この場合にナル（ｎｕｌｌ）データは
文字「Ｎ」によって示されておシ、同期データは文字「
Ｓ」によって示されておシ、そして各データパケットの
各ワードはデータパケットにおけるワードナンバーにつ
づく送信ユニットナンバーによって示されている。アド
レスはポール及びグランド回路３００によって「アドレ
ス」リード線２１０に対して発生される。この実施例で
はアドレス０乃至１９１が発生される。同期サイクルの
発生は「同期サイクル」リード線２１５上の同期サイク
ル信号によって規定される。この実施例ではリクエスト
フラグは、ハードワイヤードスロットナンバー１を有し
ていて、アドレス１の発生につづくバスサイクル内に、
ユニットによってアサートされる。しかしながら「デー
タ」リード線は同期伝送発生によってデータパケット伝
送に直ちに使用可能ではないので、「データ」リード線
はユニット１に直ちにグランド（ｇｒａｎｔ）されない
。

アドレシングは「データ」リード線が使用可能になる才
で続けられ、それから「データ」リード線がグランドさ
れるユニット１に対するアドレスがグランドフラグと同
時に生ずる。本実施例では１ユニツトのアドレス５はデ
ータパケット伝送のためにアクセスをリクエストする。

グランドフラグ発生につづくバスサイクルでは、ユニッ
ト１はパケット伝送を開始しそのワードの中の１及び２
が第８図と一致するヘッダー（ｈｅａｄｅｒ）情報であ
る。ユニット１は同期伝送発生によって割込すれる前に
ワード１乃至５を送信する。３バスサイクル後ユニツト
ｌは第６番目のワードを送信し、そしてそれが送信のた
め残されたそのパケットの１ワードのみを有するとき、
それはデータフラグ（ｄｏｎｅ　ｆｌａｇ）を「データ
」リード線２２５上に発生する。同期伝送によるなお他
の割込みにつづいてパケットの最後のワードがユニット
１から送信され、一方間時にユニット５及びグランドフ
ラグに対するアドレスがポール（ｐｏｌｌ）及びグラン
ド回路３００から提供される。ポール及びグランド回路
３００は直ちにアドレス１６等にリクエストするために
ポーリングを開始する。なお他の同期伝送割込み後ユニ
ット５はデータパケットを送信し始める。マイクロプロ
セッサ２００が最近あるとき（ａ−ｊ　ｓｏｍｅ　ｔｉ
ｍｅ　ｒｅｃｅｎｔｌｙ）ユニット１９がアドレスされ
ているバスサイクルにおいて、ユニット１９Ｖｃいくつ
かのオペレーションの不連続を検出したとき、リセット
ユニット信号がポール及びグランド回路３００によって
「リセットユニット」リード線２１３上にアサートされ
る。すべてのユニットは第９図に例示されたプロトコル
に従って非同期通信可能であシ、且つ図示されていない
がデータパケットの送信及び受信のための柔軟な記憶行
列（ｓｔｏｒａｇｅ　ｑｕｅｕｅｓ）と適切な呼出し監
視及び接続メモリ手段とを含んでいる。

第１０図に同期バスサイクルプロトコルが例示されてい
る。第１０図は６つの時間に関係した横の列を含んでお
シ、これ等は前の図中の関連したリード線の括弧内の数
字表示と一緒に表示された如き信号及び機能の例示であ
る。「データ」リード線上の各バスサイクル中に送信さ
れた信号の性質は横の列で表示された「データ」で例示
されており、この場合に非同宅臥データは文字ｒＰＪに
よって示されており、そして同期データはインスタント
（ｉｎｓｔａｎｔ）バスサイクルに対応する数学的ラベ
ルによって示されている。パケット化されたデータのた
めのアクセスプロトコルと同期バスサイクルプロトコル
との間の唯一の関係は、同期伝送の各発生と共に、パケ
ットアクセスプロトコルがあたかも同期伝送が停止する
まで時間が停止したかのように阻止されて、それからノ
くケラトアクセスプロトコルがそれが終ったところで正
確に再開始することである。フレーム信号パルスは１ミ
リ秒の周期で生じ、その間６４０バスサイクルの８つの
サブーフＬ／−ム（ｓｕｂ−ｆｒａｍｅｓ）の各々が生
ずる。同期サイクルリクエストは呼出し制御部ユニット
によって規定されたバスサイクル発生の時にユニットの
個々の１つの中に生ずる。各同期サイクルリクエストは
同期サイクルグランドが「同期サイクル」リード線２１
５上に提供されることができる瞬間に先立って１つのパ
スサイクルを生じ、この時間後に、単一のワード（ｓｉ
ｎｇｌｅｗｏｒｄ）　の伝送が「データ」リード線上に
生ずる。

伝送されたワードは呼出し制御部ユニットによって特定
されたユニットによってのみ受けとられる。

これ等のユニットは第１０図に例示されたプロトコルに
従って同期通信可能であシ、才た第４図のパスサイクル
カクンタ４１４に機能が多少類似している、ナンバーに
よってバスサイクル発生を規定するための回路手段と、
同期信号呼出しのための適正な監視及び接続メモリ手段
とを含んでいる。

本発明は、電気通信時分割多重スイッチング回路網が非
同期及び同期情報送信モードのいづれかで交互に動作可
能である実施例の説明で例示された。本発明は特許請求
の範囲に規定されている。

【図面の簡単な説明】 第１図ＩＳ本発明による通信回路網につながれたパケッ
ト及び回路のブロック線図である；第２図は回路網の１
つを通る通信の流れを制御するための、第１図に使用さ
れたバス制御部の概略的ブロック線図である； 第３図は第２図のバス制御部に使用されたポール及びグ
ランド論理回路の概略的ブロック線図である； 第４図は第２図のバス制御部に使用された同期サイクル
カウンタ及びゼネレータの概略的ブロック線図である； 第５図は第２図のバス制御部に使用された誤シ検査回路
の概略的ブロック線図である；第６図は第２図のバス制
御部に使用された複数のりピーク回路の１つの概略的な
ブロック線図である； 巣７図は第１図の通信回路網に使用された複数のセグメ
ントバスユニットインターフェース回路の１つの概略的
なブロック線図である；第８図は第１図の通信回路網を
経てパケット化されたデータの通信のためのアドレスフ
ォーマットの例示である； 第９図は第１図の通信回路網におけるパケット化された
データの通信のためのバスアクセスをグランドするバス
プロトコルタイミングの実施例の例示である： 第１０図は第１図の通信回路網における同期データの通
信のためのバスアクセスをグランドするための同期バス
サイクルプロトコルタイミングの実施例の例示である。 ２０４・・・・・・・・・・・・パススイツオーバ２０
５・・・・・・・・・・・・クロロクゼネレータ３１０
．３１１・・・・・・・・・ポールアドレスカウンタ３
５０・・・・・・・・・・・・アドレスラッチ３７０・
・・・・・・・・・・・ゲートアドレス先入れ先出し３
７２・・・・・・・・山・カード先入れ先出し３８０・
・・・・・・・・・・・り′ラントアドレス４１０・・
・・・・・・・・・・同期サイクルリクエストラッチ４
１５・・・・・・・・・・・・比較器５０１・・・・・
・・・・・・・アボート５１５・・・・・・・・・・・
・畝りレジスタ革１図 第４図 第５図 ７６５４３２１０　ごットナ壇く− 第８図

Claims (1)

1. 【特許請求の範囲】 １、呼出し制御部ユニットを含んでいる複数のユニット
   と； 該ユニットの各々に接続されておシ、且つ該呼出し制御
   部ユニットと他のユニットとの間の呼出し制御信号と、
   呼出し及び他のユニット９呼出されるものとの間の通信
   信号との双方の信号伝送に共通に利用できるグループの
   データリード線（６０７）と； 該ユニットによって該データリード線へのアクセスを決
   定するために該ユニットの各々に接続されておシ、１つ
   のユニットのみが任意の瞬間的な時間に該信号を送信す
   ることができるようになっているバス制御部（第２図）
   とを具備していることを特徴とする電気通信スイッチン
   グ回路網。 ２、該バス制御部が： 非同期伝送リクエストのために該ユニットをポーリング
   するためのポール手段（３１０，３２０）と；該１つの
   ユニットからの非同期伝送リクエストの発生後時々、該
   ユニットの１つからのデータパケットの伝送を必要とす
   るとき、無期限に該データバスにアクセスをグランドす
   るためのグランド手段（３５０乃至３８０）（！：； 該ユニットの任意のものからの同期リスエスト信号の発
   生に応答するようになっておシ、該発生後プリセット時
   間に開始する所定の時間中、同期サイクル信号を発生す
   るためと、該ユニットの任意のものからのデータパケッ
   ト伝送を抑制し、且つ前記所定の時間中、該データリー
   ド線を経て同期データ伝送をイネーブルするための同期
   サイクル手段（４１０乃至４２０）と を具備している特許請求の範囲第１項記載の電気通信ス
   イッチング回路網。 ３、該バス制御部がグループのアドレスリード線（６１
   ０）及び複数の制御リード線（６１４乃至６１８．２２
   １乃至２２５）を経て該ユニットに接続されておシ、そ
   して該バス制御部が：該アドレスリード線を経て順次に
   該ユニットをポーリングするために一連のアドレスを周
   期的に発生するためのアドレスカウンタ（３１１）を含
   んでいるポール手段と； ポールされたユニットに対応するアドレスを記憶するた
   めに該ポールされたユニットによって該制御リード線（
   ２２１）の１つのリクエストでアサ−）　（ａｓｓｅｒ
   ｔ）されたリクエストフラグの形で非同期伝送リクエス
   トの発生に応答する行列記憶手段（３７１）を含んでい
   るグランド手段と；該アドレスカウンタを抑制するため
   及び該行列記憶手段から該アドレスを引き出すために該
   行列記憶手段内に記憶されておし、且つ該制御リード線
   （２１４，６１４）のグランドリード線上にグランドフ
   ラグを発生すると同時に該アドレスリード線上にアサー
   トされた少くとも１つのアドレスに応答するアドレスセ
   レクト手段（３２０）と、を具備している特許請求の範
   囲第１項記載の電気通信スイッチング回路網。 ４、該バス制御部が更に： 該ユニットの任意のものからの同期リクエスト信号の発
   生に応答するようになっておシ、該発生後プリセット時
   間に開始する所定の時間の間同期信号を発生するためと
   、該ユニットの任意の１つからの任意のデータパケット
   伝送を抑制し、且つ該所定の時間中核データリード線を
   経て同期データ伝送をイネーブルするための同期サイク
   ル手段（４００）を具備している特許請求の範囲第３項
   記載の電気通信スイッチング回路網。 ５、該バス制御部が更に： 該制御リード線のクロック及びフレームリード線上にク
   ロック及びフレーム信号を発生するための手段（２０５
   ）であって、各々のフレーム信号が所定の複数のｎクロ
   ック信号周期の合計に対応する周期を有している手段を
   具備しておシ、該同期サイクル手段が： 各フレーム周期の部分を規定するように設定可能であっ
   て、該フレーム周期内に同期サイクル信号が許容され、
   且つ各部分の間にイネーブル信号を発生するために該ク
   ロック及びフレーム信号に応答する第１のゲーティング
   回路（４１２，４１６）と、 該制御リード線の周期サイクルリード線上に、該同期サ
   イクル信号を発生するために該クロック信号及び該イネ
   ーブル信号に応答し、且つ該制御リード線の同期リクエ
   ストリード線上に該同期リクエスト信号の各発生から所
   定の時間周期を遅らされる第２のゲーティング回路（４
   １０，４１１，４１２）と を具備している特許請求の範囲第４項記載の電気通信ス
   イッチング回路網。 ６、該ポール手段が更にニ アドレスの範囲の限界に対応する第１及び第２の限界に
   よって設定可能であって、該限界の他方に対応するカウ
   ントに達した該カウンタに応答して該限界の一方をロー
   ドされるようにするためのポール範囲制限手段（３１２
   ，３１３）を具備しておシ、これによってオペレーショ
   ンにおいてポーリング及び次のグランドがスイッチング
   回路網におけるユニットの最大可能数よシも少い母集団
   に制限されることができる特許請求の範囲第３項記載の
   電気通信スイッチング回路網。 ７、該グランド手段が更に： オペレーションを制限されているユニットの１つを規定
   するためにアドレスによって設定可能であって、且つ該
   行列記憶手段における対応するユニットアドレスの記憶
   を妨げるために該アドレスリード線上の対応するユニッ
   トアドレスの発生に応答するディスエーブルユニットア
   ドレス回路（３５４）を具備している特許請求の範囲第
   ３項記載の電気通信スイッチング回路網。 ８、該グランド手段が更に： 該行列記憶手段内に現在記憶されたアドレスに対応する
   アドレスの該行列記憶手段内の記憶を妨げるためのリク
   エストフラグに応答するラップアラウンド回路（３５７
   ）を具備している特許請求の範囲第３項記載の電気通信
   スイッチング回路網。 ９、該グランド手段が更に： ポール手段から提供できるアドレスの各々に対応するメ
   モリ位置を貧んでいるラップアララン）’回Ｍ（３５７
   ）であって、各メモリ位置がそのアドレス及びリクエス
   トフラグのアサーション（ａｓｓｅｒｔｉｏｎ）　の組
   合された存在で設定されるように動作可能であシ、且つ
   該リクエストフラグがアサートされない間そのアドレス
   の存在にリセットされるように動作可能であるラップア
   ラウンド回路（３５７）と、 対応するメモリ位置が設定される各アドレス発生に応答
   して、行列記憶手段における対応するアドレスの記憶を
   防止するための禁止信号を発生する手段（３６０）と を具備している特許請求の範囲第３項記載の電気通信ス
   イッチング回路網。 ｉｏ、複ａのユニットの各々が種々の制御＋）−ド線上
   の信号に応答し、且つ種々の該制御リード線基上に信号
   を発生して、該データリード線を経て呼出し制御信号及
   び通信信号を送信及び受信するためにそれぞれのバス／
   ユニットインターフェース回路（第７図）によって接続
   されておシ、該ハス／ユニットインターフェース回路が
   ：該アドレスリード線上のアドレスと該バス／ユニット
   インターフェース回路のプリセットアドレスとの間の交
   信に応答して該ユニットにおいて使用するためのアドレ
   スマツチ信号を発生するマツチング手段（７５０）と； 該ユニットからのリクエスト信号及び該マツチング手段
   からの該アドレスマツチ信号に直接つづいているクロッ
   ク信号のパルスに応答して該制御リード線のリクエスト
   リード線上にリクエスト信号をアサートするリクエスト
   ゲーティング手段（７２１，７５１）と； 該制御リード線のグランドリード線上のグランドフラグ
   及び該マツチング手段からの該アドレスマツチ信号の同
   時発生に直接つづくクロック信号のパルスで始するユニ
   ットグランド信号を発生し、且つその後肢グランドフラ
   グの次の発生に直接つづくクロック信号のパルスで始ま
   る該ユニットグランド信号の発生を終止するためのグラ
   ンドラッチ（７５２，７５３，７５７）と； 該グランドラッチからの該ユニットグランド信号の存在
   で生ずる該ユニットからのデータユニット信号に応答し
   て該制御リード線のダーンフラグリード線上にデータフ
   ラグ信号をアサートするダーンゲーティング手段（７２
   ５）と； 該グランドラッチからの該ユニットグランド信号又は該
   ユニットからのサイクルマツチ信号のいづれかに応答し
   て該ユニットから該データリード線に呼出し制御信号及
   び／又は通信信号を送信し、且つ該ユニットグランド及
   び該サイクルマツチ信号の双方の不在において該データ
   リード線から該ユニットへ交互に信号を送信する伝送ゲ
   ーティング手段（７２２，７２３，７２６，７２７，７
   ２８）とを具備する特許請求の範囲第３項記載の電気通
   信スイッチング回路網。 １１、該ハス制御部がグループのアドレスリード線（２
   １０）及び複数の制御リード線（２１３乃至２１８．２
   ２１，２２５）を経て該ユニットに接続されておシ、該
   バス制御部が： フレーム及びクロック信号を発生するためのタイミング
   回路（２０５）であって、該クロック信号がバスサイク
   ルの周期を規定している周期を有しておシ、該フレーム
   信号の周期内にｎクロック信号周期があるタイミング回
   路（２０５）と；該クロック信号に応答して該アドレス
   リード線を経て伝送するためにアドレスの源としてポー
   ル回路（３１０乃至３１６）及びグランド回路（３７０
   ，３７１，３７８）の１つと、該グランド回路からのス
   テータス信号の状態と、該制御リード線のデータリード
   線上のダーンフラグとを選択するためのセレクション回
   路（３２０，３８０）と；該クロック信号及び該フレー
   ム信号に応答して各フレーム周期中零からｎへのノ（ス
   サイクル発生を規定する同期サイクル回路（第４図）で
   あって、該規定されたバスサイクル発生の設定可能な範
   囲内でバスサイクル中に該制御リード線（２１５）の同
   期サイクルリード線上に同期サイクル信号をアサートす
   るために該制御リード線（２２４）の同期リクエストリ
   ード線上の同期リクエスト信号に応答する同期サイクル
   回路とを具備しておシ、但し該ポール回路はニ アドレスの設定可能範囲内で、該アドレスバス上を順々
   に、且つ該セレクション回路忙よって選択されている間
   にクロック信号の速さでアドレスをアサートするアドレ
   ス発生手段（３１０，３１３）を含んでおシ、 そして更にグランド回路を具備しておシ、該グランド回
   路が： 既に該アドレスバスから受けとった関連するアドレスに
   よって該制御リード線（２２）のリクエストフラグリー
   ド線上のリクエストフラグ信号の発生に同期する一時記
   憶手段（３５０）と；関連するリクエストフラグ信号の
   存在に応答して順々に記憶する一時記憶手段からのアド
   レスを記憶し、且つ該制御リード線（２１４）のグラン
   ドリード線上の該セレクト回路からのグランドフラグに
   応答して順々に各アサーションを該アドレスバス上に記
   憶されたアドレスをアサートする行列記憶手段（３７０
   ，３７８）であって、　フル状態又は空の状態の１方の
   状態にあるとき該行列記憶手段を指示するために該セレ
   クト回−に接続されている少くとも１つのステータス出
   力リード線（３７５）を含んでいる行列記憶手段とを含
   んでいる、特許請求の範囲第１項記載の電気通信スイッ
   チング回路網。 １２　複数のユニットの各々が種々の制御リード線上の
   信号に応答し、且つ種々の該リード線上に信号を発生す
   るために、該データリード線を経て呼出し制御信号及び
   通信信号を送信及び受信するようにそれぞれのバス／ユ
   ニットインターフェース回路に接続されておシ、該バス
   ／ユニットインターフェース回路が：　− 骸アドレスリード線上のアドレスと該バス／ユニットイ
   ンターフェース回路のプリセットアドレスとの間の交信
   に応答して該ユニットに使用するためのアドレスマツチ
   信号を発生するマツチング手段（７５０）と； 該ユニットからのリクエスト信号及び該マツチング手段
   からの該アドレスマツチ信号に直接つづくクロック信号
   のパルスに応答して咳制御リード線の該リクエストリー
   ド線上にリスエストフラグをアサートするリクエストゲ
   ーティング手段（７２１，７５１）と； 該制御リード線の該グランドリード線上の該グランドフ
   ラグ及び該マツチング手段からの該アドレスマツチ信号
   の同時発生に直接つづく該クロック信号のパルスで始ま
   るユニットグランド信号を発生し、且つその後肢グラン
   ドフラグの次の発生に直接つづく該クロック信号ρパル
   スで始まる該ユニットグランド信号の発生を終止するグ
   ランドラッチ（７５２，７５３，７５７）と；該グラン
   ドラッチからの該ユニットグランド信号の存在において
   生ずる該ユニットからのデーンユニット信号に応答して
   該制御リード線のデーンフラグリード線上に該デーンフ
   ラグ信号をアサートするデーンゲーテイング手段（７２
   ５）と：該グランドラッチからの該ユニットグランド信
   号又は紋ユニットからのサイクルマツチ信号のい線に呼
   出し制御信号及び／又は通信信号を送信し、且つ該ユニ
   ットグランド信号及び該サイクルマツチ信号の不在のと
   き信号を該データリード線から該ユニットに送信する伝
   送ゲーティング手段（７２２，７２３，７２７，７５８
   ）と、を具備する特許請求の範囲第１１項記載の電話通
   信スイッチング回路網。 １３、−　該データリード線及び該バス制御部が重複し
   た囚と（ハ）の１対の組合せを具備しておシ、該ユニッ
   トの各々が１対のバス／ユニットインターフェース・回
   路（第７図）を経て各対の組合せの該リード線に接続さ
   れておシ、該バス制御部の各々が該バス制御部のどれが
   それぞれ能動であシ、非能動であるかを決定するための
   使用回路を含んでおシ、各使用回路が各ユニットと現在
   使用中の該データリード線との間の交信をイネーブルす
   るために該バス／ユニットイン−フェース回路の各々に
   よって使用するように他のバス制御部からの使用信号の
   不在のとき使用信号を発生するためにあ石椿杵躇求の節
   ＦＭ４坑１頂肥載の雪姐通償回１１１４、スイッチング
   回路網のバスに接続されたユニット間に信号伝送を提供
   する電気通信スイッチング回路網（第１図）をオペレー
   トする方法において、 該信号がユニットの呼出し制御部の１方とユニットの他
   方との間に伝送する呼出し制御信号及び呼出しと他方の
   ユニットの呼出されるものとの間に伝送する通信信号の
   双方を含んでお＃）：ａ）　バス制御部（第２図）にお
   いて、Ｉ）　非同期伝送リクエストのために該ユニット
   をポーリングすること（第９図）、・＋１）Ｉ）ステプ
   においてボールされることに応答された各ユニットに無
   期限に該バスにアクセスをグランドすること（第９図）
   、 によって該ユニットから信号伝送のために該バスへのア
   クセスを決定すること； ｂ）　各々が複数のバスサイクルよシ成っているフレー
   ム周期を規定するためにフレーム及びクロック信号を発
   生すること（第１０図）、Ｃ）　同期伝送のために該バ
   スにアクセスする必要があるユニットにおいて、バスサ
   イクルが該呼出し制御部ユニットによって指示されるの
   に先立って所定の時間に同期リクエスト信号をアサート
   しく第１θ図）そしてその後肢指示されたノ（スサイク
   ル中に該バス上に通信信号を伝送すること（第１０図）
   、及び 該指示されたバスサイクル中に受信器として該呼出し制
   御部ユニットによって規定されたユニットにおいて、該
   指示されたバスサイクル中に該ノ（スから該通信信号を
   受けとること； ｄ）　ステップ（１１）においてアクセスをグランドさ
   れた任意のユニットを含んでいる残りのユニットにおい
   て、該指示されたバスサイクルの期間に亘って送信及び
   ／又は集信を停止することを含むことを特徴とする方法
   。