JPH0450634B2 - - Google Patents
Info
- Publication number
- JPH0450634B2 JPH0450634B2 JP24986283A JP24986283A JPH0450634B2 JP H0450634 B2 JPH0450634 B2 JP H0450634B2 JP 24986283 A JP24986283 A JP 24986283A JP 24986283 A JP24986283 A JP 24986283A JP H0450634 B2 JPH0450634 B2 JP H0450634B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- channel transistor
- capacitor
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 46
- 238000010586 diagram Methods 0.000 description 7
- 238000004088 simulation Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はMOS(絶縁ゲート型)トランジスタを
用いたスイツチド・キヤパシタ積分器(以後、
SC積分器と略記する。)に係り、特にそのクロツ
ク回路である。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a switched capacitor integrator (hereinafter referred to as
It is abbreviated as SC integrator. ), especially its clock circuit.
一般に、電子フイルタ、音声認識回路、音声合
成回路等に用いられるスイツチド・キヤパシタ積
分器は、第1図に示すように構成されている。即
ち、1はスイツチド・キヤパシタ回路(以後、
SC回路と略記する。)、2は演算増幅器であつて
非反転入力端(+)が接地されており、Cfは積分
用容量、CLは負荷容量、3はクロツク回路であ
る。上記SC回路1は、直列接続された第1、第
2のCMOSスイツチ(トランスミツシヨンゲー
ト)S1,S2と、直列接続された第3、第4の
CMOSスイツチS3,S4と、上記CMOSスイツチ
S1,S2相互の接続点とCMOSスイツチS3,S4の
相互接続点との間に接続された容量Cとからな
り、第3のCMOSスイツチS3の一端が入力ノー
ド4となつて入力信号が印加され、第1、第4の
CMOSスイツチS1,S4の各一端が接地され、第
2のCMOSスイツチS2の一端が出力ノード5と
なつて前記演算増幅器2の反転入力端(−)に接
続されている。上記第2、第3のCMOSスイツ
チS2,S3は第1相のクロツクパルス対(φp1,
φo1)により駆動され、第1、第4のCMOSスイ
ツチS1,S4は第2相のクロツクパルス対(φp2,
φo2)により駆動される。上記SC回路1の動作は
良く知られているように、入、出力ノード4,5
間にその電位差、容量Cの大きさ、クロツクパル
ス周波数(スイツチ周波数)に応じた電流が流れ
るものであり、入、出力ノード間に抵抗が接続さ
れた回路と等価になる。
Generally, a switched capacitor integrator used in electronic filters, speech recognition circuits, speech synthesis circuits, etc. is constructed as shown in FIG. That is, 1 is a switched capacitor circuit (hereinafter,
It is abbreviated as SC circuit. ), 2 is an operational amplifier whose non-inverting input terminal (+) is grounded, C f is an integrating capacitor, C L is a load capacitor, and 3 is a clock circuit. The SC circuit 1 includes first and second CMOS switches (transmission gates) S 1 and S 2 connected in series, and third and fourth CMOS switches connected in series.
CMOS switch S 3 , S 4 and the above CMOS switch
It consists of a capacitor C connected between the mutual connection point of S 1 and S 2 and the mutual connection point of CMOS switches S 3 and S 4 , with one end of the third CMOS switch S 3 serving as the input node 4. An input signal is applied, and the first and fourth
One end of each of the CMOS switches S 1 and S 4 is grounded, and one end of the second CMOS switch S 2 serves as an output node 5 and is connected to the inverting input end (-) of the operational amplifier 2. The second and third CMOS switches S 2 and S 3 are connected to the first phase clock pulse pair (φ p1 ,
The first and fourth CMOS switches S 1 and S 4 are driven by the second phase clock pulse pair (φ p2 ,
φ o2 ). As is well known, the operation of the SC circuit 1 is as follows:
A current flows between them in accordance with the potential difference, the size of the capacitance C, and the clock pulse frequency (switch frequency), and is equivalent to a circuit in which a resistor is connected between the input and output nodes.
また、第1図のSC回路1と演算増幅器2と積
分用容量Cfとで構成されるミラー積分器の入出力
特性は良く知られているように容量CとCfとの容
量比およびSC回路1のスイツチ周波数の関数で
あり、特にスイツチ周波数の一次式となる。した
がつて、スイツチ周波数に比例して積分時定数を
変化させることができ、上記ミラー積分器をフイ
ルタ構成単位としてスイツチド・キヤパシタ・フ
イルタ(SCF)に用いれば、フイルタリング周波
数をスイツチ周波数に比例して変えることが可能
になる。 Furthermore, as is well known, the input/output characteristics of the Miller integrator consisting of the SC circuit 1, the operational amplifier 2, and the integrating capacitor C f shown in FIG. It is a function of the switch frequency of the circuit 1, and in particular, it is a linear expression of the switch frequency. Therefore, the integration time constant can be changed in proportion to the switch frequency, and if the mirror integrator described above is used as a filter component in a switched capacitor filter (SCF), the filtering frequency can be changed in proportion to the switch frequency. It becomes possible to change the
なお、前記クロツク回路3は、一般的には第2
図aあるいは第2図bに示すように、クロツク入
力φをそのままクロツク出力φとして取り出すと
共に上記φ入力を1段のCMOSインバータI1によ
り反転させて反転クロツク出力を取り出し、あ
るいはクロツク入力φを2段のCMOSインバー
タI2,I3を介してクロツク出力φとして取り出す
と共に上記φ入力を1段のCMOSインバータI1に
より反転させて反転クロツク出力を取り出すよ
うにしている。 Note that the clock circuit 3 is generally a second clock circuit.
As shown in Figure a or Figure 2b, the clock input φ is taken out as it is as the clock output φ, and the φ input is inverted by a one-stage CMOS inverter I1 to take out the inverted clock output, or the clock input φ is taken out as the clock output φ. The clock output φ is taken out through the CMOS inverters I 2 and I 3 in one stage, and the φ input is inverted by the CMOS inverter I 1 in one stage to take out an inverted clock output.
第2図a,bに示したようなクロツク回路を使
用した場合、クロツク出力対φ,はそれぞれの
信号経路のゲート段数の相違によりCMOSイン
バータ1段分の位相差が生じている。 When a clock circuit as shown in FIGS. 2a and 2b is used, the clock output pair φ has a phase difference equivalent to one CMOS inverter stage due to the difference in the number of gate stages in each signal path.
〔背景技術の問題点〕
ところで、SC回路で必要とする2相のクロツ
ク対、つまり(φ1,1)(第1図ではφp1,φo1)
および(φ2,2)(第1図ではφp2,φo2)の位相
差が所定の関係になると、SC積分器の出力にオ
フセツト電圧が生じることが本発明者により判明
した。このオフセツト電圧が発生すると、後で詳
細に述べるように、SC積分器における演算増幅
器の反転入力端(−)と出力端との間にSC回路
の等価抵抗に直列に電圧源が挿入されたようにな
り、出力信号の一部がリミツタ作用を受けてその
ダイナミツクレンジが小さくなるとか、ローパス
フイルタの場合には直流入力(たとえば1.0V)
に対してオフセツト電圧(たとえば0.1V)が出
力誤差として加わつてしまうなどの現象が生じ
る。[Problems with the background art] By the way, the two-phase clock pair required in the SC circuit, that is, (φ 1 , 1 ) (φ p1 , φ o1 in Figure 1)
The inventor has found that when the phase difference between and (φ 2 , 2 ) (φ p2 , φ o2 in FIG. 1) has a predetermined relationship, an offset voltage is generated at the output of the SC integrator. When this offset voltage occurs, as will be described in detail later, it is as if a voltage source is inserted in series with the equivalent resistance of the SC circuit between the inverting input terminal (-) and the output terminal of the operational amplifier in the SC integrator. , a part of the output signal is affected by a limiter and its dynamic range becomes smaller, or in the case of a low-pass filter, the DC input (for example 1.0V)
A phenomenon occurs in which an offset voltage (for example, 0.1V) is added as an output error.
次に、第3図のSC積分器と第4図,第5図の
タイミング図を参照して前記(φ1,1),(φ2,
φ2)の位相差とオフセツト電圧との関係を詳述
する。第3図の回路においては第1図の回路と同
一部分に同一符号を付しており、C3は浮遊容量
であり、第1相のクロツクφ1,1により駆動さ
れるCMOSスイツチS2,S3のうち代表的に一方
のスイツチS2におけるPチヤンネルトランジスタ
P2のゲート・ソース間ミラー容量をCMP3、ゲー
ト・ドレイン間ミラー容量をCMP4、Nチヤンネ
ルトランジスタN2ゲート・ドレイン間ミラー容
量をCMN3、ゲート・ソース間ミラー容量を
CMN4と表わし、第2相のクロツクφ2,2によ
り駆動されるCMOSスイツチS1,S4のうち代表
的に一方のスイツチS1におけるPチヤンネルトラ
ンジスタP1のゲート・ドレイン間ミラー容量を
CMP1,ゲート・ソース間ミラー容量をCMP2、
NチヤンネルトランジスタN1ゲート・ソース間
ミラー容量をCMN1と、ゲート・ドレイン間ミラ
ー容量をCMN2と表わしており、入力ノード4を
演算増幅器2の出力端に接続している。なお、前
記ミラー容量CMP1〜CMP4,CMN1〜CMN4は
SC回路の容量Cに比べて小さい。 Next, with reference to the SC integrator in FIG. 3 and the timing diagrams in FIGS. 4 and 5, the above (φ 1 , 1 ), (φ 2 ,
The relationship between the phase difference of φ 2 ) and the offset voltage will be explained in detail. In the circuit of FIG. 3 , the same parts as in the circuit of FIG . P-channel transistor in one switch S2 , typically one of S3
The gate-source mirror capacitance of P 2 is CMP 3 , the gate-drain mirror capacitance is CMP 4 , the gate-drain mirror capacitance of N-channel transistor N 2 is CMN 3 , the gate-source mirror capacitance is
CMN 4 represents the mirror capacitance between the gate and drain of the P channel transistor P 1 in one of the CMOS switches S 1 and S 4 driven by the second phase clock φ 2 and 2 .
CMP 1 , gate-source mirror capacitance as CMP 2 ,
The gate-source mirror capacitance of the N-channel transistor N 1 is represented by CMN 1 and the gate-drain mirror capacitance is represented by CMN 2 , and the input node 4 is connected to the output terminal of the operational amplifier 2. Note that the mirror capacitances CMP 1 to CMP 4 and CMN 1 to CMN 4 are
It is smaller than the capacitance C of the SC circuit.
いま、上記(φ1,1),(φ2,2)の位相差関
係が第4図に示すように、1がφ1より遅れ、同
様に2がφ2により遅れている場合にはオフセツ
ト電圧は生じない。この場合の動作を、第4図中
の〜の期間の順に以下に述べる。なお、ミラ
ー容量CMP1,CMN1はアースに電荷を注入する
だけにすぎないので無視しており、クロツク振幅
をVcで表わす。 Now, as shown in Figure 4, the phase difference relationship between (φ 1 , 1 ) and (φ 2 , 2 ) above is such that if 1 lags behind φ 1 and similarly 2 lags behind φ 2 , then the offset No voltage is generated. The operation in this case will be described below in the order of periods .about. in FIG. 4. Note that the mirror capacitances CMP 1 and CMN 1 are ignored because they merely inject charge into the ground, and the clock amplitude is expressed as V c .
の期間では、トランジスタN1,P1が共にオ
ン状態になつているので、第1,第2のCMOS
スイツチS1,S2の接続点aの電荷はアースに放電
している。 During the period, both transistors N 1 and P 1 are in the on state, so the first and second CMOS
The charge at the connection point a of the switches S 1 and S 2 is discharged to ground.
の期間では、φ2がL(ロウレベル)になつて
トランジスタN1がオフ状態になる。このとき、
a点にミラー容量CMN2を通して−CMN2・Vc
の電荷が注入されるが、まだトランジスタP1が
オン状態なので上記電荷はアースに放電される。 During the period, φ 2 becomes L (low level) and the transistor N 1 is turned off. At this time,
-CMN 2・V c through Miller capacitance CMN 2 at point a
is injected, but since transistor P1 is still on, the above charge is discharged to ground.
の期間では、2がH(ハイレベル)になつて
トランジスタP1がオフ状態になる。このとき、
a点にミラー容量CMP2を通してCMP・Vcの電
荷が注入される。そして、各トランジスタP1,
N1,P2,N2がオフ状態であるので、a点の電荷
はそのまま蓄えられる。 During the period, 2 becomes H (high level) and the transistor P1 is turned off. At this time,
A charge of CMP·V c is injected into point a through the mirror capacitance CMP 2 . And each transistor P 1 ,
Since N 1 , P 2 , and N 2 are in the off state, the charge at point a is stored as is.
の期間では、φ1がHになつてトランジスタ
N2がオン状態になる。このとき、a点にミラー
容量CMN3を通してCMN3・Vcの電荷が注入さ
れると共に演算増幅器2の反転入力端(ここでは
IN点と表わすものとする。)にミラー容量CMN4
を通してCMN4・Vcの電荷が注入される。そし
て、トランジスタN2がオン状態であるので、a
点とIN点とが接続されており、演算増幅器2の
性質上IN点は接地電位であるから、IN点にはさ
らにa点の電荷(CMP2・Vc+CMN3・Vc)が注
入される。 During the period, φ1 becomes H and the transistor
N2 turns on. At this time, a charge of CMN 3 ·V c is injected into point a through Miller capacitance CMN 3 , and at the same time, the inverting input terminal of operational amplifier 2 (here
Let it be expressed as the IN point. ) to mirror capacity CMN 4
A charge of CMN 4 ·V c is injected through. And since transistor N2 is on, a
and the IN point are connected, and since the IN point is at ground potential due to the nature of operational amplifier 2, the charge at the point a (CMP 2 · V c + CMN 3 · V c ) is further injected into the IN point. Ru.
の期間では、がLになつてトランジスタ
P2がオン状態になる。このとき、a点とIN点に
は各対応してミラー容量CMP3,CMP4を通して
−CMP3・Vc,−CMP4・Vcの電荷が注入される。
そして、トランジスタN2,P2がそれぞれオン状
態であるので、a点とIN点とが接続されており、
上記電荷はそれぞれIN点に注入される。したが
つて、これまでにIN点に注入された電荷は〜
の期間における(CMP2・Vc+CMN3・Vc+
CMN4・Vc)との期間における(−CMP3・Vc
−CMP4・Vc)との合計である。 In the period of , becomes L and the transistor
P2 turns on. At this time, charges of -CMP 3 ·V c and -CMP 4 ·V c are injected into point a and point IN through mirror capacitances CMP 3 and CMP 4 , respectively.
Since transistors N 2 and P 2 are each in an on state, point a and point IN are connected,
The above charges are respectively injected into the IN point. Therefore, the charge injected into the IN point so far is ~
(CMP 2・V c +CMN 3・V c +
CMN 4・V c ) and (−CMP 3・V c
−CMP 4・V c ).
の期間では、φ1がLになつてトランジスタ
N2がオフ状態とになる。このとき、a点とIN点
には各対応してミラー容量CMN3,CMN4を通し
て−CMN3・Vc,−CMN4・Vcの電荷が注入され
る。そして、トランジスタP2がオン状態である
ので、上記電荷はそれぞれIN点に注入される。
したがつて、これまでにIN点に注入された電荷
は、の期間における電荷の合計に上記(−
CMN3・Vc−CMN4・Vc)を加えたものであり、
CMP2・Vc−CMP3・Vc−CMN4・VCとなる。 During the period, φ 1 becomes L and the transistor
N2 is turned off. At this time, charges of -CMN3.V c and -CMN 4.V c are injected into point a and point IN through mirror capacitances CMN 3 and CMN 4 , respectively. Since the transistor P2 is in the on state, the above charges are respectively injected to the IN point.
Therefore, the charge injected into the IN point so far is equal to the sum of the charges during the period of (−
CMN 3・V c −CMN 4・V c ),
CMP 2・V c −CMP 3・V c −CMN 4・V C.
の期間では、1がHになつてトランジスタ
P2がオフ状態になる。このとき、a点とIN点と
に各対応してミラー容量CMP3,CMP4を通して
CMP3・VC,CMP4・VCの電荷が注入される。
IN点に注入された電荷の合計は、CMP2・Vc−
CMP3・Vc−CMP4・Vc+CMP4・Vc=CMP2・
Vc−CMP3・Vcとなる。そして、トランジスタ
P1,P2が同じ大きさであり、ミラー容量CMP2,
CMP3が等しい場合には、CMP2・Vc−CMP3・
Vc=0となり、IN点には電荷が注入されなかつ
たことになる。また、a点の電荷は、各トランジ
スタP1,N1,P2,N2がオフ状態であるのでその
まま蓄えられる。 During the period, 1 becomes H and the transistor
P 2 is turned off. At this time, the mirror capacitors CMP 3 and CMP 4 are connected to point a and IN point respectively.
Charges CMP 3 ·V C and CMP 4 ·V C are injected.
The total charge injected into the IN point is CMP 2・V c −
CMP 3・V c −CMP 4・V c +CMP 4・V c =CMP 2・
V c −CMP 3・V c . And the transistor
P 1 and P 2 are the same size, and the mirror capacitance CMP 2 ,
If CMP 3 is equal, then CMP 2・V c −CMP 3・
V c =0, meaning that no charge was injected into the IN point. Furthermore, since each transistor P 1 , N 1 , P 2 , N 2 is in an off state, the charge at point a is stored as is.
の期間では、φ2がHになつてトランジスタ
N1がオン状態になる。このとき、a点にミラー
容量CMN2を通してCMN2・Vcの電荷が注入さ
れるが。トランジスタN1がオン状態であるので
の期間に蓄えられていたa点の電荷と共にアー
スに放電される。 During the period, φ2 becomes H and the transistor
N1 turns on. At this time, a charge of CMN 2 ·V c is injected into point a through the mirror capacitance CMN 2 . Since the transistor N1 is in the on state, the charge at point a that has been stored during the period is discharged to the ground.
このように、第4図に示すような(φ1,1),
(φ2,2)の位相差関係のときは、〜期間を
サイクルとするクロツク動作毎においてIN点に
は電荷が蓄積しないので、オフセツト電圧は生じ
ない。 In this way, (φ 1 , 1 ) as shown in Figure 4,
In the case of a phase difference relationship of (φ 2 , 2 ), no charge is accumulated at the IN point in each clock operation with a cycle of period ˜, so no offset voltage is generated.
これに対して、(φ1,1),(φ2,2)の位相
差関係が第5図に示すように、1がφ1より遅れ、
これとは逆にφ2が2より遅れている場合にはオ
フセツト電圧が生じる。この場合の動作を、第5
図中の〜の期間の順に以下に述べる。 On the other hand, as shown in Figure 5, the phase difference relationship between (φ 1 , 1 ) and (φ 2 , 2 ) is such that 1 lags behind φ 1 ,
Conversely, if φ 2 lags behind 2 , an offset voltage will occur. The operation in this case is explained in the fifth section.
The periods will be described below in the order of periods .
の期間では、トランジスタN1,P1に共にオ
ン状態になつているので、a点の電荷はアースに
放電している。 During the period , both transistors N 1 and P 1 are in the on state, so the charge at point a is discharged to the ground.
の期間では、2がHになつてトランジスタ
P1はオフになる。このとき、a点にミラー容量
CMP2を通してCMP2・Vcの電荷が注入される
が、まだトランジスタN1がオン状態なので上記
電荷はアースに放電される。 During the period, 2 becomes H and the transistor
P 1 is turned off. At this time, the mirror capacitance at point a
A charge of CMP 2 ·V c is injected through CMP 2 , but since the transistor N 1 is still on, the above charge is discharged to ground.
の期間では、φ2がLになつてトランジスタ
N1がオフ状態になる。このとき、a点にミラー
容量CMN2を通して−CMN2・Vcの電荷が注入
される。そして、各トランジスタP1,N1,P2,
N2がオフ状態であるので、a点の電荷はそのま
ま蓄えられる。 In the period , φ 2 becomes L and the transistor
N 1 is turned off. At this time, a charge of -CMN 2 ·V c is injected into point a through the mirror capacitance CMN 2 . And each transistor P 1 , N 1 , P 2 ,
Since N 2 is in the off state, the charge at point a is stored as is.
の期間では、φ1がHになつてトランジスタ
N2がオン状態になる。このとき、a点とIN点に
は各対応してミラー容量CMN3,CMN4を通して
CMN3・Vc,CMN4・Vcの電荷が注入される。
そして、トランジスタN2がオン状態であるので、
a点とIN点とが接続されており、IN点にはさら
にa点の電荷(−CMN・Vc+CMN3・Vc)が注
入される。 During the period, φ1 becomes H and the transistor
N2 turns on. At this time, Miller capacitors CMN 3 and CMN 4 are connected to point a and IN point, respectively.
Charges CMN 3 ·V c and CMN 4 ·V c are injected.
And since transistor N2 is in the on state,
Point a and point IN are connected, and the charge at point a (-CMN·V c +CMN 3 ·V c ) is further injected into point IN.
の期間では、がLになつてトランジスタ
P2がオン状態になる。このとき、a点とIN点に
は各対応してミラー容量CMP3,CMP4を通して
−CMP3・Vc,−CMP4のVcの電荷が注入される。
そして、トランジスタN2,P2がそれぞれオン状
態であるので、a点とIN点とが接続されており、
上記電荷はそれぞれIN点に注入される。したが
つて、IN点に注入された電荷の合計は、−
CMN2・Vc+CMN3・Vc+CMN4・Vc−CMP3・
Vc−CMP4・VCとなる。 In the period of , becomes L and the transistor
P2 turns on. At this time, charges of Vc of -CMP3 · Vc and -CMP4 are injected into point a and point IN through mirror capacitances CMP3 and CMP4 , respectively.
Since transistors N 2 and P 2 are each in an on state, point a and point IN are connected,
The above charges are respectively injected into the IN point. Therefore, the total charge injected into the IN point is −
CMN 2・V c +CMN 3・V c +CMN 4・V c −CMP 3・
V c −CMP 4・V C.
の期間では、φ1がLになつてトランジスタ
N2がオフ状態になる。このとき、a点とIN点に
は各対応してミラー容量CMN3,CMN4を通して
−CMN3・Vc,−CMN4・Vcの電荷が注入され
る。そして、トランジスタP2がオン状態である
ので、上記電荷はそれぞれIN点に注入される。
したがつて、これまでにINてに注入された電荷
は、の期間における電荷の合計に上記(−
CMN3・Vc−CMN4・Vc)を加えたものであり、
−CMN2・Vc−CMP4・Vc−CMP4・Vcとなる。 During the period, φ 1 becomes L and the transistor
N2 is turned off. At this time, charges of -CMN3.V c and -CMN 4.V c are injected into point a and point IN through mirror capacitances CMN 3 and CMN 4 , respectively. Then, since the transistor P2 is in the on state, the above charges are respectively injected to the IN point.
Therefore, the charge injected into IN so far is equal to the sum of charges during the period (−
CMN 3・V c −CMN 4・V c ),
−CMN 2・V c −CMP 4・V c −CMP 4・V c .
の期間では、1がHになつてトランジスタ
P3がオフ状態になる。このとき、a点とIN点に
対応してミラー容量CMP3,CMP4を通して
CMP3・Vc,CMP4・Vcの電荷が注入される。
IN点に注入された電荷の合計は、−CMN2・Vc−
CMP3・Vc−CMP4・Vc+CMP4・Vc=−
CMN2・Vc−CMP3・Vcとなる。また、a点の電
荷は、各トランジスタP1,N1,P2,N2がオフ状
態であるのでそのまま蓄えられる。 During the period, 1 becomes H and the transistor
P 3 is turned off. At this time, through the mirror capacitors CMP 3 and CMP 4 corresponding to point a and IN point,
Charges CMP 3 ·V c and CMP 4 ·V c are injected.
The total charge injected into the IN point is −CMN 2・V c −
CMP 3・V c −CMP 4・V c +CMP 4・V c =−
CMN 2・V c −CMP 3・V c . Further, since each transistor P 1 , N 1 , P 2 , N 2 is in an off state, the charge at point a is stored as is.
の期間では、2がLになつてトランジスタ
P1がオン状態になる。このとき、a点にミラー
容量CMP2を通して−CMP2・Vcの電荷が注入さ
れるが、トランジスタP1がオン状態であるので
の期間に蓄えられていたa点の電荷と共にアー
スに放電される。 During the period, 2 becomes L and the transistor
P1 turns on. At this time, a charge of -CMP 2 ·V c is injected into point a through the mirror capacitance CMP 2 , but since transistor P 1 is in the on state, it is discharged to the ground together with the charge at point a that had been stored during the period. Ru.
このように、第5図に示すような(φ1,1),
(φ2,2)の位相差関係のとき、〜期間をサ
イクルとする各クロツク動作毎に、IN点には
の期間で前述したような(−CMN2・Vc−
CMP3・Vc)の電荷が注入されることになり、こ
れは電流と考えられる。したがつて、第3図の
SC積分器において、SC回路部を抵抗と等価であ
ると考えると、演算増幅器2の反転入力端(−)
と出力端との間に、上記等価抵抗と積分用容量C
とが並列に接続された帰環回路が存在することに
なり、IN点に前述したように電流が流れ込むと
上記等価抵抗に直列に直流電源が挿入されたこと
になり、出力に直流のオフセツト電圧が生じる。 In this way, (φ 1 , 1 ) as shown in Figure 5,
When the phase difference relationship is (φ 2 , 2 ), for each clock operation whose cycle is ~ period, the IN point has the above-mentioned (−CMN 2 · V c −
A charge of CMP 3 ·V c ) is injected, and this can be considered as a current. Therefore, in Figure 3
In the SC integrator, if we consider the SC circuit section to be equivalent to a resistor, the inverting input terminal (-) of operational amplifier 2
and the output terminal, the above equivalent resistance and integrating capacitance C
A return circuit exists in which the occurs.
第6図は、第7図に示すようにSC積分器の入
力ノード4を演算増幅器2の出力端に接続したシ
ユミレーシヨン回路を用いてCADシミユレーシ
ヨンを行なつたシミユレーシヨン結果を示してい
る。ここで、横軸はクロツク2に対するφ2の位
相差(位相進み、位相遅れ)を示しており、縦軸
はオフセツト電圧を示しており、特性Aはクロツ
ク1よりφ1の位相が一定量(本例では100ns)進
んでいる場合、特性Bはクロツクφ1,1の位相
差が零の場合、特性Cはクロツク1よりφ1の位
相が一定量(本例では100ns)遅れている場合に
対応する。 FIG. 6 shows the results of a CAD simulation performed using a simulation circuit in which the input node 4 of the SC integrator is connected to the output terminal of the operational amplifier 2 as shown in FIG. Here, the horizontal axis shows the phase difference (phase lead, phase lag) of φ 2 with respect to clock 2 , the vertical axis shows the offset voltage, and characteristic A is the phase difference of φ 1 from clock 1 by a certain amount ( In this example, 100 ns), characteristic B is when the phase difference between clocks φ 1 and 1 is zero, and characteristic C is when the phase of φ 1 is behind clock 1 by a certain amount (100 ns in this example). handle.
第6図から、(φ1,1)の位相差と(φ2,2)
の位相差とが同方向の関係のとき、即ち、1位
相がφ1位相よりも遅れ、2の位相がφ2位相より
も遅れた関係または1位相がφ1位相よりも進み、
φ2位相がφ2位相よりも進んだ関係のときにオフ
セツト電圧が小さいことが分る。 From Figure 6, the phase difference of (φ 1 , 1 ) and (φ 2 , 2 )
When the phase difference is in the same direction, that is, phase 1 lags phase φ 1 and phase 2 lags phase φ 2 , or phase 1 leads phase φ 1 ,
It can be seen that the offset voltage is small when the φ 2 phase leads the φ 2 phase.
しかし、上記とは逆に(φ1,1)の位相差と
(φ2,2)の位相差とが逆方向の関係のとき、即
ち、1位相がφ1位相よりも遅れ、2位相がφ2位
相よりも進んだ関係または1位相がφ1位相より
も進み、2位相がφ2位相よりも遅れた関係のと
きにはオフセツト電圧が大きく、(φ2,2)の位
相差が10ns生じただけでも大幅にオフセツトが生
じることが分る。 However, contrary to the above, when the phase difference of (φ 1 , 1 ) and the phase difference of (φ 2 , 2 ) are in opposite directions, that is, phase 1 lags phase φ 1 and phase 2 is When the relationship is such that the φ2 phase is ahead of the φ2 phase or the 1st phase is ahead of the φ1 phase and the 2nd phase is behind the φ2 phase, the offset voltage is large and a phase difference of ( φ2 , 2 ) of 10 ns occurs. It can be seen that a significant offset occurs even if the
従来のクロツク回路におけるφ2,2の位相差
はCMOSイバータ1段分によつて生じているに
すぎず、一般に10ns以下である。しかし、クロツ
ク回路からSC回路までの配線のCR分による遅延
によつて、SC回路におけるφ,の位相差が
10ns程度になることがあり、場合によつてはSC
回路におけるφ,の位相差がクロツク回路にお
ける位相差とは逆転してしまうこともある。この
ように、従来のSC積分器においては、(φ1,
1),(φ2,2)の位相差関係が同方向になるか逆
方向になるか定まらず、逆方向になつた場合には
位相差が10nsずれただけでも大幅にオフセツト電
圧が生じる欠点があつた。 The phase difference between φ 2 and 2 in a conventional clock circuit is caused by only one stage of CMOS inverter, and is generally less than 10 ns. However, due to the delay due to CR in the wiring from the clock circuit to the SC circuit, the phase difference of φ in the SC circuit is
It may be about 10ns, and in some cases SC
The phase difference of φ in the circuit may be reversed from the phase difference in the clock circuit. In this way, in the conventional SC integrator, (φ 1 ,
1 ) It is not determined whether the phase difference relationship between (φ 2 , 2 ) will be in the same direction or in opposite directions, and if they are in opposite directions, a large offset voltage will occur even if the phase difference shifts by only 10 ns. It was hot.
本発明は上記の事情に鑑みてなされたもので、
スイツチド・キヤパシタ回路に印加される2相の
クロツク対に位相差関係を規定することによつて
スイツチド・キヤパシタ回路の各トランジスタの
動作順序を規定することができ、オフセツト電圧
が小さいスイツチド・キヤパシタ積分器を提供す
るものである。
The present invention was made in view of the above circumstances, and
By specifying the phase difference relationship between the two-phase clock pair applied to the switched capacitor circuit, the operating order of each transistor in the switched capacitor circuit can be specified, and the switched capacitor integrator has a small offset voltage. It provides:
即ち、本発明は、入力ノードと演算増幅器の反
転入力端との間にスイツチド・キヤパシタ回路が
接続され、上記演算増幅器の出力端と反転入力端
との間に積分用容量が接続され、上記スイツチ・
キヤパシタ回路は第1相のクロツク対により駆動
される2個のCMOSスイツチと第2相のクロツ
ク対により駆動される2個のCMOSスイツチと
1個の容量とからなるスイツチド・キヤパシタ積
分器において、上記各CMOSスイツチにクロツ
ク出力対を供給するクロツク回路は、前記各
CMOSスイツチにおてPチヤンネルトランジス
タがオン、Nチヤンネルトランジスタがオン、P
チヤンネルトランジスタがオフ、Nチヤンネルト
ランジスタがオフの動作順序またはNチヤンネル
トランジスタがオン、Pチヤンネルトランジスタ
がオン、Nチヤンネルトランジスタがオフ、Pチ
ヤンネルトランジスタがオフの動作順序となるよ
うに、クロツク回路とスイツチド・キヤパシタ回
路との間の配線による遅延を見込んでクロツク出
力対間の位相差関係を設定してなることを特徴と
するものである。そして、前記クロツク回路は、
クロツク出力対内の位相差を容量あるいは容量と
抵抗との組み合わせあるいは容量と抵抗とMOS
インバータとの組み合わせまたは複数段のMOS
インバータからなる遅延手段により設定してい
る。
That is, in the present invention, a switched capacitor circuit is connected between an input node and an inverting input terminal of an operational amplifier, an integrating capacitor is connected between an output terminal and an inverting input terminal of the operational amplifier, and the switch・
The capacitor circuit is a switched capacitor integrator consisting of two CMOS switches driven by a first phase clock pair, two CMOS switches driven by a second phase clock pair, and one capacitor. A clock circuit that supplies a pair of clock outputs to each CMOS switch is configured to provide a clock output pair to each CMOS switch.
In a CMOS switch, the P channel transistor is on, the N channel transistor is on, and the P channel transistor is on.
The clock circuit and the switched circuit are arranged so that the operating order is such that the N-channel transistor is off, the N-channel transistor is off, or the N-channel transistor is on, the P-channel transistor is on, the N-channel transistor is off, and the P-channel transistor is off. This is characterized in that the phase difference relationship between the pair of clock outputs is set in consideration of the delay due to the wiring between the clock output and the capacitor circuit. And the clock circuit is
The phase difference within the clock output pair can be determined by using a capacitor, a combination of a capacitor and a resistor, or a capacitor, a resistor, and a MOS.
Combination with inverter or multi-stage MOS
This is set by a delay means consisting of an inverter.
以下、図面を参照して本発明の一実施令を詳細
に説明する。第8図に示すクロツク回路は、第1
図を参照して前述したようなSC積分器で必要な
2相のクロツク対(φ1,1),(φ2,2)ぞれぞ
れの位相差関係が前述したように同方向となるよ
うに、各クロツク出力対(以下、代表的にφ,
と表わす。)内の位相差が前述した配線のCR分に
よる遅延があつても逆転することのないように
φ,間の位相差を十分に設定し得るように構成
されている。即ち、たとえばφ出力よりも出力
の位相差を遅らす場合、φ入力をそのままφ出力
として取り出すと共に、上記φ入力を1段の
CMOSインバータIにより反転させたのちその
出力端と接地端との間に接続された容量C1によ
り十分な遅延を与えて出力を取り出している。
したがつて、クロツク回路出力としてφ、よりも
φ1をたとえば20ns遅らせ、同様にφ2よりも2を
20ns遅らせておくことによつて、SC回路の印加
クロツクとして(φ1,1)の位相差と(φ2,
2)の位相差との関係が配線による遅延に拘らず
同方向のままに保たれる。これによつて、第1図
のSC回路1における各トランジスタの動作順序
は、第4図を参照して前述したように、Nチヤン
ネルトランジスタがオン、Pチヤンネルトランジ
スタがオン、Nチヤンネルトランジスタがオフ、
Pチヤンネルトランジスアがオフとなる。なお、
φ1よりも1を進ませ、φ2よりも2を進ませてお
けば、各トランジスタ動作順序は、Pチヤンネル
トランジスタがオン、Nチヤンネルトランジスタ
がオン、Pチヤンネルトランジスタがオフ、Nチ
ヤンネルトランジスタがオフになる。したがつ
て、第6図から明らかなようにオフセツトが極め
て小さくなる。
Hereinafter, one implementation order of the present invention will be explained in detail with reference to the drawings. The clock circuit shown in FIG.
The phase difference relationship between the two-phase clock pairs (φ 1 , 1 ) and (φ 2 , 2 ) required in the SC integrator as described above with reference to the figure is in the same direction as described above. For each clock output pair (hereinafter, typically φ,
It is expressed as ) is configured so that the phase difference between φ and φ can be set sufficiently so that it will not be reversed even if there is a delay due to the CR of the wiring described above. That is, for example, when delaying the phase difference of the output compared to the φ output, the φ input is taken out as it is as the φ output, and the φ input is
After inversion by the CMOS inverter I, the output is taken out with a sufficient delay provided by the capacitor C1 connected between the output terminal and the ground terminal.
Therefore, as a clock circuit output, φ 1 is delayed by 20 ns, for example, and φ 2 is delayed by 20 ns .
By delaying by 20 ns, the phase difference between (φ 1 , 1 ) and (φ 2 ,
2 ) The relationship with the phase difference is maintained in the same direction regardless of the delay due to wiring. As a result, the operation order of each transistor in the SC circuit 1 of FIG. 1 is as described above with reference to FIG. 4: N-channel transistor is on, P-channel transistor is on, N-channel transistor is off,
P channel transistor is turned off. In addition,
If 1 is advanced from φ 1 and 2 is advanced from φ 2 , the operating order of each transistor is P channel transistor on, N channel transistor on, P channel transistor off, N channel transistor off. become. Therefore, as is clear from FIG. 6, the offset becomes extremely small.
なお、上記容量C1による遅延量は、この容量
C1とCMOSイバータI1のオン側トランジスタのオ
ン抵抗と時定数により定まる。 Note that the delay amount due to the above capacitance C 1 is equal to this capacitance
It is determined by the on-resistance and time constant of the on-side transistor of C 1 and CMOS inverter I 1 .
上述したようにクロツク出力対φ,内で所要
の位相差を持たせるための遅延手段は、上記容量
C1に限らず種々変形し得る。即ち、第9図は、
第8図のCMOSイバータI1および容量C1もう1段
カスケード接続してφ出力を取り出し、φ入力を
1段のCMOSインバータI2により反転して出力
を取り出すようにしたものである。第10図は、
第8図のCMOSインバータI1と容量Cとの間に抵
抗R1を挿入したものであり、容量C1をむやみに
大きくしなくても時定数を大きくそることができ
る。第11図は第10図の抵抗Rおよび容量C1
をもう1組カスケード接続したものである。ま
た、第12図は、CMOSイバータI1の入力側に抵
抗R2および容量C2を接続したものである。第1
3図は、第12図の抵抗R2および容量C2をもう
1組カスケード接続したものである。第14図
は、第10図のCMOSインバータI1、抵抗R1およ
び容量C1をもう1組カスケード接続してφ出力
を取り出し、φ入力を1段のCMOSイバータI2に
より反転して力を取り出すようにしたものであ
る。 As mentioned above, the delay means for providing the required phase difference between the clock output pair φ is the capacitance described above.
It is not limited to C 1 and can be modified in various ways. That is, FIG. 9 shows
The CMOS inverter I 1 and the capacitor C 1 in FIG. 8 are connected in another stage in cascade to take out the φ output, and the φ input is inverted by the CMOS inverter I 2 in one stage to take out the output. Figure 10 shows
A resistor R 1 is inserted between the CMOS inverter I 1 and the capacitor C shown in FIG. 8, and the time constant can be greatly deviated without increasing the capacitor C 1 unnecessarily. Figure 11 shows the resistance R and capacitance C 1 in Figure 10.
Another set is connected in cascade. Further, in FIG. 12, a resistor R 2 and a capacitor C 2 are connected to the input side of a CMOS inverter I 1 . 1st
FIG. 3 shows another set of resistor R 2 and capacitor C 2 of FIG. 12 connected in cascade. In Figure 14, another set of CMOS inverter I 1 , resistor R 1 and capacitor C 1 of Figure 10 is connected in cascade to take out the φ output, and the φ input is inverted by one stage CMOS inverter I 2 to generate power. It was designed to be taken out.
このように、CMOSインバータの入力側、出
力側のどちらにでもφ出力と出力とに所要の位
相差が生じるようにCまたはCRを何段でも用い
てよい。この場合、容量CはMOSゲート容量を
用いてもよい。 In this way, any number of stages of C or CR may be used so that a required phase difference is generated between the φ output and the output on either the input side or the output side of the CMOS inverter. In this case, the capacitor C may be a MOS gate capacitor.
さらに、波形整形とか駆動能力向上の目的で、
第15図乃至第21図に示すようにφ出力信号
路、出力信号路にそれぞれ所望段のバツフア回
路Bを挿入するようにしてもよい。なお、上記第
15図乃至第21図は、前記第8図乃至第14図
の回路にバツフア回路Bを付加したものである。 Furthermore, for the purpose of waveform shaping and improving driving ability,
As shown in FIGS. 15 to 21, buffer circuits B at desired stages may be inserted into the φ output signal path and the output signal path, respectively. The circuits shown in FIGS. 15 to 21 are obtained by adding a buffer circuit B to the circuits shown in FIGS. 8 to 14.
ここで、一例として第17図の回路におけるク
ロツク出力対φ,の位相差を算出する。容量
C1=1pF、抵抗R1=20kΩ、CMOSインバータI1
のオン抵抗が10kΩ、バツフア用インバータIの
入力閾値電圧はその電源電圧VDDの1/2であるも
のとする。φ入力ノードからバツフア用インバー
タIの入力ノードまでの系は一次形であると考え
られ、VDD入力(クロツク入力φのハイレベル電
圧)に対する出力電圧Vの応答は
t:時間
R=抵抗R1とCMOSインバータI1のオン抵抗と
の和(=30kΩ)
出力電圧Vが1/2VDDとなつたときにバツフア
用インバータIが反転すると考えられるので、
−t/CR=ln1/2
t=CR・ln1/2≒1×10-12×3×104×0.7≒20ns
となる。 Here, as an example, the phase difference between the clock output pair φ in the circuit shown in FIG. 17 will be calculated. capacity
C 1 = 1pF, resistor R 1 = 20kΩ, CMOS inverter I 1
It is assumed that the on-resistance of the buffer inverter I is 10 kΩ, and the input threshold voltage of the buffer inverter I is 1/2 of its power supply voltage V DD . The system from the φ input node to the input node of the buffer inverter I is considered to be linear, and the response of the output voltage V to the V DD input (high level voltage of the clock input φ) is as follows. t: time R = sum of resistance R 1 and on-resistance of CMOS inverter I 1 (= 30kΩ) Since buffer inverter I is considered to be inverted when output voltage V reaches 1/2V DD , -t/CR=ln1/2 t=CR・ln1/2≒1×10 -12 ×3×10 4 ×0.7≒20ns.
また、前記遅延手段としては、第22図にある
いは第23図に示すクロツク回路のように3段以
上の奇数段のCMOCインバータI1を用いてφ入力
から出力を生成し、φ入力をそのままφ出力と
して取り出すようにしてもよい。この場合、
CMOSインバータ1段による遅延量が10nsであ
るとすれば、クロツク出力対(φ,間の位相差
は30nsあるいは50nsとなる。さらに、第25図あ
るいは第26図に示すクロツク回路のように、φ
出力系、出力系にそれぞれ波形整形や駆動能力
向上のためにそれぞれ1段あるいは複数段(第2
5図の場合は2段)のバツフア用インバータIか
らなるバツフア回路Bを挿入してもよい。この場
合、φ出力系と出力系との各イバータ段数の差
は奇数であることが、クロツク出力対φ、を得
るために必要であることは勿論である。 Further, as the delay means, as in the clock circuit shown in FIG. 22 or FIG. 23, a CMOC inverter I1 of three or more odd stages is used to generate an output from the φ input, and the φ input is directly converted to φ. It may also be taken out as output. in this case,
If the delay amount due to one stage of CMOS inverter is 10 ns, the phase difference between the clock output pair (φ) will be 30 ns or 50 ns.Furthermore, as in the clock circuit shown in FIG.
The output system and the output system each have one stage or multiple stages (second
A buffer circuit B consisting of buffer inverters I (two stages in the case of FIG. 5) may be inserted. In this case, it goes without saying that the difference in the number of inverter stages between the φ output system and the output system must be an odd number in order to obtain the clock output pair φ.
上述したように本発明のSC積分器によれば、
クロツク回路からSC回路の各トランジスタのゲ
ートまでの配線のCR分による遅延があつても、
その遅延量以上にクロツク回路のクロツク出力対
φ,に位相差を持たせるようにしたので、SC
回路の各トランジスタを所定の順序で動作させる
ことができ、ホフセツト電圧を減少させることが
できる。
As described above, according to the SC integrator of the present invention,
Even if there is a delay due to the CR of the wiring from the clock circuit to the gate of each transistor in the SC circuit,
Since the clock circuit's clock output pair φ is made to have a phase difference greater than the delay amount, the SC
Each transistor in the circuit can be operated in a predetermined order and the offset voltage can be reduced.
第1図はスイツチド・キヤパシタ積分器の一例
を示す回路図、第2図a,bは第1図の積分器用
のクロツク回路の従来例をそれぞれ示す回路図、
第3図は第1図の積分器の詳細な動作説明のため
に示す回路図、第4図および第5図は第3図の相
異なる動作例を示すタイミング図、第6図は第1
図の積分器のオフセツト電圧に関するシミユレー
シヨン結果を示す特性図、第7図は第6図のシミ
ユレーシヨン結果を得たときのシミユレーシヨン
回路を示す回路図、第8図乃至第25図はそれぞ
れ本発明のスイツチド・キヤパシタ積分器に用い
られるクロツク回路の相異なる実施例を示す回路
図である。
1……スイツチド・キヤパシタ回路、2……演
算増幅器、3……クロツク回路、N1,N2,P1,
P2…MOSトランジスタ、I,I1,I2……インバー
タ、C1,C2……容量、R1,R2……抵抗、B……
バツフア回路。
FIG. 1 is a circuit diagram showing an example of a switched capacitor integrator, and FIGS. 2a and 2b are circuit diagrams showing conventional examples of the clock circuit for the integrator shown in FIG.
FIG. 3 is a circuit diagram shown to explain the detailed operation of the integrator shown in FIG. 1, FIGS. 4 and 5 are timing diagrams showing different operation examples from FIG.
FIG. 7 is a circuit diagram showing the simulation circuit when the simulation result of FIG. 6 is obtained, and FIGS.・Circuit diagrams showing different embodiments of clock circuits used in capacitor integrators. 1... Switched capacitor circuit, 2... Operational amplifier, 3... Clock circuit, N 1 , N 2 , P 1 ,
P 2 ...MOS transistor, I, I 1 , I 2 ... Inverter, C 1 , C 2 ... Capacity, R 1 , R 2 ... Resistor, B ...
Batsuhua circuit.
Claims (1)
にスイツチド・キヤパシタ回路が接続され、上記
演算増幅器の出力端と反転入力端との間に積分用
容量が接続され、上記スイツチド・キヤパシタ回
路は第1相のクロツク対により駆動される2個の
CMOSスイツチと第2相のクロツク対により駆
動される2個のCMOSスイツチと1個の容量と
からなるスイツチド・キヤパシタ積分器におい
て、上記各CMOSスイツチにクロツク出力対を
供給するクロツク回路は、前記各CMOSスイツ
チにおいてPチヤンネルトランジスタがオン、N
チヤンネルトランジスタがオン、Pチヤンネルト
ランジスタがオフ、Nチヤンネルトランジスタが
オフの動作順序またはNチヤンネルトランジスタ
がオン、Pチヤンネルトランジスタがオン、Nチ
ヤンネルトランジスタがオフ、Pチヤンネルトラ
ンジスタがオフの動作順序となるように、クロツ
ク回路とスイツチド・キヤパシタ回路との間の配
線による遅延を見込んでクロツク出力対間の位相
差関係を設定してなることを特徴とするスイツチ
ド・キヤパシタ積分器。 2 前記クロツク回路は、クロツク出力対内の位
相差を容量あるいは容量と抵抗との組み合わせあ
るいは容量と抵抗とMOSインバータとの組み合
わせまたは複数段のMOSインバータからなる遅
延手段により設定してなることを特徴とする前記
特許請求の範囲第1項記載のスイツチド・キヤパ
シタ積分器。[Claims] 1. A switched capacitor circuit is connected between the input node and the inverting input terminal of the operational amplifier, an integrating capacitor is connected between the output terminal and the inverting input terminal of the operational amplifier, and the above-mentioned A switched capacitor circuit consists of two clocks driven by the first phase clock pair.
In a switched capacitor integrator consisting of two CMOS switches and one capacitor driven by a CMOS switch and a second-phase clock pair, a clock circuit that supplies a clock output pair to each of the CMOS switches is configured as follows. In CMOS switch, P channel transistor is on, N
The operating order is such that the N-channel transistor is on, the P-channel transistor is off, and the N-channel transistor is off, or the operating order is that the N-channel transistor is on, the P-channel transistor is on, the N-channel transistor is off, and the P-channel transistor is off. , a switched capacitor integrator characterized in that a phase difference relationship between a pair of clock outputs is set in consideration of a delay due to wiring between a clock circuit and a switched capacitor circuit. 2. The clock circuit is characterized in that the phase difference between the clock output pairs is set by a delay means consisting of a capacitor, a combination of a capacitor and a resistor, a combination of a capacitor, a resistor, and a MOS inverter, or a plurality of stages of MOS inverters. A switched capacitor integrator according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24986283A JPS60140478A (en) | 1983-12-27 | 1983-12-27 | Switched capacitor integrator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24986283A JPS60140478A (en) | 1983-12-27 | 1983-12-27 | Switched capacitor integrator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60140478A JPS60140478A (en) | 1985-07-25 |
JPH0450634B2 true JPH0450634B2 (en) | 1992-08-14 |
Family
ID=17199290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24986283A Granted JPS60140478A (en) | 1983-12-27 | 1983-12-27 | Switched capacitor integrator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140478A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5039963A (en) * | 1990-01-26 | 1991-08-13 | At&T Bell Laboratories | Method for reducing signal-dependent distortion in switched-capacitor filters or the like |
-
1983
- 1983-12-27 JP JP24986283A patent/JPS60140478A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60140478A (en) | 1985-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01137817A (en) | Delay circuit | |
JPH10224191A (en) | Delay circuit | |
JPS61500144A (en) | switch capacitor circuit | |
JPH0159772B2 (en) | ||
JPH0537300A (en) | Switched capacitor circuit | |
JP3196020B2 (en) | Variable delay circuit for semiconductor memory device | |
JPS5875922A (en) | Semiconductor switch circuit | |
JPH0423447B2 (en) | ||
JPH0622318B2 (en) | Pulse delay circuit | |
JPH0450634B2 (en) | ||
JPS6251008B2 (en) | ||
EP0573419B1 (en) | Low power dissipation autozeroed comparator circuit | |
JPS58181321A (en) | Solid-state scanning circuit | |
JPS62120117A (en) | Delay circuit | |
JPH06140884A (en) | Cmos-type semiconductor cr oscillation circuit | |
JPH03179814A (en) | Level shift circuit | |
JPS59149417A (en) | Clock generator | |
JPH06112781A (en) | Cmos delay circuit | |
JPS6282817A (en) | Logic circuit | |
JPS62185407A (en) | Logic circuit | |
JPS6354012A (en) | Difference circuit using switched capacitor | |
JPH04172012A (en) | Output circuit | |
JPS62117411A (en) | Delay circuit | |
JPS60109322A (en) | Clock generator | |
JPH01186011A (en) | Ring oscillation circuit |