JPH04503597A - 音声およびデータのためのパケット／高速パケット交換機 - Google Patents

Abstract

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Description

【発明の詳細な説明】 音声およびデータのためのパケット／高速パケット交換機技術分野 この発明は、音声／データパケット交換機（ｓｗｉｔｃｈｅｓ）に関しかつ、よ り特定的には、そのような交換機のためのパケット／高速パケットネットワーク 用インタフェースのアーキテクチャに関する。

発明の背景 音声およびデータ交換機は従来技術において知られている。パケット交換機もま た知られている。しかしながら、過去においては、音声／データパケット交換機 において情報パケットを送信しかつ受信する装置の制御のための同期が問題であ った。この問題は音声情報およびデータ情報のための交換機に取り付けられる種 々の周辺装置の間でパケット帯域幅を動的に割り当てる問題に関連している。他 の関連する要素は該交換機に対するネットワークインタフェースのアーキテクチ ャである。過去の交換機のネットワークインタフェースのアーキテクチャはデー タおよび制御の双方に対し同じバスを使用している。帯域幅を動的にバスに割り 当てる問題と組み合わせた場合に、このネットワークインタフェースのアーキテ クチャは低いスイッチング容量およびスループットを有する交換機につながる結 果になる。これらの性能の問題は近代の高速パケットのプロトコルに関しさらに 一層重要になっている。従って、改良されたネットワークインタフェースのアー キテクチャを備えた音声／データパケット交換機を提供することが望ましい。

発明の概要 従って、本発明の目的は、改良されたネットワークインタフェースのアーキテク チャを備えた音声／データパケット交換機を提供することにある。

このため、パケット／高速パケット交換機のための改良されたネットワークイン タフェース用アーキテクチャが開示される。このネットワークインタフェース用 アーキテクチャは共通のパケット構造を用いる単一スイッチにおける音声および データの双方の組み合わせに供する。それはシステムローディングに基づ（帯域 幅の動的な割り当てを許容する。これはフレームの音声またはデータ領域内の帯 域幅のみならず、音声およびデータ部分の間のものをも含む。

ネットワークインタフェース（Ｎｌ）は該ネットワークインタフェースを通って すべてのパケットを通しまたはパケット装置が互いの間でパケットを直接転送す ることを許容する手段（ＮＩ−バス）を提供する。この帯域幅割り当ては容易に 変更できるが、それは制御およびデータメモリが互いに同期しているからである 。

本発明に係わる、ネットワークインタフェース用アーキテクチャは、データパケ ットおよび帯域幅の割り当ての制御が単一のスイッチング装置によって制御され ることを許容する。それはデータの転送およびバス帯域幅の割り当てを同期させ る。パケット装置の制御は、たとえば、４０Ｍｂｐｓのような非常に高いビット レートで制御できる。それはまたパケット装置が直接パケットを転送することを 許容する。それはＮｌベースレジスタの使用により帯域幅の容易な再割り当てを 許容する。

図面の簡単な説明 第１図は、改良されたネットワークインタフェースを含む、音声およびデータの ためのパケット／高速パケット交換機の第１の実施例を示す。

第２図は、前記第１の実施例のためのネットワークインタフェース用バスを示す 。

第３図は、パケットを示す。

第４図は、前記ネットワークインタフェースのための高レベルのブロック図であ る。

第５図は、ネットワークインタフェースのメモリマツプを示す。

第６図は、アドレスレジスタを示す。

第７図は、前記ネットワークインタフェースのためのプロセッサのデータメモリ 領域を示す。

第８図は、ネットワークインタフェース用ペースレジスタを示す。

第９図は、ステータス／制御レジスタを示す。

第１０図は、仮想回路レジスタを示す。

第１１図は、ネットワークインタフェースの制御転送タイミングを示すタイミン グ図である。

第１２図は、付加的なバイトがない場合の装置からネットワークインタフェース に対するデータ転送を示すタイミング図である。

第１３図は、付加的なバイトを有する場合の装置からネットワークインタフェー スへのデータ転送を示すタイミング図である。

第１４図は、ネットワークインタフェースから装置へのデータ転送を示すタイミ ング図である。

第１５図は、最大のパケットサイズエラーまたはスペース利用可能エラーを有す る装置からネットワークインタフェースへのデータ転送を示すタイミング図であ る。

第１６図は、ＣＲＣエラーを有する装置からネットワークインタフェースへのデ ータ転送を示すタイミング図である。

第１７図は、アドレスエラーを有する装置からネットワークインタフェースへの データ転送を示すタイミング図である。

発明の詳細な説明 第１図を参照すると、ネットワークインタフェース１０５がＬＡＮ装置（ノード およびＵＩＭの両方）の中心であることが分かる。それはＬＡＮ　（ケーブルお よび無線の両方）における種々のインタフェースを互いにかつ制御プロセッサ１ ０７に接続し、時分割および高速パケット交換を提供する。情報はこれらのイン タフェースの間をネットワークインタフェースメモリ１１１を介して転送され該 ネットワークインタフェースメモリ１１１はネットワークインタフェース（入力 および出力の両方）の制御セクションによりおよび制御プロセッサ１０７により アクセス可能である。ＬＡＮ側における情報の流れはネットワークインタフェー スバス（ｒｌ−バス）１０１を介して行われ、該ネットワークインタフェースバ ス１０１はデータを、たとえば、毎秒５００万バイトまでのレートで通し、かつ 同じレートで対応する制御情報を取り扱うよう設計されている。マイクロプロセ ッサバス１０３はネットワークインタフェース１０５を制御プロセッサ１０７に 結合する。

次に第２図を参照すると、ネットワークインタフェースメモリ１１１およびＮｌ −バス１０１の間の相互作用が示されている。出力制御回路、これはネットワー クインタフェース用チップ１０９の一部である、は制御メモリ２１１を順次通り かつアドレスおよびコマンドバイトを制御バス２０３に与える。この情報はどの 装置がＮＩ−バス１０１を駆動しておりかつどの装置が聴取している（ｌｉｓｔ ｅｎｉｎｇ）かを制御する。ネットワークインタフェース１０５を含む、すべて のＮＩ−バス装置は制御バス２０３を聴取しデータバス２０１上での活動が何で あるかを判定する。出力制御回路はまたデータメモリを順次通る。もしネットワ ークインタフェース１０５がバス１０１を駆動しておれば、データメモリ２１３ における情報はデータバス２０１に出力されるであろう。もしネットワークイン タフェース１０５がデータバス２０１を聴取しておれば、入力制御２０５はデー タを受入れかつそれをネットワークインタフェースメモリ１１１の適切な領域に 入れるであろう。ネットワークインタフェース１０５は同時にバス１０１を聴取 しかつ駆動することができる。これはネットワークインタフェース１０５がルー プバックモードに置かれることを許容する。

第３図は、標準パケット３００の構成を示す。（後に説明する）スタートパケッ ト信号がＮｌ−バス１０１の周辺（たとえば、無線リンク１２５，１２７，１２ ９）から受信されると、ネットワークインタフェースによって受信された最初の バイト３０１は仮想回路（Ｖｉｒｔｕａｌ　Ｃ１ｒｃｕｉｔ）１０である。この フィールド３０１は２５６までの仮想回路に対する制御情報、すなわち−次パケ ットのデスティネーションアドレスを保持するＮＩ−メモリ１１１の領域へのポ インタを作るために使用される。入力回路はこの情報をＮｌ−メモリにおける適 切なロケーションにパケット情報フィールドを格納するために使用する。

パケット長フィールド３０３は次に評価され、かつ後に説明する、適切な仮想回 路レジスタにおける最大パケットサイズフィールドに対しチェックされる。もし 該パケット長が最大パケットサイズより大きければ、該パケットの情報フィール ドは格納されないであろう。

アドレスタイプフィールド３０５は、各々１２８ビツトまでの長さである、１６ の装置アドレスレジスタのフィールドへのオフセットとして使用される。後に説 明する、適切なアドレスレジスタは次に該パケットのアドレス長フィールド３０ ７に示されたバイト数まで、受信パケットにおけるアドレスフィールド３０９に 対し比較される。もしアドレス３０９が整合しなければ、情報フィールド３１３ は格納されない。ゼロ長のアドレスは常に整合するものと見られ、かつ従ってす べての呼を表すことに注意を要する。

ネットワークインタフェースにおける、ＣＲＣチェッカはヘッダＦＣ５３１１を 含む全パケットヘッダに対するＣＲＣをチェックする。該チェッカの結果は妥当 （ｖａｌｉｄ）なヘッダに対してはゼロである。もしＣＲＣチェックが妥当でな ければ、ネットワークインタフェースはパケット終了信号を発生するであろう。

ネットワークインタフェース１０５が情報フィールドをＮＩメモリ１１１に格納 するためには３つの条件が満たされなければならない。その３つの条件は次の通 りである。

１．パケットヘッダ３１５におけるパケット長３０３が仮想回路レジスタに格納 された最大パケットサイズより小さいかまたは等しくなければならない。

２、パケットヘッダ３１５におけるアドレス３０９がアドレス長３０７によって 規定されるバイト数に対しアドレスタイプ３０５によって規定されるアドレスレ ジスタに含まれるアドレスに等しくなければならない。この場合、２つのアドレ スは本来的に同じである必要はない。これはグループ呼を許容する。

３、ＣＲＣチェックが妥当でなければらない。

これらのメモリ領域のすべては、後に説明する、制御プロセッサ１０７にアクセ ス可能な１組のベースレジスタに規定される。

従って、制御プロセッサ１０７はフレームの出力領域、および入力領域のタイミ ングおよび装置選択を完全に規定する。それは必要なデータを制御領域２１１に 書き込み、かつ、適切な場合には、データをデータ領域２１３、に入れるが、こ れはたとえば送信されるべき適切なヘッダである。

次に、制御プロセッサ１０７は適切なアドレスをセットアツプしく最初に、とり わけ、特定の装置の電子シリアル番号を含むパーソナリティモジュールから読み ）、適切な仮想回路パラメータ（たとえば、制御プロセッサへのデータパケット インタフェース）を確立し、かつ適切なポインタをペースレジスタにセットする 。

第４図を参照すると、ネットワークインタフェース１０５が示されている。該ネ ットワークインタフェースは６個の基本ブロックにより構成されている。すなわ ち、入力４０５、出力４０７、Ｎｌ−バスデコード４０９、メモリアクセス制御 ４０３、プロセッサインタフェース２０７、およびメモリ１１１である。メモリ １１１は現在はネットワークインタフェースＡＳＩＣ１０９に含まれていない。

入力ブロック４０５は入りパケットのヘッダを評価しかつ該パケットと共に行う べきことを決定する。パケットスタート表示４１７がデータクロック４１９と共 に受信された時、入力セクション４０５はヘッダ３１５をロードしかツ該パケッ ト３００がこの装置のためのものであるかを判定しかつルーティングを決定する 。一旦ルーティングが決定されると、該パケットの情報フィールドはネットワー クインタフェースメモリ１１１の適切な領域にロードされる。

入力ブロック４０５は８ビット幅の双方向データバス、ネットワークインタフェ ースデータバス２０１を介して外部に接続される。Ｎｌデータバス２０１は５Ｍ Ｈｚの最大クロックレートを有している。データクロック信号４１９はデータが 安定な時を示す。パケットスタート信号４１７は、データクロック信号４１９と 組み合わされて、パケット３００の第１のバイトを示す。データバス２０１は出 力ブロック４０７に接続されているのと同じバスである。ネットワークインタフ ェース１０５は任意の与えられた時間に単一のインタフェース装置から入力しま たは単一インタフェース装置に出力することができるのみである。パケット終了 信号４２１はネットワークインタフェースによってそれがパケットヘッダ３１５ に含まれるパケット長３０３によって示されるパケットの最後のバイトを受信し たときに発生される。この信号４２１はインタフェース装置によって使用され、 信号強度情報のような、付加的なバイトがいつネットワークインタフェース１０ ５に送信されるべきかを決定する。

Ｎｌ−バス１０１の信号のためのタイミングは第１１図から第１７図に示されて いる。

入力ブロック４０５は６２までのインタフェース装置に対しアドレスできるが、 バスのローディング限界は１２である。該インタフェース装置は無線、ＬＡＮ、 および電話インタフェースを含む。Ｎ１制御バス２０３を介して各フレームの間 に時間が割り当てられこれらの装置がパケットを互いに渡すことを許容する。

出力ブロック４０７は２つの主な機能を達成する。第１に、それはフレーム中の 適切な時間にＮｌデータバス２０１上のインタフェース装置に対しネットワーク インタフェース１０５からパケットを出力する。第２に、それはＮｌ制御バス２ ０３に制御情報を出力する。Ｎｌ制御バス２０３は５ＭＨｚの最大クロックレー トでの８ビット幅バスである。制御クロック信号４２７は制御バス２０３が安定 な時を示し、かつデータクロック４１９はデータバス２０１が安定な時を示す。

出力クロック４０７はＩｎベースレジスタにおけるクロックデバイザにより決定 されるクロックレートでデータおよび制御バッファを通る。データバッファにお けるポジションはＮｌベースレジスタにおける同期オフセットを介してフレーム におけるポジションと同期される。

Ｎｌ−バスデコード４０９はＮｌ−バス１０１上のアドレスおよびコマンドを聴 取する。それは同報通信（ｂｒ。

ａｄｃａｓｔ）またはネットワークインタフェースアドレスを有するすべてのコ マンドをデコードする。それは入力クロック４０５に制御を提供しいつデータバ ス２０１を聴取するかを通知しかつ出力ブロック４０７に制御を提供しいつデー タバス２０１を駆動するかを通知する。それはまた出力ブロック４０７のために スキップＮクロック・コマンドをデコードする。

プロセッサインタフェースブロック２０７は制御プロセッサ１０７およびネット ワークインタフェース１０５の間のインタフェースを提供する。それはまた後の セクションにおいて説明するＮｌベースレジスタを含む。制御プロセッサ１０７ はネットワークインタフェース１０５におけるメモリおよびレジスタから読み出 しおよび／または該メモリおよびレジスタに書き込まなければならない。プロセ ッサインタフェース２０７は制御プロセッサ１０７がネットワークインタフェー ス１０５の動作をスローダウンさせることなしにメモリ／レジスタをアクセスす ることを許容する。ネットワークインタフェース１０５により許容される制御プ ロセッサ１０７のメモリアクセスの頻度により、ＤＴＡＣＫを介し、ゼロから２ の待機状態が注入される。ＤＴＡＣＫは読取りおよび書き込みの双方に対して発 生される。

ネットワークインタフェース１０５は制御プロセッサ１０７のメモリマツプにお いて６４にバイトのスペースを占有するであろう。Ｎｌベースレジスタはこのス ペースにおいてアドレス１６進ＦＣＯＯから１６進ＦＣＩ　７を占有する。プロ セッサインタフェース２０７はＮｕレジスタおよびメモリにおけるバイトおよび フォワード動作の双方をサポートする。Ｎｌメモリ１１１は６８０００メモリと 同様の方法で組織化されている。

ネットワークインタフェース１０５はＩＮＴラインを介し制御プロセッサ１０７ に割込みをかける。ＩＮＴラインは制御プロセッサが割込みアクノレツジ、ＩＴ ＡＣＫと共に応答する時にクリアされる。Ｎ１１０５は２つの割込みソースを有 している。最初のものはフレームの開始においてであり、かつ第２のものは制御 プロセッサ１０７に向けられたパケットの受信である。これらの割込みはソフト ウェアによってイネーブルされかつディスエーブルされ得る。

ネットワークインタフェース１０５はプロセッサ１０７からのリセットラインを 介してリセットをすることができる。これはパワーアップシーケンスの一部でな ければならない。Ｎｌリセットの最終的な結果は制御バス２０３が何等のコマン ドをも出力しないことを保証することである。

該リセットはアクティブローでありかつ少なくとも１マイクロセカンドの間口− でなければならない。

Ｎ１１０５に対するプロセッサインタフェース２０７に含まれる信号の定義は第 １１図から第１６図に見ることができる。

メモリアクセス制御ブロック４０３は適切な数のネットワークインタフェースメ モリ１１１のアクセスを入力４０５、出力４０７、およびプロセッサインタフェ ース２０７のブロックに割り当てる。各ブロックはバイト時間（２００ナノセカ ンド）の間にある最大数のメモリアクセスを要求する。各ブロックはそれに対し バイト時間ごとに割り当てられた最大数のメモリアクセスを有している。

メモリブロック１１１はネットワークインタフェース１０５によって要求される すべてのメモリを提供する。それはパケットに対するメモリを含むのみならず、 ネットワークインタフェース１０５においてルーティングおよびアドレッシング のために必要とされるレジスタのためのメモリをも含む。

第５図を参照すると、メモリ１１１のメモリマツプ５゜Ｏが示されている。該メ モリ１１１は５つのセクションに分割される。すなわち、仮想回路レジスタ５０ １、アドレスレジスタ５０３、プロセッサデータ５０５、制御バッファ５０９、 そしてデータバッファ５０７である。入りパケット３００のヘッダ３１５は、仮 想回路レジスタおよびアドレスレジスタと組み合わせて使用されたとき、ネット ワークインタフェース１０５を通るパケットのルートを決定する情報を含む。標 準パケット３００は第３図に示されている。

ネットワークインタフェース１０５はＩＮＴラインを介して制御プロセッサ１０ ７に割込みをかけることができる。

ＩＮＴラインはＮＩが割込みアクノレツジ、ＩＴＡＣＫを受信した時クリアされ る。Ｎｌは２つのタイプの割込みを発生することができる。第１のものは各フレ ームの始めにおけるものである。第２のものはパケットが制御プロセッサ１０７ に向けられ受信された時のものである。これらの割込みのいずれもステータス／ 制御レジスタ９００を介してソフトウェアによりディスエーブルすることができ る。

仮想回路レジスタ５０１は入りパケット３００の回路ＩＤフィールド３０１とと もに使用されメモリ１１１のどこに該パケットが格納されるべきかを決定する。

合計２５６の回路ＩＤがあり、そのうちいくつかはリセット、フレーム同期およ び制御データのような特別のパケットのために確保される。パケットに含まれる 回路ＩＤ３０１はＮｌベースレジスタにおける仮想回路レジスタポインタと組み 合わせて使用され仮想回路レジスタのアドレスを決定する。

仮想回路レジスタの内容は該パケットのルーティングおよび特性を判定するため に使用される。

メモリの次のセクションはアドレスレジスタ５０３である。このセクションは１ ２８ビツトのレジスタを含む。これは装置に複数のタイプの複数のアドレスを持 つことを許容する。アドレスレジスタメモリ５０３の配置６００は第６図に示さ れている。１つの装置は種々のタイプの１６の異なるアドレスを持つことができ 、かつこれらのアドレスは変えることができる。１２８ビツトは各装置の独自の 電子的シリアル番号の要求のために選択された。

入りパケット３００はアドレスタイプ３０５、アドレス長３０７、およびアドレ ス３０９を含む。アドレスタイプ３０５はＮｌベースレジスタにおけるアドレス レジスタポインタと組み合わせて使用されメモリ中の適性なアドレスレジスタの アドレスを決定する。アドレス長３０７はどの（らい多くのバイトのアドレスレ ジスタがメモリから読み取られるかを決定するために使用される。メモリから読 み取られるバイトは次に入りパケットのアドレスフィールド３０９の内容と比較 される。これは該パケットがこの装置に送られているか否かを決定する。ゼロ長 のアドレスは常に整合と見られ、かつ従ってすべての呼を表す。

再び第５図を参照すると、メモリのプロセッサデータ５０５のセクションは制御 プロセッサ１０７に向けられたすべての入りパケットに対する記憶部を提供する 。メモリのこのセクションの管理は他のセクションより複雑である。

単一フレームの間にメモリのこの領域に多数のパケットを格納する必要がある。

メモリのこのセクションに格納されるパケットのタイプはフレーム同期、制御、 不定期データおよびＬＡＮデータである。

循環バーｙ７ｙ　（ｃｉｒｃｕｌａｒ　ｂｕｆｆｅｒ）がメモリ５０５のプロセ ッサデータセクションのために使用される。それはＮｌベースレジスタにおける ポインタを用いて実施される。メモリのプロセッサデータ５０５のセクションの ダイアグラム７００が第７図に示されている。

プロセッサデータバッファにおけるパケットストレージの編成もまた第７図に示 されている。以下に各パケットに対するバッファに格納される情報のリスト、お よびその中にそれが格納される順序を示す。

１、パケットの情報フィールドに続き格納される付加的情報のバイト数（１バイ ト） ２、パケットの情報フィールドの長さく２バイト）３、パケットの情報フィール ド（０−２０４８バイト）４、付加情報バイト（０−７バイト） ５、パケットヘッダの最初のバイト（回路ＩＤ）が受信されたフレーム中の時間 を示す時間スタンプ（２バイト）プロセッサデータの循環バッファのためにＮｌ ベースレジスタに４つのレジスタが規定されている。これらのレジスタのダイア グラム８００を第８図に見ることができる。

プロセッサデータスタートレジスタは循環バッファの最初のバイトのアドレスを 含む。このレジスタは制御プロセッサ１０７により書き込まれかつ禾ットワーク インタフエース１０５により読み出される。プロセッサデータ終了レジスタは循 環バッファの最後のバイトのアドレスを含む。このレジスタはまた制御プロセッ サにより書き込まれかつネットワークインタフェースにより読み出される。

循環バッファのために２つの付加的なレジスタがある。

最初のものはプロセッサデータ読み出しレジスタである。

このレジスタは制御プロセッサにより使用されネットワークインタフェースに対 し制御プロセッサ１０７が読む次のパケットの最初のバイトのアドレスを通知す る。制御プロセッサ１０７はそれが全パケットを読み取った後にのみこのレジス タを書き込む。言い換えれば、プロセッサデータ読み取りレジスタは常にパケッ トの最初のバイトを指示する。最後のレジスタはプロセッサデータ書き込みレジ スタである。このレジスタはネットワークインタフェースにより使用され書き込 まれるアドレスを指示する。それはネットワークインタフェース１０５によって 書き込まれかつ制御プロセッサ１０７によって読み出される。

ネットワークインタフェース１０５はバッファ中にそれが書き込まれる前にパケ ットを書き込むスペースがあるか否かを判定するためにチェックを行う。もし十 分なスペースがなければ、該パケットは格納されないであろう。

再び第５を参照すると、制御バッファ５０９はＮｌデータバス２０１を制御する ために使用されるアドレス／コマンドバイトに対する記憶部を提供する。制御バ ッファの該アドレスはＮｌベースレジスタにおける制御バッファアドレスレジス タにより決定される。該バッファには制御プロセッサ１０７により適切なアドレ ス／コマンドバイトがロードされる。それはＮｌデータバス２０１上の出力デー タのためのクロックと同じレートでアクセスされる。該バッファはそのスタート 位置、制御バッファアドレスレジスタに含まれるアドレス、にデータバッファが リセットされるのと同時にリセットされる。これは制御およびデータバッファの 間の同期を許容する。

さらに第５図を参照すると、メモリの最後のセクションはデータバッファ５０７ である。該バッファはフレームと同じ数のビットを含む。４０Ｍｂ　ｐ　ｓにお ける１ミリセカンドのフレームに対しては、該データバッファは４０，０００ビ ツト、または５．０００バイトを含む。該データバッファのアドレスはＮ１ベー スレジスタにおけるデータバッファアドレスレジスタにより決定され、かつその 大きさはデータバッファサイズレジスタにより決定される。

パケットは入力ブロック４０５または制御プロセッサ１０７によってデータバッ ファ５０７に書き込まれる。パス（仮想回路ＩＤ）が確立されると、制御プロセ ッサはパケットヘッダ３１５をデータバッファ５０７に書き込む。入力ブロック ４０５は入りパケット３００の情報フィールド３１３を転送するのみである。制 御プロセッサ１０７は制御、不定期、およびＬＡＮデータのための全パケットを 書き込む。

制御プロセッサ１０７はネットワークインタフェース・ベースレジスタ、仮想回 路レジスタ、およびアドレスレジスタを初期化する責務を負う。ルーティングが 変わると、それは仮想回路レジスタを更新しなければならない。それはまたすべ ての出パケットに対しパケットヘッダをデータバッファに書き込む責務を負う。

一組のレジスタがネットワークインタフェース１０５をプログラムするために使 用される。それらは出力バッファ、アドレスレジスタ、および仮想回路レジスタ のアドレス、フレームの同期、出力バッファの大きさ、出力クロックの速度、そ して割込みを制御する。ネットワークインタフェース・ベースレジスタはＮＩメ モリスペースにおいて１６進アドレスでＦＣＯＯからＦＣｌ２に位置する１２の 連続する１６ビツトのレジスタから成るが、Ｎｌメモリには含まれていない。該 レジスタのダイアグラム８００が第８図に示されている。

ステータス／制御レジスタ９００が第９図に示されている。ステータス／制御レ ジスタ９００は割込みをイネーブルするために、かつまたどのようなタイプの割 込みが発生したかを識別するために使用される。該レジスタは読み出し／書き込 みでありかつ第１のＮｌベースレジスタのビットθ〜７である。

次に第９図を参照すると、ビット６がパケット受信割込み９０１をイネーブルす るために使用されていることが分かる。もしビット６が１にセットされれば、パ ケットが受信された時割込みが発生しかつ信号ＣＰビットが仮想回路レジスタに おいてセットされる。ビット７は全パケットが受信されかつ仮想回路レジスタに おいて信号ＣＰビットがセットされた時に１にセットされる。ステータス／制御 レジスタ９００におけるビット７はＣＰにより読み取られた後にクリアされる。

ビット４はスタートオブフレーム割込みのイネーブルのために使用される。もし ビット４が１にセットされておれば、Ｎ１１０５がフレームの始めに到達した時 に割込みが発生する。ビット５は該割込みがスタートオブフレームによって発生 されたことを示すために１にセットされる。ステータス／制御レジスタ９００に おけるビット５はＣＰによって読み取られた後にクリアされる。

パケット受信およびスタートオブフレーム割込みの双方は制御プロセッサに対し 同じ割込みレベルとなる。ＣＰはステータス／制御レジスタ９００を読み取りど れが割込みを発生させたかを決定しなければならない。

ステータス／制御レジスタ９００のビット１はネットワークインタフェース１０ ５をリセットするために使用される。これはパワーアップリセットと同じである 。Ｎｌリセットの最終結果は制御バス２０３が何等のアドレスをも出力しないよ うに保証することである。Ｎｌはまた制御プロセッサ１０７からのリセットライ ンを介してリセットできる。

ＣＰはステータス／制御レジスタ９００におけるビット０に対して１を書き込む 。これはＮＩ　１０５に対し制御バス２０３をリセットしかつディスエーブルさ せる。制御バス２０３はＣＰ１０７がゼロをステータス／制御レジスタ９００に おけるビット０に書き込むまでディスエーブルされたままである。

りｏ−）クディバイザ（Ｃ１ｏｃｋ　Ｄｉｖｉｓｏｒ）レジスタはネットワーク インタフェース１０５の出力のビットレートを決定する。第２のＮｌベースレジ スタのビット０〜７は出力クロックの除数（ｄ　ｉ　ｖ　ｉ　ｓ　ｏ　ｒ）を含 む。

該レジスタは読み出し／書き込み用である。該クロックディバイザはｏｏｏｏｏ ｏｏｏおよび１１１１１１１１の間の任意の値となることができる。表１はクロ ックディバイザおよび対応するビットレートの好ましい値を含む。

クロックディバイザ値　ビットシルト ０００００００１　ｍ・０・Ｍ切１ ００００００１０　２０　Ｍｂｐｓ ｏｏｏｏｏｌｏｏ　１０　Ｍｂｐｓ ｏｏｏｏｌｏｏｏ　５　Ｍｂｐｓ ｏｏｏｌｏｏｏｏ　２．５　ＭＤｓ ｏｏｌｏｏｏｏｏ　１、２５　Ｍｂｐｓ表１−典型的なりロックディバイザ 同期オフセットレジスタはデータおよび制御バッファをシステムフレームに同期 させるために使用される。第３のＮｌベースレジスタのビット０〜１２は同期オ フセットおよび読み出し／書き込みを含む。フレーム同期パケットはフレーム中 のパケットのポジションを含む。パケット３００が受信された時、データバッフ ァ５０７におけるポジションは該パケットとともに格納される。制御プロセッサ １０７は２つの値を比較してデータバッファがフレームと同期しているか否かを 判定する。もし同期しておらなければ、制御プロセッサ１０７はオフセット値を 同期オフセットレジスタにロードする。このレジスタはデータバッファ５０７の 終りにおけるデータバッファカウンタをロードするために使用される。同期オフ セットレジスタがデータバッファカウンタにロードされた後、それはネットワー クインクフェースによってクリアされる。

データバッファサイズレジスタはデータバッファの大きさをバイトでセットする 。第４のＮｌベースレジスタのビット０〜１２はデータバッファサイズおよび読 み出し／書き込みを含む。データバッファサイズは、クロックディバイザと組み 合わせて、フレームの長さを決定する。表２はビットレートの関数として許容で きるフレームの大きさに対する好ましい出力バッファの大きさを示す。データバ ッファは任意の大きさとすることができ、かつ最大値は利用　。

可能なＮｌメモリによって決定される。

データバッファサイズはフレームの終りを決定するために使用される。データバ ッファによるシーケンスのために使用されるカウンタはデータバッファサイズと 比較される。

計数値が等しい場合、該カウンタには同期オフセットレジスタにおける値がロー ドされ、データバッファアドレスはデータバッファをアドレスするために使用さ れるカウンタにロードされ、かつカウンタバッファアドレスは制御バッファをア ドレスするために使用されるカウンタにロードされる。

制御バッファアドレスレジスタは制御バッファのネットワークインタフェースメ モリにおけるスタート位置を規定する。それは第５のＮｌベースレジスタであり かつ読み出し／書き込みである。制御バッファアドレスレジスタは制御バッファ を変えるために使用される。

データバッファアドレスレジスタはデータバッファのネットワークインタフェー スメモリにおけるスタート位置を規定する。それは第６のＮｌベースレジスタで ありかつ読み出し／書き込みである。データバッフ７アドレスレジスタはデータ バッファを変更するために使用される。このレジスタは仮想回路ポインタレジス タとともに使用されフレームの構造を変更するために使用される。

仮想回路レジスタポインタは仮想回路レジスタのためのアドレスの上部を規定す る。それは第７のＮｌベースレジスタのビット１１〜１５でありかつ読み出し／ 書き込みである。それはネットワークインタフェースメモリにおけるメモリの仮 想回路レジスタの領域に対するアドレスのビット１１〜１５を提供する。ビット ３〜１０は入りパケットの仮想回路ＩＤにより提供される。

アドレスレジスタポインタはアドレスレジスタのためのアドレスの上部を規定す る。それは８番目のＮｌベースレジスタのビット８〜１５でありかつ読み出し／ 書き込みである。それはネットワークインタフェースメモリにおけるメモリのア ドレスレジスタの領域のためのアドレスのビット８〜１５を提供する。ビット４ 〜７はアドレスタイプフィールドにより提供され、かつビット０〜３は入りパケ ットヘッダにおけるアドレス長フィールドの値に基づき発生される。

プロセッサデータバッファスタートレジスタは制御プロセッサに向けられるデー タを格納するために使用されるＮｌメモリのセクションの開始を規定する。それ は９番目のＮｌベースレジスタのビット０−１５でありかつ読み出し／書き込み である。Ｎｌメモリのプロセッサデータ領域は循環バッファであり、かつこのレ ジスタは該バッファの先頭部を規定する。

プロセッサデータバッファ終了レジスタは制御プロセッサに向けられているデー タを格納するために使用されるＮｌメモリのセクションの終りを規定する。それ は１０番目のＮｌレジスタのビット０〜１５でありかつ読み出し／書き込みであ る。Ｎｌメモリのプロセッサデータ領域は循環バッファであり、かつこのレジス タは該バッファの底部を規定する。

プロセッサデータリードポインタレジスタは制御プロセッサによって読まれるべ きＮｌメモリのプロセッサデータ領域における次のパケットのアドレスを規定す る。それは１１番目のＮｌベースレジスタのビット０〜１５でありがつ読み出し ／書き込みである。制御プロセッサはこのアドレスをパケットが完全にＮｌメモ リから読み出された後にのみ書き込む。パケット全体が読まれた後に、ＣＰは次 のパケットのアドレスをプロセッサデータ読み出しレジスタに書き込む。プロセ ッサデータ読み出しレジスタに含まれるアドレスは常にＮｌメモリのパケットの 始めをアドレスする。

プロセッサデータ書き込みポインタレジスタはネットワークインタフェースによ り書き込まれるメモリのプロセッサデータ領域における次のアドレスを規定する 。それは１２番目のＮｌベースレジスタのビットＯ〜１５でありかつ読み出し専 用である。ネットワークインタフェースはこのレジスタをパケットがＮｌメモリ のプロセッサデータ領域に書き込まれた時に更新する。ＮＩはこのレジスタをプ ロセッサデータ読み取りポインタレジスタに対しチェックし情報がオーバライド されることを防止する。

仮想回路のパラメータはネットワークインタフェースメモリにおける仮想回路レ ジスタに含まれている。Ｎｌベースレジスタにおけるポインタによりアドレスさ れるメモリに続けて配置される２５６の仮想回路レジスタのバンクがある。該レ ジスタの内容は第９図に示されている。該レジスタは入りパケットの回路ＩＤフ ィールドにより使用されメモリ内のどこに該パケットが格納されるべきか、最大 の許容されるパケット長、該パケットの終了後にどれだけ多くのバイトが送信さ れるか、該パケットが制御プロセッサに向けられているか否か、そして制御プロ セッサが割り込まれるべきか否かを決定する。合計２５６の回路ＩＤがあり、い くつかはリセット、フレーム同期、および制御データのような特別のパケットの ために確保される。該パケットに含まれる回路ＩＤは適性な仮想回路レジスタの アドレスに対するオフセットである。

次に第１０図を参照すると、仮想回路レジスタ１０００のデスティネーション・ アドレスはネットワークインタフェースメモリ１１１内のどこに入りパケット３ ００の情報フィールド３１３が格納されるかを規定する。それは仮想回路レジス タ１０００の第１ワードである。デスティネーション・アドレスは与えられた仮 想回路ＩＤを有するパケットのための格納領域の始めのＮｌメモリ１１１におけ るアドレスである。

最大パケットサイズフィールドは与えられた仮想回路ＩＤに対し転送される最大 のパケットを識別する。それは仮想回路レジスタ１０００の第２ワードのビット ０〜１５に含まれている。最大パケットサイズはパケット３００がメモリをオー バライドすることを防ぐためのセーフガードとして使用される。もしパケット長 ３０３が最大パケットサイズより大きければ、パケット３００の情報フィールド ３１３は格納されず、かつネットワークインタフェースはパケット終了信号４２ １を発生する。第１１図から第１７図におけるタイミング図を参照。

無効（ｉ　ｎｖａ　１　ｉ　ｄ）な仮想回路ＩＤがメモリをオーバライドするの を防止するために、すべての使用されない回路ＩＤに対する最大パケットサイズ は制御プロセ・ソサ１０７によってゼロにセットされるべきである。

予期付加バイトフィールドはパケット３００の情報フィールド３１３の終りに続 くバイトの数を規定する。それは仮想回路レジスタ１０００の第３ワードのビッ ト０から２に含まれている。

情報フィールド３１３に続き０から７バイトが有り得る。

この情報はパケット３００の終りの直後に送信される。Ｎｌバス１０１の装置は 、もしあれば、パケット終了ライン４２１がローからハイに移行した後該バイト の送信を開始する。パケットエンド４２１はすべての付加バイトが受信されるか またはパケットスタート４１７がローになるまでハイのままである。該装置は付 加バイトの各々に対しデータクロック信号４１９を依然として発生しなければな らない。第１１図から第１７図までのタイミング図を参照。

信号ＣＰフラグは与えられた仮想回路ＩＤに対するパケットがプロセッサ１０７ への信号を発生すべきか否かを判定するために使用される。これは該パケットが ネットワークインタフェースメモリ１１１のプロセッサ領域に書き込まれている 場合に有用である。該フラグは仮想回路レジスタ１０００の第３ワードのビット ３である。もしこのビットが１であれば、ステータス／制御レジスタ９００のピ ッ）７（９０１）はパケットがＮｌメモリ１１１のプロセッサ領域に書き込まれ ている時に１にセットされるであろう。

もしステータス／制御レジスタ９００のビット６（９０３）が１にセットされて おれば、割り込みが制御プロセッサ１０７に発生されるであろう。

ＣＰデータフラグはこの回路ＩＤを有するパケットが制御プロセッサ１０７に向 けられているか否かを示す。もし該フラグが１であれば、該パケット３００の情 報フィールド３１３はＮｌメモリ１１１のプロセッサ領域に書き込まれ、かつデ スティネーション・アドレスに含まれるアドレスは無視されるであろう。該フラ グは仮想回路レジスタ１０００の第３ワードのビット４である。

暗号タイプフィールドは与え、られ、た仮想回路に対し使用されるべき暗号化の タイプを規定する。該フィールドは仮想回路レジスタの第３ワードのビット５お よび６である。

現在のところ、規定されている唯一の暗号タイプは、暗号無しである、００のみ である。プロトタイプに対しては、ネットワークインタフェース１０５はこれら のビットによって何かを行うことを要求されないであろう。

ネットワークインタフェースバス１０１（ＮＩ−バス）信号につき次に説明する 。

データバス２０１はＮＤＯ−ＮＤ７で表される８本のラインを有する。これらの ８つのスリーステート、双方向性ラインはネットワークインタフェース１０５と Ｎｌバス１０１に接続された周辺装置との間のデータの転送のための経路である 。

制御バス２０３はＮＣＯ〜ＮＣ７で示される８本のラインを有しており、これら ８本のスリーステート出カラインはＮｌバス１０１に接続されたアドレス／コマ ンド装置のためのものである。

制御クロック（ＣＣＬ　Ｋ）ライン４２７の出力信号は、高レベルの時、制御バ ス２０３上に有効な制御情報があることを示す。

データクロック（Ｄ　ＣＬ　Ｋ）ライン４１９の信号は、高レベルの時、Ｎｌデ ータバス２０１上に有効なデータがあることを示す。Ｎｌデータバス２０１を駆 動する装置はこの信号を駆動する責務を有する１゜ パケットスタート（ＰＳ）４１７の入力信号はデータが周辺装置から送信されて いる間高レベルとなりかつ高レベルに留まる。該信号４１７はパケット終了４２ １信号が低レベルに移行した後ローになる。データバス２０１をドライブする装 置はパケットスタート信号４１７をドライブする。

パケット終了（ＰＥ）４２１の出力信号は周辺装置に対しすべての有効なパケッ トデータが受信されたことおよび余分のデータバイトが、もしあれば、送信でき ることを通知するためにハイに移行する。信号４２１はすべての付加バイトが受 信された時にローに移行する。該信号は最大パケットサイズまたはＣＲＣエラー が発生するとハイに移行する。

タイミングの仕様は次のようになっている。

第１１図から第１７図を参照。

第１１図は、ネットワークインタフェース制御の転送タイミングを示す。

第１２図は何等の付加バイトもなく装置からネットワークインタフェースに対し データ転送を行うためのタイミングを示す。

第１３図は、付加バイトとともに装置からネットワークインタフェースにデータ 転送を行う場合のタイミングを示す。

第１４図は、ネットワークインタフェースから装置へのデータ転送のタイミング を示す。

第１５図は、最大パケットサイズエラーまたは利用可能スペースエラーを伴う装 置からネットワークインタフェースへのデータ転送のタイミングを示す。

第１６図は、ＣＲＣエラーを伴う装置からネットワークインタフェースへのデー タ転送のタイミングを示す。

第１７図は、アドレスエラーを伴う装置からネットワークインタフェースへのデ ータ転送のタイミングを示す。

ＣＣＬＫ４２７、ＤＣＬＫ４１９、ＰＳ４１７、およびＰＥ４２１に対する最大 立上りおよび立下り時間は５ナノセカンドである。立上りおよび立下り時間は１ ０％から９０％へのものである。すべての時間は注記しない限り典型的なもので ある。

本発明に係わる、音声およびデータのためのパケット／高速パケットスイッチの 種々の実施例がここに説明されたが、本発明の範囲は以下のクレームにより規定 される。

座ＦＩＧ、８ のみ　書込み　のみ　書込み　−ＦＩＧ、９　。８ＦＩＧ、１２ １４００　Ｆ　Ｉ　に’　、　’１４ ＦＩＧ、１６ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．ネットワークインタフェースバスを介して少なくとも１つの周辺装置に結合 されたネットワークインタフェース（ＮＩ）を具備する通信システムであって、 前記ネットワークインタフェースバスは制御パケットを通信するための制御バス 、データパケットを通信するためのデータバス、パケット開始ライン、データク ロック、パケット終了ライン、制御バスライン、および制御クロックを具備し、 前記ＮＩはプロセッサバスを介して制御プロセッサに結合されている通信システ ム。 ２．前記ネットワークインタフェースは入力手段、出力手段、ＮＩバスデコード 手段、メモリアクセス制御手段、プロセッサインタフェース手段、およびメモリ 手段を具備する請求の範囲第１項に記載のシステム。 ３．前記入力手段は入りバケットのヘッダを評価するための手段、データクロッ クとともにパケットスタート表示を受信したことに応じて前記ヘッダをローディ ングしかつルーティングを決定するための手段、および前記ルーティングの決定 に応じて前記パケットの情報フィールドを前記メモリにロードするための手段を 含む請求の範囲第２項に記載のシステム。 ４．前記出力手段は前記データバス上の前記少なくとも１つの周辺装置に対しパ ケットを出力するための手段および前記制御バス上に制御情報を出力するための 手段を含む請求の範囲第３項に記載のシステム。 ５．前記ＮＩバスデコード手段は前記ＮＩバス上のアドレスおよびコマンドを聴 取するための手段、同報通信またはネットワークインタフェースアドレスを有す るすべてのコマンドをデコードするための手段、前記入力手段に対しいつ前記デ ータバスを介してデータを受信すべきかを示す制御を提供するための手段、およ びいつ前記データバスを駆動すべきかを示す制御を前記出力手段に提供するため の手段を含む請求の範囲第４項に記載のシステム。 ６．前記メモリアクセス制御手段は前記入力手段、前記出力手段および前記プロ セッサインタフェース手段に対し適切な数のＮＩメモリアクセスを割り付けるた めの手段を含む請求の範囲第５項に記載のシステム。 ７．前記プロセッサインタフェース手段は前記制御プロセッサおよび前記ネット ワークインタフェースの間をインタフェースするための手段を含み、前記プロセ ッサインタフェース手段はさらにＮＩベースレジスタ手段を含む請求の範囲第６ 項に記載のシステム。 ８．前記メモリ手段は前記パケットのためのメモリ、およびルーティングおよび アドレッシングのために必要とされるレジスタのためのメモリを含む、前記ネッ トワークインタフェースにより要求されるメモリを提供するための手段を含む請 求の範囲第７項に記載のシステム。９．前記メモリ手段はさらに仮想回路レジス タ手段、アドレスレジスタ手段、プロセッサデータ手段、制御バッファ手段、お よびデータバッファ手段を具備する請求の範囲第８項に記載のシステム。 １０．通信システムにおけるバケットを処理する方法であって、端パケットは回 路識別（ＩＤ）フィールド、パケット長フィールド、アドレスタイプフィールド 、アドレス長フィールド、アドレス、フレームチェックシーケンスフィールド、 情報フィールド、を具備し、前記方法は、（ａ）前記アドレスタイプフィールド の内容を用いてメモリ内の適正なアドレスレジスタのアドレスを決定する段階、 （ｂ）前記アドレス長フィールドの内容を用いていかに多くのバイトのアドレス レジスタがメモリから読み出されるかを決定する段階、 （ｃ）前記段階（ｂ）においてメモリから読み出されたバイトの内容を前記アド レスフィールドの内容と比較する段階、 （ｄ）少なくとも部分的に前記段階（ｃ）における比較に基づき、該パケットが この装置に送られたか否かを判定する段階、 を具備する通信システムにおけるパケットを処理する方法。