JPH0449309B2 - - Google Patents
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- JPH0449309B2 JPH0449309B2 JP2172604A JP17260490A JPH0449309B2 JP H0449309 B2 JPH0449309 B2 JP H0449309B2 JP 2172604 A JP2172604 A JP 2172604A JP 17260490 A JP17260490 A JP 17260490A JP H0449309 B2 JPH0449309 B2 JP H0449309B2
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光電変換装置に係り、特に光入射に
より発生したキヤリアを蓄積し、蓄積されたキヤ
リアに基づいて信号を読み出す光電変換装置に関
する。
より発生したキヤリアを蓄積し、蓄積されたキヤ
リアに基づいて信号を読み出す光電変換装置に関
する。
［従来の技術］
近年、光電変換装置殊に、固体撮像装置に関す
る研究が、半導体技術の進展と共に積極的に行わ
れ、一部では実用化され始めている。
る研究が、半導体技術の進展と共に積極的に行わ
れ、一部では実用化され始めている。
これらの固体撮像装置は、大きく分けると
CCD型とMOS型の２つに分類される。CCD型撮
像装置は、MOSキヤパシタ電極下にポテンシヤ
ルの井戸を形成し、光の入射により発生した電荷
をこの井戸に蓄積し、読出し時には、これらのポ
テンシヤルの井戸を、電極にかけるパルスにより
順次動かして、蓄積された電荷を出力アンプ部ま
で転送して読出すという原理を用いている。また
CCD型撮像装置の中には、受光部はpn接合ダイ
オード構造を使い、転送部はCCD構造で行うと
いうタイプのものもある。また一方、MOS型撮
像装置は、受光部を構成するpn接合よりなるフ
オトダイオードの夫々に光の入射により発生した
電荷を蓄積し、読出し時には、それぞれのフオト
ダイオードに接続されたMOSスイツチングトラ
ンジスタを順次オンすることにより蓄積された電
荷を出力アンプ部に読出すという原理を用いてい
る。
CCD型とMOS型の２つに分類される。CCD型撮
像装置は、MOSキヤパシタ電極下にポテンシヤ
ルの井戸を形成し、光の入射により発生した電荷
をこの井戸に蓄積し、読出し時には、これらのポ
テンシヤルの井戸を、電極にかけるパルスにより
順次動かして、蓄積された電荷を出力アンプ部ま
で転送して読出すという原理を用いている。また
CCD型撮像装置の中には、受光部はpn接合ダイ
オード構造を使い、転送部はCCD構造で行うと
いうタイプのものもある。また一方、MOS型撮
像装置は、受光部を構成するpn接合よりなるフ
オトダイオードの夫々に光の入射により発生した
電荷を蓄積し、読出し時には、それぞれのフオト
ダイオードに接続されたMOSスイツチングトラ
ンジスタを順次オンすることにより蓄積された電
荷を出力アンプ部に読出すという原理を用いてい
る。
CCD型撮像装置は、比較的簡単な構造をもち、
また、発生し得る雑音からみても、最終段におけ
るフローテイング・デイフユージヨンよりなる電
荷検出器の容量値だけがランダム雑音に寄与する
ので、比較的低雑音の撮像装置であり、低照度撮
影が可能である。ただし、CCD型撮像装置を作
るプロセス的制御から、出力アンプとしてMOS
型アンプがオンチツプ化されるため、シリコン
と、SiO2膜との界面から画像上、目につきやす
い、１／ｆ雑音が発生する。従つて、低雑音とは
いいながら、その性能に限界が存在している。ま
た、高解像度化を図るためにセル数を増加させて
高密度化すると、一つのポテンシヤル井戸に蓄積
できる最大の電荷量が減少し、ダイナミツクレン
ジがとれなくなるので、今後、固体撮像装置が高
解像度化されていく上で大きな問題となる。ま
た、CCD型の撮像装置は、ポテンシヤルの井戸
を順次動かしながら蓄積電荷を転送していくわけ
であるから、セルの一つに欠陥が存在してもそこ
で電荷転送がストツプしたり、あるいは、極端に
悪くなつてしまい、製造歩留りが上がらないとい
う欠点も有している。
また、発生し得る雑音からみても、最終段におけ
るフローテイング・デイフユージヨンよりなる電
荷検出器の容量値だけがランダム雑音に寄与する
ので、比較的低雑音の撮像装置であり、低照度撮
影が可能である。ただし、CCD型撮像装置を作
るプロセス的制御から、出力アンプとしてMOS
型アンプがオンチツプ化されるため、シリコン
と、SiO2膜との界面から画像上、目につきやす
い、１／ｆ雑音が発生する。従つて、低雑音とは
いいながら、その性能に限界が存在している。ま
た、高解像度化を図るためにセル数を増加させて
高密度化すると、一つのポテンシヤル井戸に蓄積
できる最大の電荷量が減少し、ダイナミツクレン
ジがとれなくなるので、今後、固体撮像装置が高
解像度化されていく上で大きな問題となる。ま
た、CCD型の撮像装置は、ポテンシヤルの井戸
を順次動かしながら蓄積電荷を転送していくわけ
であるから、セルの一つに欠陥が存在してもそこ
で電荷転送がストツプしたり、あるいは、極端に
悪くなつてしまい、製造歩留りが上がらないとい
う欠点も有している。
これに対してMOS型撮像装置は、構造的には
CCD型撮像装置、特にフレーム転送型の装置に
比較して少し複雑ではあるが、蓄積容量を大きく
し得る様に構成でき、ダイナミツクレンジを広く
とれるという優位性をもつ。また、たとえセルの
１つに欠陥が存在しても、Ｘ−Ｔアドレス方式の
ためその欠陥による他のセルへの影響がなく、製
造歩留り的には有利である。しかしながら、この
MOS型撮像装置では、信号読出し時に各フオト
ダイオードに配線容量が接続されるため、きわめ
て大きな信号電圧ドロツプが発生し、出力電圧が
下がつてしまうこと、配線容量が大きく、これに
よるランダム雑音の発生が大きいこと、また各フ
オトダイオードおよび水平スキヤン用のMOSス
イツチングトランジスタの寄生容量のばらつきに
よる固定パターン雑音の混入等があり、CCD型
撮像装置に比較して低照度撮影はむずかしいこと
等の欠点を有している。
CCD型撮像装置、特にフレーム転送型の装置に
比較して少し複雑ではあるが、蓄積容量を大きく
し得る様に構成でき、ダイナミツクレンジを広く
とれるという優位性をもつ。また、たとえセルの
１つに欠陥が存在しても、Ｘ−Ｔアドレス方式の
ためその欠陥による他のセルへの影響がなく、製
造歩留り的には有利である。しかしながら、この
MOS型撮像装置では、信号読出し時に各フオト
ダイオードに配線容量が接続されるため、きわめ
て大きな信号電圧ドロツプが発生し、出力電圧が
下がつてしまうこと、配線容量が大きく、これに
よるランダム雑音の発生が大きいこと、また各フ
オトダイオードおよび水平スキヤン用のMOSス
イツチングトランジスタの寄生容量のばらつきに
よる固定パターン雑音の混入等があり、CCD型
撮像装置に比較して低照度撮影はむずかしいこと
等の欠点を有している。
また、従来の撮像装置の高解像度化においては
各セルのサイズが縮小され、蓄積電荷が減少して
いく。これに対しチツプサイズから決まつてくる
配線容量は、たとえ線幅を細くしてもあまり下が
らない。このため、MOS型撮像装置は、ますま
すＳ／Ｎ的に不利になる。
各セルのサイズが縮小され、蓄積電荷が減少して
いく。これに対しチツプサイズから決まつてくる
配線容量は、たとえ線幅を細くしてもあまり下が
らない。このため、MOS型撮像装置は、ますま
すＳ／Ｎ的に不利になる。
CCD型およびMOS型撮像装置は、以上の様な
一長一短を有しながらも次第に実用化レベルに近
ずいてきてはいる。しかし、さらに将来必要とさ
れる高解像度化を進めていくうえで本質的に大き
な問題を有しているといえる。
一長一短を有しながらも次第に実用化レベルに近
ずいてきてはいる。しかし、さらに将来必要とさ
れる高解像度化を進めていくうえで本質的に大き
な問題を有しているといえる。
これに対して、固体撮像装置に関し、特開昭56
−150878号公報“半導体撮像装置”、特開昭56−
157073号公報“半導体撮像装置”、特開昭56−
165473号公報“半導体撮像装置”に新しい方式が
提案されている。CCD型、MOS型の撮像装置が、
光入射により発生した電荷を主電極（例えば
MOSトランジスタのソース）に蓄積するのに対
して、ここで提案されている方式は、光入射によ
り発生した電荷を、制御電極（例えばバイポー
ラ・トランジスタのベース、SIT（静電誘導トラ
ンジスタ）あるいはMOSトランジスタのゲート）
に蓄積し、光により発生した電荷により、流れる
電流をコントロールするという新しい考え方にも
とずくものである。すなわち、CCD型、MOS型
が、蓄積された電荷そのものを外部へ読出してく
るのに対して、ここで提案されている方式は、各
セルの増幅機能により電荷増幅してから蓄積され
た電荷を読出すわけであり、また見方を変えると
インピーダンス変換により低インピーダンス出力
として読出すわけである。従つて、ここで提案さ
れている方式は、高出力、広ダイナミツクレン
ジ、低雑音であり、かつ、光信号により励起され
たキヤリア（電荷）は制御電極に蓄積することか
ら、非破壊読出しができる等のいくつかのメリツ
トを有している。さらに将来の高解像度化に対し
ても可能性を有する方式であるといえる。
−150878号公報“半導体撮像装置”、特開昭56−
157073号公報“半導体撮像装置”、特開昭56−
165473号公報“半導体撮像装置”に新しい方式が
提案されている。CCD型、MOS型の撮像装置が、
光入射により発生した電荷を主電極（例えば
MOSトランジスタのソース）に蓄積するのに対
して、ここで提案されている方式は、光入射によ
り発生した電荷を、制御電極（例えばバイポー
ラ・トランジスタのベース、SIT（静電誘導トラ
ンジスタ）あるいはMOSトランジスタのゲート）
に蓄積し、光により発生した電荷により、流れる
電流をコントロールするという新しい考え方にも
とずくものである。すなわち、CCD型、MOS型
が、蓄積された電荷そのものを外部へ読出してく
るのに対して、ここで提案されている方式は、各
セルの増幅機能により電荷増幅してから蓄積され
た電荷を読出すわけであり、また見方を変えると
インピーダンス変換により低インピーダンス出力
として読出すわけである。従つて、ここで提案さ
れている方式は、高出力、広ダイナミツクレン
ジ、低雑音であり、かつ、光信号により励起され
たキヤリア（電荷）は制御電極に蓄積することか
ら、非破壊読出しができる等のいくつかのメリツ
トを有している。さらに将来の高解像度化に対し
ても可能性を有する方式であるといえる。
［発明が解決しようとする技術課題］
しかしながら、この方式は、基本的にＸ−Ｙア
ドレス方式であり、上記公報に記載されている素
子構造は、従来のMOS型撮像装置の各セルにバ
イポーラトランジスタ、SITトランジスタ等の増
幅素子を複合化したものを基本構成としている。
そのため、比較的複雑な構造をしており、高解像
化の可能性を有しながらも、そのままでは高解像
化には限界が存在する。
ドレス方式であり、上記公報に記載されている素
子構造は、従来のMOS型撮像装置の各セルにバ
イポーラトランジスタ、SITトランジスタ等の増
幅素子を複合化したものを基本構成としている。
そのため、比較的複雑な構造をしており、高解像
化の可能性を有しながらも、そのままでは高解像
化には限界が存在する。
また以下に述べる点においても限界が存在して
いる。上記特開昭56−150878号公報、特開昭56−
157073号公報、特開昭56−165473号公報及び
「SIT（Static Injection Transistor）イメージセ
ンサへの応用、テレビジヨン学会技術報告（以下
TV学会誌と称する）」は、本願発明の発明者の
内一人が係つた従来技術の一代表例を示すもので
ある。
いる。上記特開昭56−150878号公報、特開昭56−
157073号公報、特開昭56−165473号公報及び
「SIT（Static Injection Transistor）イメージセ
ンサへの応用、テレビジヨン学会技術報告（以下
TV学会誌と称する）」は、本願発明の発明者の
内一人が係つた従来技術の一代表例を示すもので
ある。
特開昭56−150878号公報、特開昭56−157073号
公報には、N+、P+、Ｉ（又はP-、N-）、N+領域
からなるフツク構造のP+領域に電荷を蓄積し、
接地電位との間でキヤパシタを形成しているN+
領域の電位をスイツチングトランジスタで読み出
す方式の構成が記載されている。
公報には、N+、P+、Ｉ（又はP-、N-）、N+領域
からなるフツク構造のP+領域に電荷を蓄積し、
接地電位との間でキヤパシタを形成しているN+
領域の電位をスイツチングトランジスタで読み出
す方式の構成が記載されている。
しかしながら、読み出し後のリセツト動作にお
いてP+領域を接地するだけである為、目につく
ような残像が多く発生し、また固定パターンノイ
ズも大きい。これは、製造プロセスによりP+領
域に接続されたスイツチの寄生容量にばらつきが
生じる為、リセツトするとはいえリセツトパルス
を除去した後にそのパルスの影響でP+領域が振
られるので正の電位にばらつきが生じてしまうか
らである。また、出力側ラインがリセツトされな
い為にその部分で残留電位が残像として表される
からでもある。
いてP+領域を接地するだけである為、目につく
ような残像が多く発生し、また固定パターンノイ
ズも大きい。これは、製造プロセスによりP+領
域に接続されたスイツチの寄生容量にばらつきが
生じる為、リセツトするとはいえリセツトパルス
を除去した後にそのパルスの影響でP+領域が振
られるので正の電位にばらつきが生じてしまうか
らである。また、出力側ラインがリセツトされな
い為にその部分で残留電位が残像として表される
からでもある。
一方、特開昭56−165473号公報には、N+領域、
浮遊状態のP+領域、高抵抗領域及びパルス電圧
が印加される透明電極に接続されたN+領域とで
構成される、N+領域、P+領域、Ｉ（又はP-、
N-）、N+領域のフツク構造が示されている。そ
して浮遊状態のN+領域は同時に読み出し用トラ
ンジスタの主電極領域の一つとなつており、読み
出し動作時にはトランジスタがオンして正に帯電
したN+領域へ電子が流入してその電圧変化を信
号として読み出しを行う、しかしながら、読み出
し後のリセツト動作において出力回路とは反対側
の透明電極側のN+領域を０か僅かに負電位にセ
ツトするだけであるために目につくような残像が
多く発生してしまう。また高速リフレツシユもで
きない。なぜならば、製造プロセスによりフツク
構造の寄生容量にばらつきが生じる為、リセツト
するとはいえ、そのリセツトパルスを除去した後
はN+領域に正電位が印加される為に、P+領域が
振られるので正の電位にばらつきが生じてしまう
からである。また、出力側ラインがリセツトされ
ない為にその部分で残留電位が残像として表われ
るからでもある。
浮遊状態のP+領域、高抵抗領域及びパルス電圧
が印加される透明電極に接続されたN+領域とで
構成される、N+領域、P+領域、Ｉ（又はP-、
N-）、N+領域のフツク構造が示されている。そ
して浮遊状態のN+領域は同時に読み出し用トラ
ンジスタの主電極領域の一つとなつており、読み
出し動作時にはトランジスタがオンして正に帯電
したN+領域へ電子が流入してその電圧変化を信
号として読み出しを行う、しかしながら、読み出
し後のリセツト動作において出力回路とは反対側
の透明電極側のN+領域を０か僅かに負電位にセ
ツトするだけであるために目につくような残像が
多く発生してしまう。また高速リフレツシユもで
きない。なぜならば、製造プロセスによりフツク
構造の寄生容量にばらつきが生じる為、リセツト
するとはいえ、そのリセツトパルスを除去した後
はN+領域に正電位が印加される為に、P+領域が
振られるので正の電位にばらつきが生じてしまう
からである。また、出力側ラインがリセツトされ
ない為にその部分で残留電位が残像として表われ
るからでもある。
そして、TV学会誌には、ゲート蓄積型ホトセ
ルとベース蓄積型ホトセルとが示されている。こ
のうちゲート蓄積型ホトセルは、ゲートを浮遊状
態として絶縁膜を介したリフレツシユ線を介して
ゲート領域を予め所定の電圧に逆バイアスし、ソ
ース接地抵抗負荷の出力回路に読み出す構成であ
る。しかしながら、この構成では、リセツト動作
においては、読み出し側のリセツト動作がない為
に残像が多く発生してしまう。またゲート電位を
固定していない為に、プロセス上ばらつきを持つ
リセツト直前のゲート電位（初期ゲート電位）の
ばらつきにより最終的にリセツトされるゲート電
位がばらつくからである。
ルとベース蓄積型ホトセルとが示されている。こ
のうちゲート蓄積型ホトセルは、ゲートを浮遊状
態として絶縁膜を介したリフレツシユ線を介して
ゲート領域を予め所定の電圧に逆バイアスし、ソ
ース接地抵抗負荷の出力回路に読み出す構成であ
る。しかしながら、この構成では、リセツト動作
においては、読み出し側のリセツト動作がない為
に残像が多く発生してしまう。またゲート電位を
固定していない為に、プロセス上ばらつきを持つ
リセツト直前のゲート電位（初期ゲート電位）の
ばらつきにより最終的にリセツトされるゲート電
位がばらつくからである。
一方、ベース蓄積型ホトセルは、N+領域、P+
領域、N-、N+ホトトランジスタ構造を有してお
り、浮遊状態とされたベース（P+）、パルス的に
電圧が印加されるコレクタ（N+）と、容量とス
イツチングMOSFETとを含むエミツタホロアの
出力回路が接続されたエミツタ（N+）と、で構
成されている。しかしながら、この構成では、リ
フレツシユにおいてもエミツタを接地するだけで
あるので良好なリフレツシユが出来ない。またゲ
ート電位を固定していない為にプロセス上ばらつ
きを持つリセツト直前のベース電位（初期ベース
電位）のばらつきに依存して最終的に到達するベ
ース電位がばらつくからである。
領域、N-、N+ホトトランジスタ構造を有してお
り、浮遊状態とされたベース（P+）、パルス的に
電圧が印加されるコレクタ（N+）と、容量とス
イツチングMOSFETとを含むエミツタホロアの
出力回路が接続されたエミツタ（N+）と、で構
成されている。しかしながら、この構成では、リ
フレツシユにおいてもエミツタを接地するだけで
あるので良好なリフレツシユが出来ない。またゲ
ート電位を固定していない為にプロセス上ばらつ
きを持つリセツト直前のベース電位（初期ベース
電位）のばらつきに依存して最終的に到達するベ
ース電位がばらつくからである。
また、以上の従来技術とは別に、米国特許第
3624428号明細書や特公昭50−38531号公報にはベ
ースに絶縁層を介して電極を設けたトランジスタ
にエミツタ接地抵抗負荷の出力回路を接続し、ベ
ースを逆バイアスにして蓄積動作を行い、該エミ
ツタ接地抵抗負荷の出力回路で電流読み出しを行
う構成が示されている。しかし所詮、破壊型セン
サの電流読み出しである為に直線性、残像特性が
悪い。
3624428号明細書や特公昭50−38531号公報にはベ
ースに絶縁層を介して電極を設けたトランジスタ
にエミツタ接地抵抗負荷の出力回路を接続し、ベ
ースを逆バイアスにして蓄積動作を行い、該エミ
ツタ接地抵抗負荷の出力回路で電流読み出しを行
う構成が示されている。しかし所詮、破壊型セン
サの電流読み出しである為に直線性、残像特性が
悪い。
［発明の目的］
本発明の目的は、各セルに増幅機能を有するも
きわめて簡単な構造であり、将来の高解像度化に
も十分対処しうる新しい光電変換装置を提供する
ことにある。
きわめて簡単な構造であり、将来の高解像度化に
も十分対処しうる新しい光電変換装置を提供する
ことにある。
本発明の別の目的は、直線性の良好な高速読み
出しを行つても残像や固定パターンノイズがほと
んど問題とならないような優れた光電変換装置を
提供することにある。
出しを行つても残像や固定パターンノイズがほと
んど問題とならないような優れた光電変換装置を
提供することにある。
更に本発明の他の目的は、直線性の良好な高速
読み出しを行つても残像や固定パターンノイズが
ほとんど問題とならず、且つ高速リフレツシユの
できる光電変換装置を提供することにある。
読み出しを行つても残像や固定パターンノイズが
ほとんど問題とならず、且つ高速リフレツシユの
できる光電変換装置を提供することにある。
更に本発明の他の目的は、いかなる光量の光が
照射された時でも、残像やノイズやセル毎の出力
のばらつきがほとんど問題とならず、且つより一
層の高速リフレツシユのできる光電変換装置を提
供することにある。
照射された時でも、残像やノイズやセル毎の出力
のばらつきがほとんど問題とならず、且つより一
層の高速リフレツシユのできる光電変換装置を提
供することにある。
かかる目的は、第一導電型の半導体からなる制
御電極領域と、前記第一導電型とは異なる第二導
電型の半導体からなり容量負荷を含む出力回路に
電気的に接続された第一の主電極領域と、第二導
電型の半導体からなる第二の主電極領域と、を有
し、光エネルギーを受けることにより生成される
キヤリアを前記制御電極領域に蓄積可能なトラン
ジスタと、 前記制御電極領域に蓄積されたキヤリアを除く
為のリフレツシユ手段として、前記第一の主電極
領域を第一の基準電圧源に対して電気的に接続す
る為の第一スイツチ手段と、前記制御電極領域を
第二の基準電圧源に対して電気的に接続する為の
第二スイツチ手段と、を具備することを特徴とす
る光電変換装置により達成される。
御電極領域と、前記第一導電型とは異なる第二導
電型の半導体からなり容量負荷を含む出力回路に
電気的に接続された第一の主電極領域と、第二導
電型の半導体からなる第二の主電極領域と、を有
し、光エネルギーを受けることにより生成される
キヤリアを前記制御電極領域に蓄積可能なトラン
ジスタと、 前記制御電極領域に蓄積されたキヤリアを除く
為のリフレツシユ手段として、前記第一の主電極
領域を第一の基準電圧源に対して電気的に接続す
る為の第一スイツチ手段と、前記制御電極領域を
第二の基準電圧源に対して電気的に接続する為の
第二スイツチ手段と、を具備することを特徴とす
る光電変換装置により達成される。
［作用］
本発明によれば、リフレツシユの動作時に制御
電極領域の電位と主電極領域の電位とを独立的に
制御することができる。
電極領域の電位と主電極領域の電位とを独立的に
制御することができる。
読み出し時には、制御電極領域と出力回路に接
続された主電極領域との間の接合が順方向にバイ
アスされる。こうして非破壊モードで極めて短い
時間で積分された出力電圧が得られ、照射された
光に対して直線性の良い出力信号を得ることがで
きる。
続された主電極領域との間の接合が順方向にバイ
アスされる。こうして非破壊モードで極めて短い
時間で積分された出力電圧が得られ、照射された
光に対して直線性の良い出力信号を得ることがで
きる。
また、リフレツシユ時には、出力回路に接続さ
れた主電極領域よりリフレツシユができるので出
力ラインのリセツトも同時にできることになる。
れた主電極領域よりリフレツシユができるので出
力ラインのリセツトも同時にできることになる。
加えて、制御電極領域にキヤリアを注入した
り、その電位を直接固定したりする制御電極領域
の電位設定の為のリセツトと主電極領域のリセツ
トとを組み合わせているので、主電極領域のリセ
ツトによる制御電極領域のリセツト直後の電位
が、ばらつきを持ちやすい制御電極領域の初期電
位に依存しなくなるのでリフレツシユ動作をより
良好なものにできるのである。
り、その電位を直接固定したりする制御電極領域
の電位設定の為のリセツトと主電極領域のリセツ
トとを組み合わせているので、主電極領域のリセ
ツトによる制御電極領域のリセツト直後の電位
が、ばらつきを持ちやすい制御電極領域の初期電
位に依存しなくなるのでリフレツシユ動作をより
良好なものにできるのである。
［実施例］
本発明による好適な実施態様例の概略を以下に
説明する。
説明する。
まず、第３図及び第４図を参照すると、第３図
の符合３０で示されるようなトランジスタを含む
光電変換セルの第１の主電極領域（エミツタ）に
は出力回路が接続されている。この出力回路は垂
直ライン３８，３８′，３８″、水平シフトレジス
タ３９、MOSトランジスタ４０，４０′，４０″、
出力ライン４１、MOSトランジスタ４３、出力
トランジスタ４４、負荷抵抗４５等で構成され、
垂直ライン３８，３８′，３８″は各々容量負荷と
しての第４図の符合２１で示すCsのように配線
容量を有している。
の符合３０で示されるようなトランジスタを含む
光電変換セルの第１の主電極領域（エミツタ）に
は出力回路が接続されている。この出力回路は垂
直ライン３８，３８′，３８″、水平シフトレジス
タ３９、MOSトランジスタ４０，４０′，４０″、
出力ライン４１、MOSトランジスタ４３、出力
トランジスタ４４、負荷抵抗４５等で構成され、
垂直ライン３８，３８′，３８″は各々容量負荷と
しての第４図の符合２１で示すCsのように配線
容量を有している。
また蓄積された電荷に基づき光電変換された信
号を読み出す為の読み出し手段として垂直シフト
レジスタ３２、バツフアMOSトランジスタ３３，
３３′、３３″、端子３４、水平ライン３１，３
１′，３１″が設けられた回路構成を採つている。
号を読み出す為の読み出し手段として垂直シフト
レジスタ３２、バツフアMOSトランジスタ３３，
３３′、３３″、端子３４、水平ライン３１，３
１′，３１″が設けられた回路構成を採つている。
蓄積動作時には、エミツタは浮遊状態或は接地
され、第２の主電極領域（コレクタ）に正電位に
バイアスされる。また制御電極領域（ベース）は
エミツタに対して逆バイアス状態にされるが、こ
の時のベース電位を制御することにより飽和電圧
を決定できる。こうしてバイアス電圧を適宜設定
すればセル自体にスイツチング作用を持たせるこ
ともできる。
され、第２の主電極領域（コレクタ）に正電位に
バイアスされる。また制御電極領域（ベース）は
エミツタに対して逆バイアス状態にされるが、こ
の時のベース電位を制御することにより飽和電圧
を決定できる。こうしてバイアス電圧を適宜設定
すればセル自体にスイツチング作用を持たせるこ
ともできる。
読み出し動作時には、エミツタは浮遊状態にさ
れ、コレクタは正電位にバイアスされる制御電極
領域は主電極領域とは独立的に読み出し手段によ
つてその電位が制御される。ここでベースをエミ
ツタに対して順方向にバイアスすると良好な垂直
性を確保しつつ高速読み出しができる。この時の
動作を第４図を参照して説明する。読み出し時に
は浮遊状態にあるエミツタ及び正の電位に保持さ
れているコレクタに対して、独立的に配線１０よ
り正の電圧VRを印加することで、エミツタ電位
に対してベース電位を順方向にバイアスすること
により、エミツタベース接合が順方向に深くバイ
アスされる。このようにして、エミツタ電位がベ
ース電位、即ち光照射により発生した蓄積電圧に
等しくなるまで、電流が流れるのであるが、この
ときに要する時間は、電圧VRの作用により、よ
り一層短縮され高速読み出しにおいても、優れた
直線性が確保できるのである。
れ、コレクタは正電位にバイアスされる制御電極
領域は主電極領域とは独立的に読み出し手段によ
つてその電位が制御される。ここでベースをエミ
ツタに対して順方向にバイアスすると良好な垂直
性を確保しつつ高速読み出しができる。この時の
動作を第４図を参照して説明する。読み出し時に
は浮遊状態にあるエミツタ及び正の電位に保持さ
れているコレクタに対して、独立的に配線１０よ
り正の電圧VRを印加することで、エミツタ電位
に対してベース電位を順方向にバイアスすること
により、エミツタベース接合が順方向に深くバイ
アスされる。このようにして、エミツタ電位がベ
ース電位、即ち光照射により発生した蓄積電圧に
等しくなるまで、電流が流れるのであるが、この
ときに要する時間は、電圧VRの作用により、よ
り一層短縮され高速読み出しにおいても、優れた
直線性が確保できるのである。
リフレツシユ動作は以下のとおりである。
エミツタは第１スイツチ手段としてのMOSト
ランジスタ４８，４８′，４８″によりアース記号
をもつて示される第１の基準電圧源に接続され接
地される。このときコレクタは第３の基準電圧源
に接続、即ち正電位または接地電位にされる。こ
こでコレクタが接地される場合を第５図に示して
ある。このような状態において第２基準電圧源よ
りの電圧として正電位VRHなる電圧を印加して制
御電極領域としてのベースの電位を制御すること
により少なくともベース・エミツタ間が順方向バ
イアスされてベース領域に蓄積されたホールが流
れ出したり、ベース領域内に電子が流入したりし
て蓄積された電荷が消滅する。このような順バイ
アスを与える為の順バイアス手段としてはMOS
トランジスタ４８，４８′，４８″やバツフア
MOSトランジスタ３５，３５′，３５″、端子３
６，３７等を設けることで構成される。
ランジスタ４８，４８′，４８″によりアース記号
をもつて示される第１の基準電圧源に接続され接
地される。このときコレクタは第３の基準電圧源
に接続、即ち正電位または接地電位にされる。こ
こでコレクタが接地される場合を第５図に示して
ある。このような状態において第２基準電圧源よ
りの電圧として正電位VRHなる電圧を印加して制
御電極領域としてのベースの電位を制御すること
により少なくともベース・エミツタ間が順方向バ
イアスされてベース領域に蓄積されたホールが流
れ出したり、ベース領域内に電子が流入したりし
て蓄積された電荷が消滅する。このような順バイ
アスを与える為の順バイアス手段としてはMOS
トランジスタ４８，４８′，４８″やバツフア
MOSトランジスタ３５，３５′，３５″、端子３
６，３７等を設けることで構成される。
また本発明によるベース電位の制御は、第１図
乃至第２図に示されるような第二スイツチとして
のトランジスタによつて行われるとより好まし
い。このような構成では第二の基準電圧源として
の配線２２２よりベースにキヤリアを注入してベ
ース電位を０かわずか正電位にした後エミツタを
接地して順バイアスリフレツシユを行う。こうし
ていかなる照射光量であつても残像やノイズによ
る問題がより一層改善される。
乃至第２図に示されるような第二スイツチとして
のトランジスタによつて行われるとより好まし
い。このような構成では第二の基準電圧源として
の配線２２２よりベースにキヤリアを注入してベ
ース電位を０かわずか正電位にした後エミツタを
接地して順バイアスリフレツシユを行う。こうし
ていかなる照射光量であつても残像やノイズによ
る問題がより一層改善される。
以下に本発明の実施例を図面を用いて詳細に説
明する。
明する。
先ず、本発明の光電変換装置の説明に先立つ
て、本発明の光電変換装置を構成する光センサセ
ルの基本構造および動作について説明する。
て、本発明の光電変換装置を構成する光センサセ
ルの基本構造および動作について説明する。
第６図は、本発明に係る光電変換装置を構成す
る光センサセルの基本構造および動作を説明する
図である。
る光センサセルの基本構造および動作を説明する
図である。
第６図ａは、光センサセルの平面図を、第６図
ｂは、第６図ａ平面図のAA′部分の断面図を、第
６図ｃは、それの等価回路をそれぞれ示す。な
お、各部位において第６図ａ，ｂ，ｃに共通する
ものについては同一の番号をつけている。
ｂは、第６図ａ平面図のAA′部分の断面図を、第
６図ｃは、それの等価回路をそれぞれ示す。な
お、各部位において第６図ａ，ｂ，ｃに共通する
ものについては同一の番号をつけている。
第６図では、整列配置方式の平面図を示した
が、水平方向解像度を高くするために、画素ずら
し方式（補間配置方式）にも配置できることはも
ちろんのことである。
が、水平方向解像度を高くするために、画素ずら
し方式（補間配置方式）にも配置できることはも
ちろんのことである。
この光センサセルは、第６図ａ，ｂに示すごと
く、 リン(p)、アンチモン（Sb）、ヒ素（As）等の不
純物をドープしてｎ型又はn+型とされたシリコ
ン基板１の上に、通常PSG膜等で構成されるパ
シベーシヨン膜２； シリコン酸化膜（SiO2）より成る絶縁酸化膜
３； となり合う光センサセルとの間を電気的に絶縁
するためのSiO2あるいはSi3N4等よりなる絶縁膜
又はポリシリコン膜等で構成される素子分離領域
４； エピタキシヤル技術等で形成される不純物濃度
の低いn-領域５； その上の例えば不純物拡散技術又はイオン注入
技術を用いてボロン(B)等の不純物をドープしたバ
イポーラトランジスタのベースとなるｐ領域６； 不純物拡散技術、イオン注入技術等で形成され
るバイポーラトランジスタのエミツタとなるn+
領域７； 信号を外部へ読出すための、例えばアルミニウ
ム（Al），Al−Si，Al−Cu−Si等の導電材料で
形成される配線８； 絶縁膜３を通して、浮遊状態になされたｐ領域
６にパルスを印加するための電極９； それの配線１０； 基板１の裏面にオーミツクコンタクトをとるた
めに不純物拡散技術等で形成された不純物濃度の
高いn+領域１１； 基板の電位を与える、すなわちバイポーラトラ
ンジスタのコレクタ電位を与えるためのアルミニ
ウム等の導電材料で形成される電極１２； より構成されている。
く、 リン(p)、アンチモン（Sb）、ヒ素（As）等の不
純物をドープしてｎ型又はn+型とされたシリコ
ン基板１の上に、通常PSG膜等で構成されるパ
シベーシヨン膜２； シリコン酸化膜（SiO2）より成る絶縁酸化膜
３； となり合う光センサセルとの間を電気的に絶縁
するためのSiO2あるいはSi3N4等よりなる絶縁膜
又はポリシリコン膜等で構成される素子分離領域
４； エピタキシヤル技術等で形成される不純物濃度
の低いn-領域５； その上の例えば不純物拡散技術又はイオン注入
技術を用いてボロン(B)等の不純物をドープしたバ
イポーラトランジスタのベースとなるｐ領域６； 不純物拡散技術、イオン注入技術等で形成され
るバイポーラトランジスタのエミツタとなるn+
領域７； 信号を外部へ読出すための、例えばアルミニウ
ム（Al），Al−Si，Al−Cu−Si等の導電材料で
形成される配線８； 絶縁膜３を通して、浮遊状態になされたｐ領域
６にパルスを印加するための電極９； それの配線１０； 基板１の裏面にオーミツクコンタクトをとるた
めに不純物拡散技術等で形成された不純物濃度の
高いn+領域１１； 基板の電位を与える、すなわちバイポーラトラ
ンジスタのコレクタ電位を与えるためのアルミニ
ウム等の導電材料で形成される電極１２； より構成されている。
なお、第６図ａの１９はn+領域７と配線８の
接続をとるためのコンタクト部分である。又配線
８および配線１０の交互する部分はいわゆる２層
配線となつており、SiO2等の絶縁材料で形成さ
れる絶縁領域で、それぞれ互いに絶縁されてい
る。すなわち、金属の２層配線構造になつてい
る。
接続をとるためのコンタクト部分である。又配線
８および配線１０の交互する部分はいわゆる２層
配線となつており、SiO2等の絶縁材料で形成さ
れる絶縁領域で、それぞれ互いに絶縁されてい
る。すなわち、金属の２層配線構造になつてい
る。
第６図ｃの等価回路のコンデンサCox１３は電
極９、絶縁膜３、ｐ領域６のMOS構造より構成
され、又バイポーラトランジスタ１４はエミツタ
としてのn+領域７、ベースとしてのｐ領域６、
不純物濃度の小さいn-領域５、コレクタとして
のｎ又はn+領域１の各部分より構成されている。
これらの図面から明らかなように、ｐ領域６は浮
遊領域になされている。
極９、絶縁膜３、ｐ領域６のMOS構造より構成
され、又バイポーラトランジスタ１４はエミツタ
としてのn+領域７、ベースとしてのｐ領域６、
不純物濃度の小さいn-領域５、コレクタとして
のｎ又はn+領域１の各部分より構成されている。
これらの図面から明らかなように、ｐ領域６は浮
遊領域になされている。
第６図ｃの第２の等価回路は、バイポーラトラ
ンジスタ１４をベース・エミツタの接合容量Cbe
１５、ベース・エミツタのpn接合ダイオードDbe
１６、ベース・コレクタの接合容量Cbc１７、ベ
ース・コレクタのpn接合ダイオードDbc１８を用
いて表現したものである。
ンジスタ１４をベース・エミツタの接合容量Cbe
１５、ベース・エミツタのpn接合ダイオードDbe
１６、ベース・コレクタの接合容量Cbc１７、ベ
ース・コレクタのpn接合ダイオードDbc１８を用
いて表現したものである。
ここでは、本来等価回路図として、pn接合ダ
イオードDbe１６及びpn接合ダイオードDbc１８
と並列に記されるべき２つの異なる向きの電流源
を示す記号は省略してある。
イオードDbe１６及びpn接合ダイオードDbc１８
と並列に記されるべき２つの異なる向きの電流源
を示す記号は省略してある。
以下、光センサセルの基本動作を第６図を用い
て説明する。
て説明する。
この光センサセルの基本動作は、光入射による
電荷蓄積動作、読出し動作およびリフレツシユ動
作より構成される。
電荷蓄積動作、読出し動作およびリフレツシユ動
作より構成される。
まず、電荷蓄積動作について説明する。
電荷蓄積動作においては、例えばエミツタは、
配線８を通して接地され、コレクタは配線１２を
通して正電位にバイアスされている。またベース
は、あらかじめコンデンサCox１３に、配線１０
を通して正のパルス電圧を印加することにより負
電位、すなわち、エミツタ７に対して逆バイアス
状態にされているものとする。このCox１３にパ
ルスを印加してベース６を負電位にバイアスする
動作については、後にリフレツシユ動作の説明の
とき、くわしく説明する。
配線８を通して接地され、コレクタは配線１２を
通して正電位にバイアスされている。またベース
は、あらかじめコンデンサCox１３に、配線１０
を通して正のパルス電圧を印加することにより負
電位、すなわち、エミツタ７に対して逆バイアス
状態にされているものとする。このCox１３にパ
ルスを印加してベース６を負電位にバイアスする
動作については、後にリフレツシユ動作の説明の
とき、くわしく説明する。
この状態において、第６図に示す様に光センサ
セルの表側から光２０が入射してくると、半導体
内においてエレクトロン・ホール対が発生する。
この内、エレクトロンは、ｎ領域１が正電位にバ
イアスされているのでｎ領域１側に流れだしてい
つてしまうが、ホールはｐ領域６にどんどん蓄積
されていく。このホールのｐ領域への蓄積により
ｐ領域６の電位は次第に正電位に向かつて変化し
ていく。
セルの表側から光２０が入射してくると、半導体
内においてエレクトロン・ホール対が発生する。
この内、エレクトロンは、ｎ領域１が正電位にバ
イアスされているのでｎ領域１側に流れだしてい
つてしまうが、ホールはｐ領域６にどんどん蓄積
されていく。このホールのｐ領域への蓄積により
ｐ領域６の電位は次第に正電位に向かつて変化し
ていく。
第６図ａ，ｂでも各センサセルの受光面下面
は、ほとんどｐ領域で占められており、一部n+
領域７となつている。当然のことながら、光によ
り励磁されるエレクトロン・ホール対濃度は表面
に近い程大きい。このためｐ領域６中にも多くの
エレクトロン・ホール対が光により励磁される。
ｐ領域中に光励起されたエレクトロンが再結合す
ることなくｐ領域６からただちに流れ出て、ｎ領
域に吸収されるような構造にしておれば、ｐ領域
６で励起されたホールはそのまま蓄積されて、ｐ
領域６を正電位方向に変化させる。ｐ領域６の不
純物濃度が均一になされている場合には、光で励
起されたエレクトロンは拡散で、ｐ領域６とn-
領域５とのpn-接合部まで流れ、その後はn-領域
に加わつている強い電界によるドリフトでｎコレ
クタ領域１に吸収される。もちろん、ｐ領域６内
の電子の走行を拡散だけで行つてもよいわけであ
るが、表面から内部に行くほどｐベースの不純物
濃度が減少するように構成しておけば、この不純
物濃度差により、ベース内に内部から表面に向う
電界Ed、 Ed＝１／WB・KT／ｑ・lnNAS／NAi が発生する。ここで、WBはｐ領域６の光入射側
表面からの深さ、ｋはボルツマン定数、Ｔは絶対
温度、ｑは単位電荷、NASはｐベース領域６の表
面不純物濃度、NAiはｐ領域６のn-高抵抗領域５
との界面における不純物濃度である。
は、ほとんどｐ領域で占められており、一部n+
領域７となつている。当然のことながら、光によ
り励磁されるエレクトロン・ホール対濃度は表面
に近い程大きい。このためｐ領域６中にも多くの
エレクトロン・ホール対が光により励磁される。
ｐ領域中に光励起されたエレクトロンが再結合す
ることなくｐ領域６からただちに流れ出て、ｎ領
域に吸収されるような構造にしておれば、ｐ領域
６で励起されたホールはそのまま蓄積されて、ｐ
領域６を正電位方向に変化させる。ｐ領域６の不
純物濃度が均一になされている場合には、光で励
起されたエレクトロンは拡散で、ｐ領域６とn-
領域５とのpn-接合部まで流れ、その後はn-領域
に加わつている強い電界によるドリフトでｎコレ
クタ領域１に吸収される。もちろん、ｐ領域６内
の電子の走行を拡散だけで行つてもよいわけであ
るが、表面から内部に行くほどｐベースの不純物
濃度が減少するように構成しておけば、この不純
物濃度差により、ベース内に内部から表面に向う
電界Ed、 Ed＝１／WB・KT／ｑ・lnNAS／NAi が発生する。ここで、WBはｐ領域６の光入射側
表面からの深さ、ｋはボルツマン定数、Ｔは絶対
温度、ｑは単位電荷、NASはｐベース領域６の表
面不純物濃度、NAiはｐ領域６のn-高抵抗領域５
との界面における不純物濃度である。
ここで、NAS／NAi＞３とすれば、ｐ領域６内
の電子の走行は、拡散よりはドリフトにより行わ
れるようになる。すなわち、ｐ領域６内に光によ
り励起されるキヤリアを信号として有効に動作さ
せるためには、ｐ領域６の不純物濃度は光入射側
表面から内部に向つて減少しているようになつて
いることが望ましい。拡散でｐ領域６を形成すれ
ば、その不純物濃度は光入射側表面にくらべて内
部に行くほど減少している。
の電子の走行は、拡散よりはドリフトにより行わ
れるようになる。すなわち、ｐ領域６内に光によ
り励起されるキヤリアを信号として有効に動作さ
せるためには、ｐ領域６の不純物濃度は光入射側
表面から内部に向つて減少しているようになつて
いることが望ましい。拡散でｐ領域６を形成すれ
ば、その不純物濃度は光入射側表面にくらべて内
部に行くほど減少している。
センサヒルの受光面下の一部は、n+領域７に
より占られている。n+領域７の深さは、通常0.2
〜0.3μmの程度、あるいはそれ以下に設計される
から、n+領域７で吸収される光の量は、もとも
とあまり多くはないのでそれ程問題はない。た
だ、短波長側の光、特に青色光に対しては、n+
領域７の存在は感度低下の原因になる。n+領域
７の不純物濃度は通常１×1020cm-3程度あるい
はそれ以上に設計される。こうした高濃度に不純
物がドープされたn+領域７におけるホールの拡
散距離は0.15〜0.2μm程度である。したがつて、
n+領域７内で光励起されたホールを有効にｐ領
域６に流し込むには、n+領域７も光入射表面か
ら内部に向つて不純物濃度が減少する構造になつ
ていることが望ましい。n+領域７の不純物濃度
分布が上記の様になつていれば、光入射側表面か
ら内部に向う強いドリフト電界が発生して、n+
領域７に光励起されたホールはドリフトによりた
だちにｐ領域６に流れ込む。n+領域７、p+領域
６の不純物濃度がいずれも光入射側表面から内部
に向つて減少するように構成されていれば、セン
サセルの光入射側表面側に存在するn+領域７、
p+領域６において光励起されたキヤリアはすべ
て光信号として有効に働くのである。As又はＰ
を高濃度にドープしたシリコン酸化膜あるいはポ
リシリコン膜からの不純物拡散により、このn+
領域７を形成すると、上記に述べたような望まし
い不純物傾斜をもつn+領域を得ることが可能で
ある。
より占られている。n+領域７の深さは、通常0.2
〜0.3μmの程度、あるいはそれ以下に設計される
から、n+領域７で吸収される光の量は、もとも
とあまり多くはないのでそれ程問題はない。た
だ、短波長側の光、特に青色光に対しては、n+
領域７の存在は感度低下の原因になる。n+領域
７の不純物濃度は通常１×1020cm-3程度あるい
はそれ以上に設計される。こうした高濃度に不純
物がドープされたn+領域７におけるホールの拡
散距離は0.15〜0.2μm程度である。したがつて、
n+領域７内で光励起されたホールを有効にｐ領
域６に流し込むには、n+領域７も光入射表面か
ら内部に向つて不純物濃度が減少する構造になつ
ていることが望ましい。n+領域７の不純物濃度
分布が上記の様になつていれば、光入射側表面か
ら内部に向う強いドリフト電界が発生して、n+
領域７に光励起されたホールはドリフトによりた
だちにｐ領域６に流れ込む。n+領域７、p+領域
６の不純物濃度がいずれも光入射側表面から内部
に向つて減少するように構成されていれば、セン
サセルの光入射側表面側に存在するn+領域７、
p+領域６において光励起されたキヤリアはすべ
て光信号として有効に働くのである。As又はＰ
を高濃度にドープしたシリコン酸化膜あるいはポ
リシリコン膜からの不純物拡散により、このn+
領域７を形成すると、上記に述べたような望まし
い不純物傾斜をもつn+領域を得ることが可能で
ある。
最終的には、ホールの蓄積によりベース電位は
エミツタ電位まで変化し、この場合は接地電位ま
で変化して、そこでクリツプされることになる。
より厳密に言うと、ベース・エミツタ間が順方向
に深くバイアスされて、ベースに蓄積されたホー
ルがエミツタに流出し始める電圧でクリツプされ
る。つまり、この場合の光センサセルの飽和電位
は、最初にｐ領域６を負電位にバイアスしたとき
のバイアス電位と接地電位との電位差で略々与え
られるわけである。n+領域７が接地されず、浮
遊状態において光入力によつて発生した電荷の蓄
積を行う場合には、ｐ領域６はｎ領域１と略々同
電位まで電荷を蓄積することができる。
エミツタ電位まで変化し、この場合は接地電位ま
で変化して、そこでクリツプされることになる。
より厳密に言うと、ベース・エミツタ間が順方向
に深くバイアスされて、ベースに蓄積されたホー
ルがエミツタに流出し始める電圧でクリツプされ
る。つまり、この場合の光センサセルの飽和電位
は、最初にｐ領域６を負電位にバイアスしたとき
のバイアス電位と接地電位との電位差で略々与え
られるわけである。n+領域７が接地されず、浮
遊状態において光入力によつて発生した電荷の蓄
積を行う場合には、ｐ領域６はｎ領域１と略々同
電位まで電荷を蓄積することができる。
以上は電荷蓄積動作の定性的な概略説明である
が、以下に少し具体的かつ定量的に説明する。
が、以下に少し具体的かつ定量的に説明する。
この光センサセルの分光感度分布は次式で与え
られる。
られる。
Ｓ（λ）＝λ／1.24・exp（−αx）
×｛１−exp（−αy）｝・Ｔ
〔Ａ／Ｗ〕
但し、λは光の波長〔μm〕、αはシリコン結晶
中での光の減衰係数〔μm-1〕、ｘは半導体表面に
おける、再結合損失を起こし感度に寄与しない
“dead layer”（不感領域）の厚さ〔μm〕、ｙはエ
ピタキシヤル層の厚さ〔μm〕、Ｔは透過率すなわ
ち、入射してくる光量に対して反射等を考慮して
有効に半導体中に入射する光量の割合をそれぞれ
示している。この光センサセルの分光感度Ｓ（λ）
および放射照度Ee（λ）を用いて光電流Ipは次式
で計算される。
中での光の減衰係数〔μm-1〕、ｘは半導体表面に
おける、再結合損失を起こし感度に寄与しない
“dead layer”（不感領域）の厚さ〔μm〕、ｙはエ
ピタキシヤル層の厚さ〔μm〕、Ｔは透過率すなわ
ち、入射してくる光量に対して反射等を考慮して
有効に半導体中に入射する光量の割合をそれぞれ
示している。この光センサセルの分光感度Ｓ（λ）
および放射照度Ee（λ）を用いて光電流Ipは次式
で計算される。
IP＝∫∞ 0Ｓ（λ）・Ee（λ）・dλ
〔μA／cm2〕
但し、放射照度Ee（λ）〔μW・cm-2・nm-1〕
は次式で与えられる。
は次式で与えられる。
Ee（λ）＝EV・Ｐ（λ）／0.80∫∞／0Ｖ（λ）Ｐ（λ
）・dλ 〔μW・cm-2・nm-1〕 但しEVはセンサの受光面の照度〔Lux〕、Ｐ
（λ）はセンサの受光面に入射している光の分光
分布、Ｖ（λ）は人間の目の比視感度である。
）・dλ 〔μW・cm-2・nm-1〕 但しEVはセンサの受光面の照度〔Lux〕、Ｐ
（λ）はセンサの受光面に入射している光の分光
分布、Ｖ（λ）は人間の目の比視感度である。
これらの式を用いると、エピ厚の層4μmをもつ
光センサセルでは、Ａ光源（2854°K）で照射さ
れ、センサ受光面照度が１〔Lux〕のとき、約
280nA／cm-2の光電流が流れ、入射してくるフ
オトンの数あるいは発生するエレクトロン・ホー
ル対の数は1.8×1012ケ／cm2・sec程度である。
光センサセルでは、Ａ光源（2854°K）で照射さ
れ、センサ受光面照度が１〔Lux〕のとき、約
280nA／cm-2の光電流が流れ、入射してくるフ
オトンの数あるいは発生するエレクトロン・ホー
ル対の数は1.8×1012ケ／cm2・sec程度である。
又、この時、光により励起されたホールがベー
スに蓄積することにより発生する電位VpはVp＝
Ｑ／Ｃで与えられる。Ｑは蓄積されるホールの電
荷量であり、ＣはCbe15とCbc17を加算した接合
容量である。
スに蓄積することにより発生する電位VpはVp＝
Ｑ／Ｃで与えられる。Ｑは蓄積されるホールの電
荷量であり、ＣはCbe15とCbc17を加算した接合
容量である。
今、n+領域７の不純物濃度を1020cm-3、Ｐ領
域６の不純物濃度を５×1016cm-3、n-領域５の
不純物濃度を1013cm-3、n+領域７の面積を
16μm2、ｐ領域６の面積を64μm2、n-領域５の厚
さを3μmにしたときの接合容量は、約0.014pF位
になり、一方、ｐ領域６に蓄積されるホールの個
数は、蓄積時間1/60sec、有効受光面積、すなわ
ちｐ領域６の面積から電極８および９の面積を引
いた面積を56μm2程度とすると、1.7×104ケとな
る。従つて光入射により発生する電位Vpは
190mV位になる。
域６の不純物濃度を５×1016cm-3、n-領域５の
不純物濃度を1013cm-3、n+領域７の面積を
16μm2、ｐ領域６の面積を64μm2、n-領域５の厚
さを3μmにしたときの接合容量は、約0.014pF位
になり、一方、ｐ領域６に蓄積されるホールの個
数は、蓄積時間1/60sec、有効受光面積、すなわ
ちｐ領域６の面積から電極８および９の面積を引
いた面積を56μm2程度とすると、1.7×104ケとな
る。従つて光入射により発生する電位Vpは
190mV位になる。
ここで注目すべきことは、高解像度化され、セ
ルサイズが縮小化されていつた時に、一つの光セ
ンサセルあたりに入射する光量が減少し、蓄積電
荷量Ｑが共に減少していくが、セルの縮小化に伴
ない接合容量もセルサイズに比例して減少してい
くので、光入射により発生する電位Vpはほぼ一
定に保たれるということである。これは本発明に
おける光センサセルが第６図に示すごとく、きわ
めて簡単な構造をしており有効受光面がきわめて
大きくとれる可能性を有しているからである。
ルサイズが縮小化されていつた時に、一つの光セ
ンサセルあたりに入射する光量が減少し、蓄積電
荷量Ｑが共に減少していくが、セルの縮小化に伴
ない接合容量もセルサイズに比例して減少してい
くので、光入射により発生する電位Vpはほぼ一
定に保たれるということである。これは本発明に
おける光センサセルが第６図に示すごとく、きわ
めて簡単な構造をしており有効受光面がきわめて
大きくとれる可能性を有しているからである。
インターラインタイプのCCDの場合と比較し
て本発明における光電変換装置が有利な理由の一
つはここにあり、高解像度化にともない、インタ
ーラインタイプのCCD型撮像装置では、転送す
る電荷量を確保しようとする転送部の面積が相対
的に大きくなり、このため有効受光面が減少する
ので、感度、すなわち光入射による発生電圧が減
少してしまうことになる。また、インターライン
タイプのCCD型撮像装置では、飽和電圧が転送
部の大きさにより制限され、どんどん低下してい
つてしまうのに対し、本発明における光センサセ
ルでは、先にも書いた様に、最初にｐ領域６を負
電位にバイアスした時のバイアス電圧により飽和
電圧は決まるわけであり、大きな飽和電圧を確保
することができる。
て本発明における光電変換装置が有利な理由の一
つはここにあり、高解像度化にともない、インタ
ーラインタイプのCCD型撮像装置では、転送す
る電荷量を確保しようとする転送部の面積が相対
的に大きくなり、このため有効受光面が減少する
ので、感度、すなわち光入射による発生電圧が減
少してしまうことになる。また、インターライン
タイプのCCD型撮像装置では、飽和電圧が転送
部の大きさにより制限され、どんどん低下してい
つてしまうのに対し、本発明における光センサセ
ルでは、先にも書いた様に、最初にｐ領域６を負
電位にバイアスした時のバイアス電圧により飽和
電圧は決まるわけであり、大きな飽和電圧を確保
することができる。
以上の様にしてｐ領域６に蓄積された電荷によ
り発生した電圧を外部へ読出す動作について次に
説明する。
り発生した電圧を外部へ読出す動作について次に
説明する。
読出し動作状態では、エミツタ、配線８は浮遊
状態に、コレクタは正電位Vccに保持される。
状態に、コレクタは正電位Vccに保持される。
第４図に等価回路を示す。
ここでも、本来等価回路として、pn接合ダイ
オードDbe１６及びpn接合ダイオードDbc１８と
並列に記されるべき２つの異なる向きの電流源を
示す記号は省略してある。
オードDbe１６及びpn接合ダイオードDbc１８と
並列に記されるべき２つの異なる向きの電流源を
示す記号は省略してある。
今、光を照射する前に、ベース６を負電位にバ
イアスした時の電位を−VBとし、光照射により
発生した蓄積電圧をVPとすると、ベース電位は、
−VB＋VPなる電位になつている。この状態で配
線１０を通して電極９に読出し用の正の電圧VR
を印加すると、この正の電位VRは酸化膜容量
Cox13とベース・エミツタ間接合容量Cbe15、ベ
ース・コレクタ間接合容量Cbc7により容量分割
され、ベースには電圧 Cox／Cox＋Cbe＋Cbc・VR が加算される。従つてベース電位は −VB＋VP＋Cox／Cox＋Cbe＋Cbc・VR となる。ここで、 −VB＋Cox／Cox＋Cbe＋Cbc・VR＝０ となる条件が成立するようにしておくと、ベース
電位は光照射により発生した蓄積電圧VPそのも
のとなる。このようにしてエミツタ電位に対して
ベース電位が正方向にバイアスされると、エレク
トロンは、エミツタからベースに注入され、コレ
クタ電位が正電位になつているので、ドリフト電
界により加速されて、コレクタに到達する。この
時に流れる電流は、次式で与えられる。
イアスした時の電位を−VBとし、光照射により
発生した蓄積電圧をVPとすると、ベース電位は、
−VB＋VPなる電位になつている。この状態で配
線１０を通して電極９に読出し用の正の電圧VR
を印加すると、この正の電位VRは酸化膜容量
Cox13とベース・エミツタ間接合容量Cbe15、ベ
ース・コレクタ間接合容量Cbc7により容量分割
され、ベースには電圧 Cox／Cox＋Cbe＋Cbc・VR が加算される。従つてベース電位は −VB＋VP＋Cox／Cox＋Cbe＋Cbc・VR となる。ここで、 −VB＋Cox／Cox＋Cbe＋Cbc・VR＝０ となる条件が成立するようにしておくと、ベース
電位は光照射により発生した蓄積電圧VPそのも
のとなる。このようにしてエミツタ電位に対して
ベース電位が正方向にバイアスされると、エレク
トロンは、エミツタからベースに注入され、コレ
クタ電位が正電位になつているので、ドリフト電
界により加速されて、コレクタに到達する。この
時に流れる電流は、次式で与えられる。
ｉ＝AJ・ｑ・Dn・npe／WB
（１＋lnNAe／NAC）
×｛expｑ／KT（VP−Ve）−１｝
但しAJはベース・エミツタ間の接合面積、ｑ
は単位電荷量（1.6×10-16クーロン）、Doはベー
ス中におけるエレクトロンの拡散定数、npeはｐ
ベースのエミツタ端における少数キヤリヤとして
のエレクトロン濃度、WBはベース幅、NAeはベ
ースのエミツタ単におけるアクセプタ濃度、NAC
はベースのコレクタ端におけるアクセプタ濃度、
ｋはボルツマン定数、Ｔは絶対温度、Veはエミ
ツタ電位である。
は単位電荷量（1.6×10-16クーロン）、Doはベー
ス中におけるエレクトロンの拡散定数、npeはｐ
ベースのエミツタ端における少数キヤリヤとして
のエレクトロン濃度、WBはベース幅、NAeはベ
ースのエミツタ単におけるアクセプタ濃度、NAC
はベースのコレクタ端におけるアクセプタ濃度、
ｋはボルツマン定数、Ｔは絶対温度、Veはエミ
ツタ電位である。
この電流は、エミツタ電位Veがベース電位、
すなわちここでは光照射により発生した蓄積電圧
VPに等しくなるまで流れることは上式から明ら
かである。この時エミツタの電位Veの時間的変
化は次式で計算される。
すなわちここでは光照射により発生した蓄積電圧
VPに等しくなるまで流れることは上式から明ら
かである。この時エミツタの電位Veの時間的変
化は次式で計算される。
Cs・dVe／dt＝
ｉ＝AJ・ｑ・Dn・npe／WB
（１＋lnNAe／NAC）
×｛expｑ／KT（VP−Ve）−１｝
但し、ここで配線容量CSはエミツタに接続さ
れている配線８のもつ容量２１である。
れている配線８のもつ容量２１である。
第７図は、上式を用いて計算したエミツタ電位
の時間変化の一例を示している。
の時間変化の一例を示している。
第７図によればエミツタ電位がベース電位に等
しくなるためには、約１秒位を要することにな
る。これはエミツタ電位VeがVPに近くなるとあ
まり電流が流れなくなることに起因しているわけ
である。したがつて、これを解決する手段は、先
に電極９に正電圧VRを印加するときに、 −VB＋Cox／Cox＋Cbe＋Cbc・VR＝０ なる条件を設定したが、この条件の代りに −VB＋Cox／Cox＋Cbe＋Cbc・VR＝VBias なる条件を入れ、ベース電位をVBiasだけ、余分
に順方向にバイアスしてやる方法が考えられる。
この時に流れる電流は次式で与えられる。
しくなるためには、約１秒位を要することにな
る。これはエミツタ電位VeがVPに近くなるとあ
まり電流が流れなくなることに起因しているわけ
である。したがつて、これを解決する手段は、先
に電極９に正電圧VRを印加するときに、 −VB＋Cox／Cox＋Cbe＋Cbc・VR＝０ なる条件を設定したが、この条件の代りに −VB＋Cox／Cox＋Cbe＋Cbc・VR＝VBias なる条件を入れ、ベース電位をVBiasだけ、余分
に順方向にバイアスしてやる方法が考えられる。
この時に流れる電流は次式で与えられる。
ｉ＝AJ・ｑ・Dn・npe／WB
（１＋lnNAe／NAC）
×｛expｑ／KT（VP＋VBias−Ve）−１｝
第８図ａに、VBias＝0.6Vとした場合、ある一
定時間の後、電極９に印加していたVRをゼロボ
ルトにもどし、流れる電流を停止させたときの蓄
積電圧VPに対する、読出し電圧すなわちエミツ
タ電位の関係を示す。但し、第８図ａでは、読出
し電圧はバイアス電圧成分による読出し時間に依
存する一定の電位が必ず加算されてくるがそのゲ
タ分をさし引いた値をプロツトしている。電極９
に印加している正電圧VRをゼロボルトにもどし
た時には印加したときとは逆に −Cox／Cox＋Cbe＋Cbc・VR なる電圧がベース電位に加算されるので、ベー
ス電位は、正電圧VRを印加する前の状態、すな
わち、−VBになり、エミツタに対し逆バイアスさ
れるので電流の流れが停止するわけである。第８
図ａによれば100nS程度以上の読出し時間（すな
わちVRを電極９に印加している時間）をとれば、
蓄積電圧VPと読出し電圧は４桁程度の範囲にわ
たつて直線性は確保され、高速の読出しが可能で
あることを示している。第８図ａで、45°の線は
読出しに十分の時間をかけた場合の結果であり、
上記の計算例では、配線８の容量Csを4pFとして
いるが、これはCbe＋Cbcの接合容量の0.014pFと
比較して約300倍も大きいにもかかわらず、ｐ領
域６に発生した蓄積電圧VPが何らの減衰も受け
ず、かつ、バイアス電圧の効果により、きわめて
高速に読出されていることを第８図ａは示してい
る。これは上記構成に係る光センサセルのもつ増
幅機能、すなわち電荷増幅機能が有効に働らいて
いるからである。
定時間の後、電極９に印加していたVRをゼロボ
ルトにもどし、流れる電流を停止させたときの蓄
積電圧VPに対する、読出し電圧すなわちエミツ
タ電位の関係を示す。但し、第８図ａでは、読出
し電圧はバイアス電圧成分による読出し時間に依
存する一定の電位が必ず加算されてくるがそのゲ
タ分をさし引いた値をプロツトしている。電極９
に印加している正電圧VRをゼロボルトにもどし
た時には印加したときとは逆に −Cox／Cox＋Cbe＋Cbc・VR なる電圧がベース電位に加算されるので、ベー
ス電位は、正電圧VRを印加する前の状態、すな
わち、−VBになり、エミツタに対し逆バイアスさ
れるので電流の流れが停止するわけである。第８
図ａによれば100nS程度以上の読出し時間（すな
わちVRを電極９に印加している時間）をとれば、
蓄積電圧VPと読出し電圧は４桁程度の範囲にわ
たつて直線性は確保され、高速の読出しが可能で
あることを示している。第８図ａで、45°の線は
読出しに十分の時間をかけた場合の結果であり、
上記の計算例では、配線８の容量Csを4pFとして
いるが、これはCbe＋Cbcの接合容量の0.014pFと
比較して約300倍も大きいにもかかわらず、ｐ領
域６に発生した蓄積電圧VPが何らの減衰も受け
ず、かつ、バイアス電圧の効果により、きわめて
高速に読出されていることを第８図ａは示してい
る。これは上記構成に係る光センサセルのもつ増
幅機能、すなわち電荷増幅機能が有効に働らいて
いるからである。
これに対して従来のMOS型撮像装置では、蓄
積電圧VPは、このような読出し過程において配
線容量Csの影響でCJ・VP／（CJ＋Cs）（但しCJ
はMOS型撮像装置の受光部のpn接合容量）とな
り、２桁位読出し電圧値が下がつてしまうという
欠点を有していた。このためMOS型撮像装置で
は、外部へ読出すためのスイツチングMOSトラ
ンジスタの寄生容量のばらつきによる固定パター
ン雑音、あるいは配線容量すなわち出力容量が大
きいことにより発生するランダム雑音が大きく、
Ｓ／Ｎ比がとれないという問題があつたが、第６
図ａ，ｂ，ｃで示す構成の光センサセルでは、ｐ
領域６に発生した蓄積電圧そのものが外部に読出
されるわけであり、この電圧はかなり大きいため
固定パターン雑音、出力容量に起因するランダム
雑音が相対的に小さくなり、きわめてＳ／Ｎ比の
良い信号を得ることが可能である。
積電圧VPは、このような読出し過程において配
線容量Csの影響でCJ・VP／（CJ＋Cs）（但しCJ
はMOS型撮像装置の受光部のpn接合容量）とな
り、２桁位読出し電圧値が下がつてしまうという
欠点を有していた。このためMOS型撮像装置で
は、外部へ読出すためのスイツチングMOSトラ
ンジスタの寄生容量のばらつきによる固定パター
ン雑音、あるいは配線容量すなわち出力容量が大
きいことにより発生するランダム雑音が大きく、
Ｓ／Ｎ比がとれないという問題があつたが、第６
図ａ，ｂ，ｃで示す構成の光センサセルでは、ｐ
領域６に発生した蓄積電圧そのものが外部に読出
されるわけであり、この電圧はかなり大きいため
固定パターン雑音、出力容量に起因するランダム
雑音が相対的に小さくなり、きわめてＳ／Ｎ比の
良い信号を得ることが可能である。
先に、バイアス電圧VBiasを0.6Vに設定したと
き、４桁程度の直線性が100nsec程度の高速読出
し時間で得られることを示したが、この直線性お
よび読出し時間とバイアス電圧VBiasの関係を計
算した結果をさらにくわしく、第８図ｂに示す。
き、４桁程度の直線性が100nsec程度の高速読出
し時間で得られることを示したが、この直線性お
よび読出し時間とバイアス電圧VBiasの関係を計
算した結果をさらにくわしく、第８図ｂに示す。
第８図ｂにおいて、横軸はバイアス電圧VBias
であり、また、縦軸は読出し時間をとつている。
またパラメータは、蓄積電圧が1mVのときに、
読出し電圧が1mVの80％，90％，95％，98％に
なるまでの時間依存性を示している。第８図ａに
示される様に、蓄積電圧1mVにおいて、それぞ
れ80％，90％，95％，98％になつている時は、そ
れ以上の蓄積電圧では、さらに良い値を示してい
ることは明らかである。
であり、また、縦軸は読出し時間をとつている。
またパラメータは、蓄積電圧が1mVのときに、
読出し電圧が1mVの80％，90％，95％，98％に
なるまでの時間依存性を示している。第８図ａに
示される様に、蓄積電圧1mVにおいて、それぞ
れ80％，90％，95％，98％になつている時は、そ
れ以上の蓄積電圧では、さらに良い値を示してい
ることは明らかである。
この第８図ｂによれば、バイアス電圧VBiasが
0.6Vでは、読出し電圧が蓄積電圧の80％になる
のは読出し時間が0.12μs、90％になるのは、
0.27μs、95％になるのは0.54μs、98％になるのは
1.4μsであるのがわかる。また、バイアス電圧
VBiasを0.6Vより大きくすれば、さらに高速の読
出しが可能であることを示している。この様に、
撮像装置の全体の設計から読出し時間および必要
な直線性が決定されると、必要とされるバイアス
電圧VBiasが第８図ｂのグラフを用いることによ
り決定することができる。
0.6Vでは、読出し電圧が蓄積電圧の80％になる
のは読出し時間が0.12μs、90％になるのは、
0.27μs、95％になるのは0.54μs、98％になるのは
1.4μsであるのがわかる。また、バイアス電圧
VBiasを0.6Vより大きくすれば、さらに高速の読
出しが可能であることを示している。この様に、
撮像装置の全体の設計から読出し時間および必要
な直線性が決定されると、必要とされるバイアス
電圧VBiasが第８図ｂのグラフを用いることによ
り決定することができる。
上記構成に係る光センサセルのもう一つの利点
は、ｐ領域６に蓄積されたホールはｐ領域６にお
けるエレクトロンとホールの再結合確率がきわめ
て小さいことから非破壊的に読出し可能なことで
ある。すなわち読出し時に電極９に印加していた
電圧VRをゼロボルトにもどした時、ｐ領域６の
電位は電圧VRを印加する前の逆バイアス状態に
なり、光照射により発生した蓄積電圧VPは、新
しく光が照射されない限り、そのまま保存される
わけである。このことは、上記構成に係る光セン
サセルを光電変換装置として構成したときに、シ
ステム動作上、新しい機能を提供することができ
ることを意味する。
は、ｐ領域６に蓄積されたホールはｐ領域６にお
けるエレクトロンとホールの再結合確率がきわめ
て小さいことから非破壊的に読出し可能なことで
ある。すなわち読出し時に電極９に印加していた
電圧VRをゼロボルトにもどした時、ｐ領域６の
電位は電圧VRを印加する前の逆バイアス状態に
なり、光照射により発生した蓄積電圧VPは、新
しく光が照射されない限り、そのまま保存される
わけである。このことは、上記構成に係る光セン
サセルを光電変換装置として構成したときに、シ
ステム動作上、新しい機能を提供することができ
ることを意味する。
このｐ領域６に蓄積電圧VPを保持できる時間
は、きわめて長く、最大の保持時間は、むしろ、
接合の空乏層中において熱的に発生する暗電流に
よつて制限を受ける。すなわち、この熱的に発生
する暗電流により光センサセルが飽和してしまう
からである。しかしながら、上記構成に係る光セ
ンサセルでは、空乏層の広がつている領域は、低
不純物濃度領域であるn-領域５であり、このn-
領域５は1012cm-3〜1014cm-3程度と、きわめて
不純物濃度が低いため、その結晶性が良好であ
り、MOS型、CCD型撮像装置に比較して熱的に
発生するエレクトロン・ホール対は少ない。この
ため、暗電流は、他の従来の装置に比較して小さ
い。すなわち、上記構成に係る光センサセルは本
質的に暗電流雑音の小さい構造をしているわけで
ある。
は、きわめて長く、最大の保持時間は、むしろ、
接合の空乏層中において熱的に発生する暗電流に
よつて制限を受ける。すなわち、この熱的に発生
する暗電流により光センサセルが飽和してしまう
からである。しかしながら、上記構成に係る光セ
ンサセルでは、空乏層の広がつている領域は、低
不純物濃度領域であるn-領域５であり、このn-
領域５は1012cm-3〜1014cm-3程度と、きわめて
不純物濃度が低いため、その結晶性が良好であ
り、MOS型、CCD型撮像装置に比較して熱的に
発生するエレクトロン・ホール対は少ない。この
ため、暗電流は、他の従来の装置に比較して小さ
い。すなわち、上記構成に係る光センサセルは本
質的に暗電流雑音の小さい構造をしているわけで
ある。
次いでｐ領域６に蓄積された電荷をリフレツシ
ユする動作について説明する。
ユする動作について説明する。
上記構成に係る光センサセルでは、すでに述べ
たごとく、ｐ領域６に蓄積された電荷は、読出し
動作では消滅しない。このため新しい光情報を入
力するためには、前に蓄積されていた電荷を消滅
させるためのリフレツシユ動作が必要である。ま
た同時に、浮遊状態になされているｐ領域６の電
位を所定の負電圧に帯電させておく必要がある。
たごとく、ｐ領域６に蓄積された電荷は、読出し
動作では消滅しない。このため新しい光情報を入
力するためには、前に蓄積されていた電荷を消滅
させるためのリフレツシユ動作が必要である。ま
た同時に、浮遊状態になされているｐ領域６の電
位を所定の負電圧に帯電させておく必要がある。
上記構成に係る光センサセルでは、リフレツシ
ユ動作も読出し動作と同様、配線１０を通して電
極９に正電圧を印加することにより行う。このと
き、配線８を通してエミツタを接地する。コレク
タは、電極１２を通して接地又は正電位にしてお
く。第５図にリフレツシユ動作の等価回路を示
す。但しコレクタ側を接地した状態の例を示して
いる。
ユ動作も読出し動作と同様、配線１０を通して電
極９に正電圧を印加することにより行う。このと
き、配線８を通してエミツタを接地する。コレク
タは、電極１２を通して接地又は正電位にしてお
く。第５図にリフレツシユ動作の等価回路を示
す。但しコレクタ側を接地した状態の例を示して
いる。
この状態で正電圧VRHなる電圧が電極９に印加
されると、ベース２２には、酸化膜容量Cox13、
ベース・エミツタ間接合容量Cbe15、ベース・コ
レクタ間接合容量Cbc17の容量分割により、 Cox／Cox＋Cbe＋Cbc・VRH なる電圧が、前の読出し動作のときと同様瞬時的
にかかる。この電圧により、ベース・エミツタ間
接合ダイオードDbe16およびベース・コレクタ間
接合ダイオードDbc18は順方向バイアスされて導
通状態となり、電流が流れ始め、ベース電位は次
第に低下していく。
されると、ベース２２には、酸化膜容量Cox13、
ベース・エミツタ間接合容量Cbe15、ベース・コ
レクタ間接合容量Cbc17の容量分割により、 Cox／Cox＋Cbe＋Cbc・VRH なる電圧が、前の読出し動作のときと同様瞬時的
にかかる。この電圧により、ベース・エミツタ間
接合ダイオードDbe16およびベース・コレクタ間
接合ダイオードDbc18は順方向バイアスされて導
通状態となり、電流が流れ始め、ベース電位は次
第に低下していく。
この時、浮遊状態にあるベースの電位Ｖの変化
は近似的に次式で表わされる。
は近似的に次式で表わされる。
（Cbe＋Cbc）dV／dT＝−（i1＋i2）
但し、
i1＝Ab（qDPpoe／Lp
＋qDonpe／WB）
×｛exp（ｑ／KTＶ）−１｝
i2＝AeqDonpe／WB
×｛exp（ｑ／KTＶ）−１｝
i1はダイオードDbcを流れる電流、i2はダイオ
ードDbeを流れる電流である。Abはベース面積、
Aeはエミツタ面積、Dpはコレクタ中におけるホ
ールの拡散定数、poeはコレクタ中における熱平
衡状態のホール濃度、Lpはコレクタ中における
ホールの平均自由工程、npeはベース中における
熱平衡状態でのエレクトロン濃度である。i2で、
ベース側からエミツタへのホール注入による電流
は、エミツタの不純物濃度がベースの不純物濃度
にくらべて充分高いので、無視できる。
ードDbeを流れる電流である。Abはベース面積、
Aeはエミツタ面積、Dpはコレクタ中におけるホ
ールの拡散定数、poeはコレクタ中における熱平
衡状態のホール濃度、Lpはコレクタ中における
ホールの平均自由工程、npeはベース中における
熱平衡状態でのエレクトロン濃度である。i2で、
ベース側からエミツタへのホール注入による電流
は、エミツタの不純物濃度がベースの不純物濃度
にくらべて充分高いので、無視できる。
上に示した式は、段階接合近似のものであり実
際のデバイスでは段階接合からはずれており、又
ベースの厚さが薄く、かつ複雑な濃度分布を有し
ているので厳密なものではないが、リフレツシユ
動作をかなりの近似で説明可能である。
際のデバイスでは段階接合からはずれており、又
ベースの厚さが薄く、かつ複雑な濃度分布を有し
ているので厳密なものではないが、リフレツシユ
動作をかなりの近似で説明可能である。
上式中のベース・コレクタ間に流れる電流i1の
内、ｑ・Dp・poe／Lpはホールによる電流、すな
わちベースからホールがコレクタ側へ流れだす成
分を示している。このホールによる電流が流れや
すい様に上記構成に係る光センサセルでは、コレ
クタの不純物濃度は、通常のバイポーラトランジ
スタに比較して少し低めに設計される。
内、ｑ・Dp・poe／Lpはホールによる電流、すな
わちベースからホールがコレクタ側へ流れだす成
分を示している。このホールによる電流が流れや
すい様に上記構成に係る光センサセルでは、コレ
クタの不純物濃度は、通常のバイポーラトランジ
スタに比較して少し低めに設計される。
この式を用いて計算した、ベース電位の時間依
存性の一例を第９図に示す。横軸は、リフレツシ
ユ電圧VRHが電極９に印加された瞬間からの時間
経過すなわちリフレツシユ時間を、縦軸は、ベー
ス電位をそれぞれ示す。また、ベースの初期電位
をパラメータにしている。ベースの初期電位と
は、リフレツシユ電圧VRHが加わつた瞬間に、浮
遊状態にあるベースが示す電位であり、VRH，
Cox，Cbe，Cbc及びベースに蓄積されている電
荷によつてきまる。
存性の一例を第９図に示す。横軸は、リフレツシ
ユ電圧VRHが電極９に印加された瞬間からの時間
経過すなわちリフレツシユ時間を、縦軸は、ベー
ス電位をそれぞれ示す。また、ベースの初期電位
をパラメータにしている。ベースの初期電位と
は、リフレツシユ電圧VRHが加わつた瞬間に、浮
遊状態にあるベースが示す電位であり、VRH，
Cox，Cbe，Cbc及びベースに蓄積されている電
荷によつてきまる。
この第９図をみれば、ベースの電位は初期位置
によらず、ある時間経過後には必ず、片対数グラ
フ上で一つの直線にしたがつて下がつていく。
によらず、ある時間経過後には必ず、片対数グラ
フ上で一つの直線にしたがつて下がつていく。
第９図ｂに、リフレツシユ時間に対するベース
電位変化の実験値を示す。第９図ａに示した計算
例に比較して、この実験で用いたテストデバイス
は、デイメンシヨンがかなり大きいため、計算例
とはその絶対値は一致しないが、リフレツシユ時
間に対するベース電位変化が片対数グラフ上で直
線的に変化していることが実証されている。この
実験例ではコレクタおよびエミツタの両者を接地
したときの値を示している。
電位変化の実験値を示す。第９図ａに示した計算
例に比較して、この実験で用いたテストデバイス
は、デイメンシヨンがかなり大きいため、計算例
とはその絶対値は一致しないが、リフレツシユ時
間に対するベース電位変化が片対数グラフ上で直
線的に変化していることが実証されている。この
実験例ではコレクタおよびエミツタの両者を接地
したときの値を示している。
今、光照射による蓄積電圧VPの最大値を0.4
〔Ｖ〕、リフレツシユ電圧VRHによりベースに印加
される電圧Ｖを0.4〔Ｖ〕とすると、第９図に示す
ごとく初期ベース電位の最大値は0.8〔Ｖ〕とな
り、リフレツシユ電圧印加後10-15〔sec〕後には
直線にのつてベース電位が下がり始め、10-5
〔sec〕後には光があたらなかつた時、すなわち初
期ベース電位が0.4〔Ｖ〕のときの電位変化と一致
する。
〔Ｖ〕、リフレツシユ電圧VRHによりベースに印加
される電圧Ｖを0.4〔Ｖ〕とすると、第９図に示す
ごとく初期ベース電位の最大値は0.8〔Ｖ〕とな
り、リフレツシユ電圧印加後10-15〔sec〕後には
直線にのつてベース電位が下がり始め、10-5
〔sec〕後には光があたらなかつた時、すなわち初
期ベース電位が0.4〔Ｖ〕のときの電位変化と一致
する。
ｐ領域６が、MOSキヤパシタCoxを通して正
電圧をある時間印加し、その正電圧を除去すると
負電位に帯電する仕方には、２通りの仕方があ
る。一つは、ｐ領域６から正電荷を持つホール
が、主として接地状態にあるｎ領域１に流れ出す
ことによつて、負電荷が蓄積される動作である。
ｐ領域６からホールが、ｎ領域１に一方的に流
れ、ｎ領域１の電子があまりｐ領域６内に流れ込
まないようにするためには、ｐ領域６の不純物濃
度をｎ領域１の不純物濃度より高くしておけばよ
い。一方、n+領域７やｎ領域１からの電子が、
ｐ領域６に流れ込み、ホールと再結合することに
よつて、ｐ領域６に負電荷が蓄積する動作も行え
る。この場合には、ｎ領域１の不純物濃度はｐ領
域６より高くなされている。ｐ領域６からホール
が流出することによつて、負電荷が蓄積する動作
の方が、ｐ領域６ベースに電子が流れ込んでホー
ルと再結合することにより負電荷が蓄積する動作
よりはるかに速い。しかし、これまでの実験によ
れば、電子をｐ領域６に流し込むリフレツシユ動
作でも、光電変換装置の動作に対しては、十分に
速い時間応答を示すことが確認されている。
電圧をある時間印加し、その正電圧を除去すると
負電位に帯電する仕方には、２通りの仕方があ
る。一つは、ｐ領域６から正電荷を持つホール
が、主として接地状態にあるｎ領域１に流れ出す
ことによつて、負電荷が蓄積される動作である。
ｐ領域６からホールが、ｎ領域１に一方的に流
れ、ｎ領域１の電子があまりｐ領域６内に流れ込
まないようにするためには、ｐ領域６の不純物濃
度をｎ領域１の不純物濃度より高くしておけばよ
い。一方、n+領域７やｎ領域１からの電子が、
ｐ領域６に流れ込み、ホールと再結合することに
よつて、ｐ領域６に負電荷が蓄積する動作も行え
る。この場合には、ｎ領域１の不純物濃度はｐ領
域６より高くなされている。ｐ領域６からホール
が流出することによつて、負電荷が蓄積する動作
の方が、ｐ領域６ベースに電子が流れ込んでホー
ルと再結合することにより負電荷が蓄積する動作
よりはるかに速い。しかし、これまでの実験によ
れば、電子をｐ領域６に流し込むリフレツシユ動
作でも、光電変換装置の動作に対しては、十分に
速い時間応答を示すことが確認されている。
上記構成に係る光センサセルをXY方向に多数
ならべて光電変換装置を構成したとき、画像によ
り各センサセルで、蓄積電圧VPは、上記の例で
は０〜0.4〔Ｖ〕の間でばらついているが、リフレ
ツシユ電圧VRH印加後10-5〔Sec〕には、全てのセ
ンサセルのベースには約0.3〔Ｖ〕程度の一定電圧
は残るものの、画像による蓄積電圧VPの変化分
は全て消えてしまうことがわかる。すなわち、上
記構成に係る光センサセルによる光電変換装置で
は、リフレツシユ動作により全てのセンサセルの
ベース電位をゼロボルトまで持つていく完全リフ
レツシユモードと（このときは第９図ａの例では
10〔Sec〕を要する）、ベース電位にはある一定電
圧は残るものの蓄積電圧VPによる変動成分が消
えてしまう過渡的リフレツシユモードの二つが存
在するわけである（このときは第９図ａの例で
は、10〔μsec〕〜10〔Sec〕のリフレツシユパル
ス）。以上の例では、リフレツシユ電圧VRHによ
りベースに印加される電圧VAを0.4〔Ｖ〕とした
が、この電圧VAを0.6〔Ｖ〕とすれば、上記、過
渡的リフレツシユモードは、第９図によれば、１
〔nsec〕でおこり、きわめて高速にリフレツシユ
することができる。完全リフレツシユモードで動
作させるか、過渡的リフレツシユで動作させるか
の選択は光電変換装置の使用目的によつて決定さ
れる。
ならべて光電変換装置を構成したとき、画像によ
り各センサセルで、蓄積電圧VPは、上記の例で
は０〜0.4〔Ｖ〕の間でばらついているが、リフレ
ツシユ電圧VRH印加後10-5〔Sec〕には、全てのセ
ンサセルのベースには約0.3〔Ｖ〕程度の一定電圧
は残るものの、画像による蓄積電圧VPの変化分
は全て消えてしまうことがわかる。すなわち、上
記構成に係る光センサセルによる光電変換装置で
は、リフレツシユ動作により全てのセンサセルの
ベース電位をゼロボルトまで持つていく完全リフ
レツシユモードと（このときは第９図ａの例では
10〔Sec〕を要する）、ベース電位にはある一定電
圧は残るものの蓄積電圧VPによる変動成分が消
えてしまう過渡的リフレツシユモードの二つが存
在するわけである（このときは第９図ａの例で
は、10〔μsec〕〜10〔Sec〕のリフレツシユパル
ス）。以上の例では、リフレツシユ電圧VRHによ
りベースに印加される電圧VAを0.4〔Ｖ〕とした
が、この電圧VAを0.6〔Ｖ〕とすれば、上記、過
渡的リフレツシユモードは、第９図によれば、１
〔nsec〕でおこり、きわめて高速にリフレツシユ
することができる。完全リフレツシユモードで動
作させるか、過渡的リフレツシユで動作させるか
の選択は光電変換装置の使用目的によつて決定さ
れる。
この過渡的リフレツシユモードにおいてベース
に残る電圧をVKとすると、リフレツシユ電圧VRH
を印加後、VRHをゼロボルトにもどす瞬間の過渡
的状態において、 −Cox／Cox＋Cbe＋Cbc・VRH なる負電圧がベースに加算されるので、リフレツ
シユパルスによるリフレツシユ動作後のベース電
位は VK−Cox／Cox＋Cbe＋Cbc・VRH となり、ベースはエミツタに対して逆バイアス状
態になる。
に残る電圧をVKとすると、リフレツシユ電圧VRH
を印加後、VRHをゼロボルトにもどす瞬間の過渡
的状態において、 −Cox／Cox＋Cbe＋Cbc・VRH なる負電圧がベースに加算されるので、リフレツ
シユパルスによるリフレツシユ動作後のベース電
位は VK−Cox／Cox＋Cbe＋Cbc・VRH となり、ベースはエミツタに対して逆バイアス状
態になる。
先に光により励起されたキヤリアを蓄積する蓄
積動作のとき、蓄積状態ではベースは逆バイアス
状態で行われるという説明をしたが、このリフレ
ツシユ動作により、リフレツシユおよびベースを
逆バイアス状態に持つていくことの２つの動作が
同時に行われるわけである。
積動作のとき、蓄積状態ではベースは逆バイアス
状態で行われるという説明をしたが、このリフレ
ツシユ動作により、リフレツシユおよびベースを
逆バイアス状態に持つていくことの２つの動作が
同時に行われるわけである。
第９図ｃにリフレツシユ電圧VRHに対するリフ
レツシユ動作後のベース電位 VK−Cox／Cox＋Cbe＋Cbc・VRH の変化の実験値を示す。パラメータとしてCoxの
値を5pFから100pFまでとつている。丸印は実験
値であり、実線は VK−Cox／Cox＋Cbe＋Cbc・VRH より計算される計算値を示している。このとき
VK＝0.52Vであり、また、Cbc＋Cbe＝4pFであ
る。但し観測用オシロスコープのプローグ容量
13pFがCbc＋Cbeに並列に接続されている。この
様に、計算値と実験値は完全に一致しており、リ
フレツシユ動作が実験的にも確認されている。
レツシユ動作後のベース電位 VK−Cox／Cox＋Cbe＋Cbc・VRH の変化の実験値を示す。パラメータとしてCoxの
値を5pFから100pFまでとつている。丸印は実験
値であり、実線は VK−Cox／Cox＋Cbe＋Cbc・VRH より計算される計算値を示している。このとき
VK＝0.52Vであり、また、Cbc＋Cbe＝4pFであ
る。但し観測用オシロスコープのプローグ容量
13pFがCbc＋Cbeに並列に接続されている。この
様に、計算値と実験値は完全に一致しており、リ
フレツシユ動作が実験的にも確認されている。
以上のリフレツシユ動作においては、第５図に
示す様に、コレクタを接地したときの例について
説明したが、コレクタを正電位にした状態で行う
ことも可能である。このときは、ベース・コレク
タ間接合ダイオードDbc18が、リフレツシユパル
スが印加されても、このリフレツシユパルスによ
りベースに印加される電位よりも、コレクタに印
加されている正電位の方が大きいと非導通状態の
ままなので、電流はベース・エミツタ間接合ダイ
オードDbe16だけを通して流れる。このため、ベ
ース電位の低下は、コレクタを接地した時より相
対的にゆつくりしたものになるが、基本的には、
前に説明したのと、まつたく同様な高速リフレツ
シユ動作が行われるわけである。
示す様に、コレクタを接地したときの例について
説明したが、コレクタを正電位にした状態で行う
ことも可能である。このときは、ベース・コレク
タ間接合ダイオードDbc18が、リフレツシユパル
スが印加されても、このリフレツシユパルスによ
りベースに印加される電位よりも、コレクタに印
加されている正電位の方が大きいと非導通状態の
ままなので、電流はベース・エミツタ間接合ダイ
オードDbe16だけを通して流れる。このため、ベ
ース電位の低下は、コレクタを接地した時より相
対的にゆつくりしたものになるが、基本的には、
前に説明したのと、まつたく同様な高速リフレツ
シユ動作が行われるわけである。
すなわち第９図ａのリフレツシユ時間に対する
ベース電位の関係は、第９図ａのベース電位が低
下する時の斜めの直線が右側の方、つまり、より
時間の要する方向へシフトすることになる。した
がつて、コレクタを接地した時と同じリフレツシ
ユ電流VRHを用いると、リフレツシユに時間を要
することになるが、リフレツシユ電圧VRHをわず
か高めてやればコレクタを接地した時と同様、高
速のリフレツシユ動作が可能である。
ベース電位の関係は、第９図ａのベース電位が低
下する時の斜めの直線が右側の方、つまり、より
時間の要する方向へシフトすることになる。した
がつて、コレクタを接地した時と同じリフレツシ
ユ電流VRHを用いると、リフレツシユに時間を要
することになるが、リフレツシユ電圧VRHをわず
か高めてやればコレクタを接地した時と同様、高
速のリフレツシユ動作が可能である。
以上が光入射による電荷蓄積動作、読出し動
作、リフレツシユ動作よりなる上記構成に係る光
センサセルの基本動作の説明である。
作、リフレツシユ動作よりなる上記構成に係る光
センサセルの基本動作の説明である。
以上説明したごとく、上記構成に係る光センサ
セルの基本構造は、すでにあげた特開昭56−
150878号公報、特開昭56−157073号公報、特開昭
56−165473号公報と比較してきわめて簡単な構造
であり、将来の高解像度化に十分対応できるとと
もに、それらのもつ優れた特徴である増幅機能か
らくる低雑音、高出力、広ダイナミツクレンジ、
非破壊読出し等のメリツトをそのまま保存してい
る。
セルの基本構造は、すでにあげた特開昭56−
150878号公報、特開昭56−157073号公報、特開昭
56−165473号公報と比較してきわめて簡単な構造
であり、将来の高解像度化に十分対応できるとと
もに、それらのもつ優れた特徴である増幅機能か
らくる低雑音、高出力、広ダイナミツクレンジ、
非破壊読出し等のメリツトをそのまま保存してい
る。
次に、以上説明した構成に係る光センサセルを
二次元に配列して構成した本発明の光電変換装置
の一構成例について図面を用いて説明する。
二次元に配列して構成した本発明の光電変換装置
の一構成例について図面を用いて説明する。
基本光センサセル構造を二次元的に３×３に配
列した光電変換装置の回路構成図を第３図に示
す。
列した光電変換装置の回路構成図を第３図に示
す。
すでに説明した点線で囲まれた基本光センサセ
ル３０（この時バイポーラトランジスタのコレク
タは基板及び基板電極に接続されることを示して
いる。）、読出しパルスおよびリフレツシユパルス
を印加するための水平ライン３１，３１′，３
１″、読出しパルスを発生させるための垂直シフ
トレジスタ３２、垂直シフトレジスタ３２と水平
ライン３１，３１′，３１″の間のバツフアMOS
トランジスタ３３，３３′，３３″のゲートにパル
スを印加するための端子３４、リフレツシユパル
スを印加するためのバツフアMOSトランジスタ
３５，３５′，３５″、それのゲートにパルスを印
加するための端子３６、リフレツシユパルスを印
加するための端子３７、基本光センサセル３０か
ら蓄積電圧を読出すための垂直ライン３８，３
８′，３８″、各垂直ラインを選択するためのパル
スを発生する水平シフトレジスタ３９、各垂直ラ
インを開閉するためのゲート用MOSトランジス
タ４０，４０′，４０″、蓄積電圧をアンプ部に読
出すための出力ライン４１、読出し後に、出力ラ
インに蓄積した電荷をリフレツシユするための
MOSトランジスタ４２、MOSトランジスタ４２
へリフレツシユパルスを印加するための端子４
３、出力信号を増幅するためのバイポーラ、
MOS、FET、Ｊ−FET等のトランジスタ４４、
負荷抵抗４５、トランジスタと電源を接続するた
めの端子４６、トランジスタの出力端子４７、読
出し動作において垂直ライン４０，４０′，４
０″に蓄積された電荷をリフレツシユするための
MOSトランジスタ４８，４８′，４８″、および
MOSトランジスタ４８，４８′，４８″のゲート
にパルスを印加するための端子４９によりこの光
電変換装置は構成されている。
ル３０（この時バイポーラトランジスタのコレク
タは基板及び基板電極に接続されることを示して
いる。）、読出しパルスおよびリフレツシユパルス
を印加するための水平ライン３１，３１′，３
１″、読出しパルスを発生させるための垂直シフ
トレジスタ３２、垂直シフトレジスタ３２と水平
ライン３１，３１′，３１″の間のバツフアMOS
トランジスタ３３，３３′，３３″のゲートにパル
スを印加するための端子３４、リフレツシユパル
スを印加するためのバツフアMOSトランジスタ
３５，３５′，３５″、それのゲートにパルスを印
加するための端子３６、リフレツシユパルスを印
加するための端子３７、基本光センサセル３０か
ら蓄積電圧を読出すための垂直ライン３８，３
８′，３８″、各垂直ラインを選択するためのパル
スを発生する水平シフトレジスタ３９、各垂直ラ
インを開閉するためのゲート用MOSトランジス
タ４０，４０′，４０″、蓄積電圧をアンプ部に読
出すための出力ライン４１、読出し後に、出力ラ
インに蓄積した電荷をリフレツシユするための
MOSトランジスタ４２、MOSトランジスタ４２
へリフレツシユパルスを印加するための端子４
３、出力信号を増幅するためのバイポーラ、
MOS、FET、Ｊ−FET等のトランジスタ４４、
負荷抵抗４５、トランジスタと電源を接続するた
めの端子４６、トランジスタの出力端子４７、読
出し動作において垂直ライン４０，４０′，４
０″に蓄積された電荷をリフレツシユするための
MOSトランジスタ４８，４８′，４８″、および
MOSトランジスタ４８，４８′，４８″のゲート
にパルスを印加するための端子４９によりこの光
電変換装置は構成されている。
この光電変換装置の動作について第３図および
第１０図ａに示すパルスタイミング図を用いて説
明する。
第１０図ａに示すパルスタイミング図を用いて説
明する。
第１０図ａにおいて、区間６１はリフレツシユ
動作、区間６２は蓄積動作、区間６３は読出し動
作にそれぞれ対応している。
動作、区間６２は蓄積動作、区間６３は読出し動
作にそれぞれ対応している。
時刻t1において、基板電位、すなわち光センサ
セル部のコレクタ電位６４は、接地電位または正
電位に保たれるが、第１０図ａでは接地電位に保
たれているものを示している。接地電位または正
電位のいずれにしても、すでに説明した様に、リ
フレツシユに要する時間が異なつてくるだけであ
り、基本動作に変化はない。端子４９の電位６５
はhighは状態であり、MOSトランジスタ４８，
４８′，４８″は導通状態に保たれ、各光センサセ
ルは、垂直ライン３８，３８′，３８″を通して接
地されている。また端子３６には、波形６６のご
とくバツフアMOSトランジスタが導通する電圧
が印加されており、全画面一括リフレツシユ用バ
ツフアMOSトランジスタ３５，３５′，３５″は
導通状態となつている。この状態で端子３７に波
形６７のこどくパルスが印加されると、水平ライ
ン３１，３１′，３１″を通して各光センサセルの
ベースに電圧がかかり、すでに使用した様に、リ
フレツシユ動作に入り、それ以前に蓄積されてい
た電荷が、完全リフレツシユモード又は過渡的リ
フレツシユモードにしたがつてリフレツシユされ
る。完全リフレツシユモードになるか又は過渡的
リフレツシユモードになるかは波形６７のパルス
幅により決定されるわけである。
セル部のコレクタ電位６４は、接地電位または正
電位に保たれるが、第１０図ａでは接地電位に保
たれているものを示している。接地電位または正
電位のいずれにしても、すでに説明した様に、リ
フレツシユに要する時間が異なつてくるだけであ
り、基本動作に変化はない。端子４９の電位６５
はhighは状態であり、MOSトランジスタ４８，
４８′，４８″は導通状態に保たれ、各光センサセ
ルは、垂直ライン３８，３８′，３８″を通して接
地されている。また端子３６には、波形６６のご
とくバツフアMOSトランジスタが導通する電圧
が印加されており、全画面一括リフレツシユ用バ
ツフアMOSトランジスタ３５，３５′，３５″は
導通状態となつている。この状態で端子３７に波
形６７のこどくパルスが印加されると、水平ライ
ン３１，３１′，３１″を通して各光センサセルの
ベースに電圧がかかり、すでに使用した様に、リ
フレツシユ動作に入り、それ以前に蓄積されてい
た電荷が、完全リフレツシユモード又は過渡的リ
フレツシユモードにしたがつてリフレツシユされ
る。完全リフレツシユモードになるか又は過渡的
リフレツシユモードになるかは波形６７のパルス
幅により決定されるわけである。
t2時刻において、すでに説明したごとく、各光
センサセルのトランジスタのベースはエミツタに
対して逆バイアス状態となり、次の蓄積区間６２
へ移る。このリフレツシユ区間６１においては、
図に示すように、他の印加パルスは全てlow状態
に保たれている。
センサセルのトランジスタのベースはエミツタに
対して逆バイアス状態となり、次の蓄積区間６２
へ移る。このリフレツシユ区間６１においては、
図に示すように、他の印加パルスは全てlow状態
に保たれている。
蓄積動作区間６２においては、基板電圧、すな
わちトランジスタのコレクタ電位波形６４は正電
位にする。これにより光照射により発生したエレ
クトロン・ホール対のうちエレクトロンを、コレ
クタ側へ早く流してしまうことができる。しか
し、このコレクタ電位を正電位に保つことは、ベ
ースをエミツタに対して逆方向バイアス状態、す
なわち負電位にして撮像しているので必須条件で
はなく、接地電位あるいは若干負電位状態にして
も基本的な蓄積動作に変化はない。
わちトランジスタのコレクタ電位波形６４は正電
位にする。これにより光照射により発生したエレ
クトロン・ホール対のうちエレクトロンを、コレ
クタ側へ早く流してしまうことができる。しか
し、このコレクタ電位を正電位に保つことは、ベ
ースをエミツタに対して逆方向バイアス状態、す
なわち負電位にして撮像しているので必須条件で
はなく、接地電位あるいは若干負電位状態にして
も基本的な蓄積動作に変化はない。
蓄積動作状態においては、MOSトランジスタ
４８，４８′，４８″のゲート端子４９の電位６５
は、リフレツシユ区間と同様、highに保たれ、各
MOSトランジスタは導通状態に保たれる。この
ため、各光センサセルのエミツタは垂直ライン３
８，３８′，３８″を通して接地されている。強い
光の照射により、ベースにホールが蓄積され、飽
和してくると、すなわちベース電位がエミツタ電
位（接地電位）に対して順方向バイアス状態にな
つてくると、ホールは垂直ライン３８，３８′，
３８″を通して流れ、そこでベース電位変化は停
止、クリツプされることになる。したがつて、垂
直方向にとなり合う光センサセルのエミツタが垂
直ライン３８，３８′，３８″により共通に接続さ
れていても、この様に垂直ライン３８，３８′，
３８″を接地しておくと、ブルーミング現象を生
ずることはない。
４８，４８′，４８″のゲート端子４９の電位６５
は、リフレツシユ区間と同様、highに保たれ、各
MOSトランジスタは導通状態に保たれる。この
ため、各光センサセルのエミツタは垂直ライン３
８，３８′，３８″を通して接地されている。強い
光の照射により、ベースにホールが蓄積され、飽
和してくると、すなわちベース電位がエミツタ電
位（接地電位）に対して順方向バイアス状態にな
つてくると、ホールは垂直ライン３８，３８′，
３８″を通して流れ、そこでベース電位変化は停
止、クリツプされることになる。したがつて、垂
直方向にとなり合う光センサセルのエミツタが垂
直ライン３８，３８′，３８″により共通に接続さ
れていても、この様に垂直ライン３８，３８′，
３８″を接地しておくと、ブルーミング現象を生
ずることはない。
このブルーミング現象をさける方法は、MOS
トランジスタ４８，４８′，４８″は非導通状態に
して、垂直ライン３８，３８′，３８″を浮遊状態
にしていても、基板電位、すなわちコレクタ電位
６４を若干負電位にしておき、ホールの蓄積によ
りベース電位が正電位方向に変化してきたとき、
エミツタより先にコレクタ側の方へ流れ出す様に
することにより達成することも可能である。
トランジスタ４８，４８′，４８″は非導通状態に
して、垂直ライン３８，３８′，３８″を浮遊状態
にしていても、基板電位、すなわちコレクタ電位
６４を若干負電位にしておき、ホールの蓄積によ
りベース電位が正電位方向に変化してきたとき、
エミツタより先にコレクタ側の方へ流れ出す様に
することにより達成することも可能である。
蓄積区間６２に次いで、時刻t3より読出し区間
６３になる。この時刻t3において、MOSトラン
ジスタ４８，４８′，４８″のゲート端子４９の電
位６５をlowにし、かつ水平ライン３１，３１′，
３１″のバツフアMOSトランジスタ３３，３３′，
３３″のゲート端子の電位６８をhighにし、それ
ぞれのMOSトランジスタを導通状態とする。但
し、このゲート端子３４の電位６８をhighにする
タイミングは、時刻t3であることは必須条件では
なく、それより早い時刻であれば良い。
６３になる。この時刻t3において、MOSトラン
ジスタ４８，４８′，４８″のゲート端子４９の電
位６５をlowにし、かつ水平ライン３１，３１′，
３１″のバツフアMOSトランジスタ３３，３３′，
３３″のゲート端子の電位６８をhighにし、それ
ぞれのMOSトランジスタを導通状態とする。但
し、このゲート端子３４の電位６８をhighにする
タイミングは、時刻t3であることは必須条件では
なく、それより早い時刻であれば良い。
時刻t4では、垂直シフトレジスタ３２の出力の
うち、水平ライン３１に接続されたものが波形６
９のごとくhighとなり、このとき、MOSトラン
ジスタ３３が導通状態であるから、この水平ライ
ン３１に接続された３つの各光センサセルの読出
しが行なわれる。この読出し動作はすでに前に説
明した通りであり、各光センサセルのベース領域
に蓄積された信号電荷により発生した信号電圧
は、そのまま、垂直ライン３８，３８′，３８″に
現われる。このときの垂直シフトレジスタ３２か
らのパルス電圧のパルス幅は、第８図に示した様
に、蓄積電圧に対する読出し電圧が、十分直線性
を保つ関係になるパルス場合に設定される。また
パルス電圧は先に説明した様に、VBias分だけエ
ミツタに対して順方向バイアスがかかる様調整さ
れる。
うち、水平ライン３１に接続されたものが波形６
９のごとくhighとなり、このとき、MOSトラン
ジスタ３３が導通状態であるから、この水平ライ
ン３１に接続された３つの各光センサセルの読出
しが行なわれる。この読出し動作はすでに前に説
明した通りであり、各光センサセルのベース領域
に蓄積された信号電荷により発生した信号電圧
は、そのまま、垂直ライン３８，３８′，３８″に
現われる。このときの垂直シフトレジスタ３２か
らのパルス電圧のパルス幅は、第８図に示した様
に、蓄積電圧に対する読出し電圧が、十分直線性
を保つ関係になるパルス場合に設定される。また
パルス電圧は先に説明した様に、VBias分だけエ
ミツタに対して順方向バイアスがかかる様調整さ
れる。
次いで、時刻t5において、水平シフトレジスタ
３９の出力のうち、垂直ライン３８に接続された
MOSトランジスタ４０のゲートへの出力だけが
波計７０のごとくhighとなり、MOSトランジス
タ４０が導通状態となり、出力信号は出力ライン
４１を通して、出力トランジスタ４４に入り、電
流増幅されて出力端子４７から出力される。この
様に信号が読出された後、出力ライン４１には配
線容量に起因する信号電荷が残つているので、時
刻t6において、MOSトランジスタ４２のゲート
端子４３にパルス波形７１のごとくパルスを印加
し、MOSトランジスタ４２を導通状態にして出
力ライン４１を接地して、この残留した信号電荷
をリフレツシユしてやるわけである。以下同様に
して、スイツチングMOSトランジスタ４０，４
０′，４０″を順次導通させて垂直ライン３８，３
８′，３８″の信号出力を読出す。この様にして水
平に並んだ一ライン分の各光センサセルからの信
号を読出した後に、垂直ライン３８，３８′，３
８″には、出力ライン４１と同様、それの配線容
量に起因する信号電荷が残留しているので、各垂
直ライン３８，３８′，３８″に接続されたMOS
トランジスタ４８，４８′，４８″を、それのゲー
ト端子４９に波形６５で示される様にhighにして
導通させ、この残留信号電荷をリフレツシユす
る。
３９の出力のうち、垂直ライン３８に接続された
MOSトランジスタ４０のゲートへの出力だけが
波計７０のごとくhighとなり、MOSトランジス
タ４０が導通状態となり、出力信号は出力ライン
４１を通して、出力トランジスタ４４に入り、電
流増幅されて出力端子４７から出力される。この
様に信号が読出された後、出力ライン４１には配
線容量に起因する信号電荷が残つているので、時
刻t6において、MOSトランジスタ４２のゲート
端子４３にパルス波形７１のごとくパルスを印加
し、MOSトランジスタ４２を導通状態にして出
力ライン４１を接地して、この残留した信号電荷
をリフレツシユしてやるわけである。以下同様に
して、スイツチングMOSトランジスタ４０，４
０′，４０″を順次導通させて垂直ライン３８，３
８′，３８″の信号出力を読出す。この様にして水
平に並んだ一ライン分の各光センサセルからの信
号を読出した後に、垂直ライン３８，３８′，３
８″には、出力ライン４１と同様、それの配線容
量に起因する信号電荷が残留しているので、各垂
直ライン３８，３８′，３８″に接続されたMOS
トランジスタ４８，４８′，４８″を、それのゲー
ト端子４９に波形６５で示される様にhighにして
導通させ、この残留信号電荷をリフレツシユす
る。
次いで、時刻t8において、垂直シフトレジスタ
３２の出力のうち、水平ライン３１′に接続され
た出力が波形６９′のごとくhighとなり、垂直ラ
イン３１′に接続された各光センサセルの蓄積電
圧が、各垂直ライン３８，３８′，３８″に読出さ
れるわけである。以下、順次前と同様の動作によ
り、出力端子４７から信号が読出される。
３２の出力のうち、水平ライン３１′に接続され
た出力が波形６９′のごとくhighとなり、垂直ラ
イン３１′に接続された各光センサセルの蓄積電
圧が、各垂直ライン３８，３８′，３８″に読出さ
れるわけである。以下、順次前と同様の動作によ
り、出力端子４７から信号が読出される。
以上の説明においては、蓄積区間６２と読出し
区間６３が明確に区分される様な応用分野、例え
ば最近研究開発が積極的に行なわれているスチル
ビデオに適用される動作状態について説明した
が、テレビカメラの様に蓄積区間６２における動
作と読出し区間６３における動作が同時に行なわ
れている様に応用分野に関しても、第１０図のパ
ルスタイミングを変更することにより適用可能で
ある。但し、この時のリフレツシユは全画面一括
リフレツシユではなく、一ライン毎のリフレツシ
ユ機能が必要である。例えば、水平ライン３１に
接続された各光センサセルの信号が読出された
後、時刻t7において各垂直ラインに残留した電荷
を消去するためMOSトランジスタ４８，４８′，
４８″を導通にするが、このとき水平ライン３１
にリフレツシユパルスを印加する。すなわち、波
形６９において時刻t7においても時刻t4と、パル
ス電圧、パルス幅の異なるパルスを発生する様な
構成の垂直シフトレジスタを使用することにより
達成することができる。この様にダブルパルス的
動作以外には、第３図の右側に設置した一括リフ
レツシユパルスを印加する機器の代わりに、左側
と同様の第２の垂直シフトレジスタを右側にも設
け、タイミングを左側に設けられた垂直レジスタ
とずらせながら動作させることにより達成させる
ことも可能である。
区間６３が明確に区分される様な応用分野、例え
ば最近研究開発が積極的に行なわれているスチル
ビデオに適用される動作状態について説明した
が、テレビカメラの様に蓄積区間６２における動
作と読出し区間６３における動作が同時に行なわ
れている様に応用分野に関しても、第１０図のパ
ルスタイミングを変更することにより適用可能で
ある。但し、この時のリフレツシユは全画面一括
リフレツシユではなく、一ライン毎のリフレツシ
ユ機能が必要である。例えば、水平ライン３１に
接続された各光センサセルの信号が読出された
後、時刻t7において各垂直ラインに残留した電荷
を消去するためMOSトランジスタ４８，４８′，
４８″を導通にするが、このとき水平ライン３１
にリフレツシユパルスを印加する。すなわち、波
形６９において時刻t7においても時刻t4と、パル
ス電圧、パルス幅の異なるパルスを発生する様な
構成の垂直シフトレジスタを使用することにより
達成することができる。この様にダブルパルス的
動作以外には、第３図の右側に設置した一括リフ
レツシユパルスを印加する機器の代わりに、左側
と同様の第２の垂直シフトレジスタを右側にも設
け、タイミングを左側に設けられた垂直レジスタ
とずらせながら動作させることにより達成させる
ことも可能である。
この時は、すでに説明したような蓄積状態にお
いて、各光センサセルのエミツタおよびコレクタ
の各電位を操作してブルーミングを押えるという
動作の自由度が少なくなる。しかし、基本動作の
所で説明した様に、読出し状態では、ベースに
VBiasなるバイアス電圧を印加したときに高速読
出しができる様な構成としているので、第７図の
グラフからわかる様に、VBiasを印加しない時に、
各光センサセルの飽和により、垂直ライン２８，
２８′，２８″に流れ出す信号電荷分はきわめてわ
ずかであり、ブルーミング現象は、まつたく問題
にはならない。
いて、各光センサセルのエミツタおよびコレクタ
の各電位を操作してブルーミングを押えるという
動作の自由度が少なくなる。しかし、基本動作の
所で説明した様に、読出し状態では、ベースに
VBiasなるバイアス電圧を印加したときに高速読
出しができる様な構成としているので、第７図の
グラフからわかる様に、VBiasを印加しない時に、
各光センサセルの飽和により、垂直ライン２８，
２８′，２８″に流れ出す信号電荷分はきわめてわ
ずかであり、ブルーミング現象は、まつたく問題
にはならない。
また、スミア現象に対しても、本構成例に係る
光電変換装置は、きわめて優れた特性を得ること
ができる。スミア現象は、CCD型撮像装置、特
にフレーム転送型においては、光の照射されてい
る所を電荷転送されるという、動作および構造上
発生する問題であり、インタライン型において
は、特に長波長の光により半導体の深部で発生し
たキヤリアが電荷転送部に蓄積されるために発生
する問題である。
光電変換装置は、きわめて優れた特性を得ること
ができる。スミア現象は、CCD型撮像装置、特
にフレーム転送型においては、光の照射されてい
る所を電荷転送されるという、動作および構造上
発生する問題であり、インタライン型において
は、特に長波長の光により半導体の深部で発生し
たキヤリアが電荷転送部に蓄積されるために発生
する問題である。
また、MOS型撮像装置においては、各光セン
サセルに接地されたスイツチングMOSトランジ
スタのドレイン側に、やはり長波長の光により半
導体深部で発生したキヤリアが蓄積されるために
生じる問題である。
サセルに接地されたスイツチングMOSトランジ
スタのドレイン側に、やはり長波長の光により半
導体深部で発生したキヤリアが蓄積されるために
生じる問題である。
これに対して本構成例に係る光電変換装置で
は、動作および構造上発生するスミア現象はまつ
たくなく、また長波長の光により半導体深部で発
生したキヤリアが蓄積されるという現象もまつた
く生じない。但し、光センサセルのエミツタにお
いて比較的表面近傍で発生したエレクトロンとホ
ールのうち、エレクトロンが蓄積されるという現
象が心配されるが、これは、一括リフレツシユ動
作のときは蓄積動作状態において、エミツタが接
地されているため、エレクトロンは蓄積されず、
スミア現象が生じない。また通常のテレビカメラ
のとき応用されるラインリフレツシユ動作のとき
は、水平ブランキングの期間において、垂直ライ
ンに蓄積電圧を読出す前に、垂直ラインを接地し
てリフレツシユするので、この時同時にエミツタ
に一水平走査期間に蓄積されたエレクトロンは流
れ出してしまい、このため、スミア現象はほとん
ど発生しない。この様に、本実施例に係る光電変
換装置では、その構造上および動作上、スミア現
象はほとんど本質的に無視し得る程度しか発生せ
ず、本構成例に係る光電変換装置の大きな利点の
一つである。
は、動作および構造上発生するスミア現象はまつ
たくなく、また長波長の光により半導体深部で発
生したキヤリアが蓄積されるという現象もまつた
く生じない。但し、光センサセルのエミツタにお
いて比較的表面近傍で発生したエレクトロンとホ
ールのうち、エレクトロンが蓄積されるという現
象が心配されるが、これは、一括リフレツシユ動
作のときは蓄積動作状態において、エミツタが接
地されているため、エレクトロンは蓄積されず、
スミア現象が生じない。また通常のテレビカメラ
のとき応用されるラインリフレツシユ動作のとき
は、水平ブランキングの期間において、垂直ライ
ンに蓄積電圧を読出す前に、垂直ラインを接地し
てリフレツシユするので、この時同時にエミツタ
に一水平走査期間に蓄積されたエレクトロンは流
れ出してしまい、このため、スミア現象はほとん
ど発生しない。この様に、本実施例に係る光電変
換装置では、その構造上および動作上、スミア現
象はほとんど本質的に無視し得る程度しか発生せ
ず、本構成例に係る光電変換装置の大きな利点の
一つである。
また、蓄積動作状態において、エミツタおよび
コレクタの各電位を操作して、ブルーミング現象
を押えるという動作について前に記述したが、こ
れを利用してγ特性を制御することも可能であ
る。
コレクタの各電位を操作して、ブルーミング現象
を押えるという動作について前に記述したが、こ
れを利用してγ特性を制御することも可能であ
る。
すなわち、蓄積動作の途中において、一時的に
エミツタまたはコレクタの電位をある一定の負電
位にし、ベースに蓄積されたキヤリアのうち、こ
の負電位を与えるキヤリア数より多く蓄積されて
いるホールをエミツタまたはコレクタ側へ流して
しまうという動作をさせる。これにより、蓄積電
圧と入射光量に対する関係は、入射光量の小さい
ときはシリコン結晶のもつγ＝１の特性を示し、
入射光量の大きい所では、γが１より小さくなる
様な特性を示す。つまり、折線近似的に通常テレ
ビカメラで要求されるγ＝0.45の特性をもたせる
ことが可能である。蓄積動作の途中において上記
動作を一度やれば一折線近似となり、エミツタ又
はコレクタに印加する負電位を二度適宜変更して
行なえば、二折線タイプのγ特性を持たせること
も可能である。
エミツタまたはコレクタの電位をある一定の負電
位にし、ベースに蓄積されたキヤリアのうち、こ
の負電位を与えるキヤリア数より多く蓄積されて
いるホールをエミツタまたはコレクタ側へ流して
しまうという動作をさせる。これにより、蓄積電
圧と入射光量に対する関係は、入射光量の小さい
ときはシリコン結晶のもつγ＝１の特性を示し、
入射光量の大きい所では、γが１より小さくなる
様な特性を示す。つまり、折線近似的に通常テレ
ビカメラで要求されるγ＝0.45の特性をもたせる
ことが可能である。蓄積動作の途中において上記
動作を一度やれば一折線近似となり、エミツタ又
はコレクタに印加する負電位を二度適宜変更して
行なえば、二折線タイプのγ特性を持たせること
も可能である。
また、以上の構成例においては、シリコン基板
を共通コレクタとしているが通常バイポーラトラ
ンジスタのごとく埋込n+領域を設け、各ライン
毎にコレクタを分割させる様な構造としてもよ
い。
を共通コレクタとしているが通常バイポーラトラ
ンジスタのごとく埋込n+領域を設け、各ライン
毎にコレクタを分割させる様な構造としてもよ
い。
なお、実際の動作には第１０図ａに示したパル
スタイミング以外に、垂直シフトレジスタ３２、
水平シフトレジスタ３９を駆動するためのクロツ
クパルスが必要である。
スタイミング以外に、垂直シフトレジスタ３２、
水平シフトレジスタ３９を駆動するためのクロツ
クパルスが必要である。
第１１図に出力信号に関係する等価回路を示
す。
す。
容量CV８０は垂直ライン３８，３８′，３８″
の配線容量であり、容量CH８１は出力ライン４
１の配線容量をそれぞれ示している。また第９図
右側の等価回路は、読出し状態におけるものであ
り、スイツチング用MOSトランジスタ４０，４
０′，４０″は導通状態であり、それの導通状態に
おける抵抗値を抵抗RM８２で示している。また
増幅用トランジスタ４４を抵抗re８３および電流
源８４を用いた等価回路で示している。出力ライ
ン４１の配線容量に起因する電荷蓄積をリフレツ
シユするためのMOSトランジスタ４２は、読出
し状態では非導通状態であり、インピーダンスが
高いので、右側の等価回路では省略している。
の配線容量であり、容量CH８１は出力ライン４
１の配線容量をそれぞれ示している。また第９図
右側の等価回路は、読出し状態におけるものであ
り、スイツチング用MOSトランジスタ４０，４
０′，４０″は導通状態であり、それの導通状態に
おける抵抗値を抵抗RM８２で示している。また
増幅用トランジスタ４４を抵抗re８３および電流
源８４を用いた等価回路で示している。出力ライ
ン４１の配線容量に起因する電荷蓄積をリフレツ
シユするためのMOSトランジスタ４２は、読出
し状態では非導通状態であり、インピーダンスが
高いので、右側の等価回路では省略している。
等価回路の各パラメータは、実際に構成する光
電変換装置の大きさにより決定されるわけである
が、例えば、容量CV８０は約4pF位、容量CH８１
は約4pF位、MOSトランジスタの導通状態の抵
抗RM８２は3KΩ程度、バイポーラトランジスタ
４４の電流増幅率βは約100程度として、出力端
子４７において観測される出力信号波形を計算し
た例を第１２図に示す。
電変換装置の大きさにより決定されるわけである
が、例えば、容量CV８０は約4pF位、容量CH８１
は約4pF位、MOSトランジスタの導通状態の抵
抗RM８２は3KΩ程度、バイポーラトランジスタ
４４の電流増幅率βは約100程度として、出力端
子４７において観測される出力信号波形を計算し
た例を第１２図に示す。
第１２図において横軸はスイツチングMOSト
ランジスタ４０，４０′，４０″が導通した瞬間か
らの時間［μs］を、縦軸は垂直ライン３８，３
８′，３８″の配線容量CV８０に、各光センサセ
ルからの信号電荷が読出されて１ボルトの電圧が
かかつているときの出力端子４７に現われる出力
電圧［Ｖ］をそれぞれ示している。
ランジスタ４０，４０′，４０″が導通した瞬間か
らの時間［μs］を、縦軸は垂直ライン３８，３
８′，３８″の配線容量CV８０に、各光センサセ
ルからの信号電荷が読出されて１ボルトの電圧が
かかつているときの出力端子４７に現われる出力
電圧［Ｖ］をそれぞれ示している。
出力信号波形８５は負荷抵抗RE４５が10KΩ、
８６は負荷抵抗RE４５が5KΩ、８７は負荷抵抗
RE４５が2KΩのときのものであり、いずれにお
いてもピーク値は、CV８０とCH８１の容量分割
により0.5V程度になつている。当然のことなが
ら、負荷抵抗RE４５が大きいほうが減衰量は小
さく、望ましい出力波形になつている。立ち上が
り時間は、上記のパラメータ値のとき、約20nsec
と高速である。スイツチングMOSトランジスタ
４０，４０′，４０の導通状態における抵抗RMを
小さくすることにより、および、配線容量CV，
CHを小さくすることにより、さらに高速の読出
しも可能である。
８６は負荷抵抗RE４５が5KΩ、８７は負荷抵抗
RE４５が2KΩのときのものであり、いずれにお
いてもピーク値は、CV８０とCH８１の容量分割
により0.5V程度になつている。当然のことなが
ら、負荷抵抗RE４５が大きいほうが減衰量は小
さく、望ましい出力波形になつている。立ち上が
り時間は、上記のパラメータ値のとき、約20nsec
と高速である。スイツチングMOSトランジスタ
４０，４０′，４０の導通状態における抵抗RMを
小さくすることにより、および、配線容量CV，
CHを小さくすることにより、さらに高速の読出
しも可能である。
上記構成に係る光センサセルを利用した光電変
換装置では、各光センサセルのもつ増幅機能によ
り、出力に現われる電圧が大きいため、最終段の
増幅アンプも、MOS型撮像装置に比較してかな
り簡単なものでよい。上記例ではバイポーラトラ
ンジスタ１段のタイプのものを使用した例につい
て説明したが、２段構成のもの等、他の方式を使
うことも当然のことながら可能である。この例の
様にバイポーラトランジスタを用いると、CCD
型撮像装置における最終段のアンプのMOSトラ
ンジスタから発生する画像上目につきやすい１／
ｆ雑音の問題が、本構成例の光電変換装置では発
生せず、きわめてＳ／Ｎ比の良い画質を得ること
が可能である。
換装置では、各光センサセルのもつ増幅機能によ
り、出力に現われる電圧が大きいため、最終段の
増幅アンプも、MOS型撮像装置に比較してかな
り簡単なものでよい。上記例ではバイポーラトラ
ンジスタ１段のタイプのものを使用した例につい
て説明したが、２段構成のもの等、他の方式を使
うことも当然のことながら可能である。この例の
様にバイポーラトランジスタを用いると、CCD
型撮像装置における最終段のアンプのMOSトラ
ンジスタから発生する画像上目につきやすい１／
ｆ雑音の問題が、本構成例の光電変換装置では発
生せず、きわめてＳ／Ｎ比の良い画質を得ること
が可能である。
次に本発明の光電変換装置の実施例に付いて説
明する。
明する。
本実施例においては、第１図乃至第２図に示さ
れるように第２スイツチ手段としてのトランジス
タが設けられており、過渡的リフレツシユにおけ
る不都合を改善し、いかなる光量の比が照射され
た時でも、残像やノイズやセル毎の出力のばらつ
きがほとんど問題とならず、上記構成例の光電変
換装置より一層高速リフレツシユを可能とするも
のである。
れるように第２スイツチ手段としてのトランジス
タが設けられており、過渡的リフレツシユにおけ
る不都合を改善し、いかなる光量の比が照射され
た時でも、残像やノイズやセル毎の出力のばらつ
きがほとんど問題とならず、上記構成例の光電変
換装置より一層高速リフレツシユを可能とするも
のである。
第１０図ｂに、過渡的リフレツシユ動作、蓄積
動作、読出し動作、そして過渡的リフレツシユ動
作と巡回するときの、エミツタ、ベース、コレク
タ各部における電位レベルを表したものを示す。
各部位の電圧レベルは外部的に見た電位であり、
内部のポテンシヤルレベルとは一部一致していな
い所もある。
動作、読出し動作、そして過渡的リフレツシユ動
作と巡回するときの、エミツタ、ベース、コレク
タ各部における電位レベルを表したものを示す。
各部位の電圧レベルは外部的に見た電位であり、
内部のポテンシヤルレベルとは一部一致していな
い所もある。
説明を簡単にするためのエミツタ・ベース間の
拡散電位は除いてある。したがつて、第１０図ｂ
でエミツタとベースが同一レベルで表される時に
は、実際にはエミツタベース間に kT／ｑInND・NA／ni 2 で与えられる拡散電位が存在するわけである。
拡散電位は除いてある。したがつて、第１０図ｂ
でエミツタとベースが同一レベルで表される時に
は、実際にはエミツタベース間に kT／ｑInND・NA／ni 2 で与えられる拡散電位が存在するわけである。
第１０図ｂにおいて、状態，はリフレツシ
ユ動作を、状態は蓄積動作を、状態，を読
出し動作を、状態はエミツタを接地したときの
動作状態をそれぞれ示す。また電位レベルは０ボ
ルトを境にして上側が負、下側が正電位をそれぞ
れ示す、状態になる前のベース電位はゼロボル
トであつたとし、またコレクタ電位は状態から
まで全て正電位にバイアスされているものとす
る。
ユ動作を、状態は蓄積動作を、状態，を読
出し動作を、状態はエミツタを接地したときの
動作状態をそれぞれ示す。また電位レベルは０ボ
ルトを境にして上側が負、下側が正電位をそれぞ
れ示す、状態になる前のベース電位はゼロボル
トであつたとし、またコレクタ電位は状態から
まで全て正電位にバイアスされているものとす
る。
上記の一連の動作を第１０図ａのタイミング図
と共に説明する。
と共に説明する。
第１０図ａの波形６７のごとく、時刻t1におい
て、端子３７に正電位すなわちリフレツシユ電圧
VRHが印加されると、第１０図ｂの状態に電位
２００のごとくベースには、すでに説明した様
に、 Cox／Cox＋Cbe＋CbcVRH なる分圧がかかる。この電位は時刻t1からt2の間
に次第にゼロ電位に向かつて減少していき、時刻
t2では、第１０図ｂの点線で示した電位２０１と
なる。この電位は前に説明した様に、過渡的なリ
フレツシユモードにおいて、ベースに残る電位
VKである。時刻t2において、波形６７のごとく、
リフレツシユ電圧VRHがゼロ電圧にもどる瞬間に
ベースに、ベースには −Cox／Cox＋Cbe＋CbcVRH なる電圧が前と同様、容量分割により発生するの
で、ベースは残つていた電圧VKと新しく発生し
た電圧との加算された電位となる。すなわち、状
態において示されるベース電位２０２であり、
これは、 VK−Cox／Cox＋Cbe＋CbcVRH で与えられる。
て、端子３７に正電位すなわちリフレツシユ電圧
VRHが印加されると、第１０図ｂの状態に電位
２００のごとくベースには、すでに説明した様
に、 Cox／Cox＋Cbe＋CbcVRH なる分圧がかかる。この電位は時刻t1からt2の間
に次第にゼロ電位に向かつて減少していき、時刻
t2では、第１０図ｂの点線で示した電位２０１と
なる。この電位は前に説明した様に、過渡的なリ
フレツシユモードにおいて、ベースに残る電位
VKである。時刻t2において、波形６７のごとく、
リフレツシユ電圧VRHがゼロ電圧にもどる瞬間に
ベースに、ベースには −Cox／Cox＋Cbe＋CbcVRH なる電圧が前と同様、容量分割により発生するの
で、ベースは残つていた電圧VKと新しく発生し
た電圧との加算された電位となる。すなわち、状
態において示されるベース電位２０２であり、
これは、 VK−Cox／Cox＋Cbe＋CbcVRH で与えられる。
この様なエミツタに対して逆バイアス状態にお
いて光が入射してくると、この光により発生した
ホールがベース領域に蓄積されるので、状態の
ごとく、入射してくる光の強さに応じてベース電
位２０２はベース電位２０３，２０３′，２０
３′のごとく次第に正電位に向つて変化する。こ
の光により発生する電圧をVPとする。
いて光が入射してくると、この光により発生した
ホールがベース領域に蓄積されるので、状態の
ごとく、入射してくる光の強さに応じてベース電
位２０２はベース電位２０３，２０３′，２０
３′のごとく次第に正電位に向つて変化する。こ
の光により発生する電圧をVPとする。
次いで波形６９のごとく、水平ラインに垂直シ
フトレジスタより電圧、すなわち、読出し電圧
VRが印加されると、ベースには Cox／Cox＋Cbe＋CbcVR なる電圧が加算されるので、光がまつたく照射さ
れないときのベース電位２０４は VK＋Cox／Cox＋Cbe＋Cbc（VR−VRH） となる。このときの電位２０４は前に説明したご
とく、エミツタに対して0.5〜0.6V程度順方向に
バイアス状態になる様に、設定される。また、ベ
ース電位２０５，２０５′，２０５″はそれぞれ VK＋VP＋Cox（VR−VRH）／Cox＋Cbe＋Cbc VK＋VP′＋Cox（VR−VRH）／Cox＋Cbe＋Cbc VK＋VP″＋Cox（VR−VRH）／Cox＋Cbe＋Cbc で与えられる。
フトレジスタより電圧、すなわち、読出し電圧
VRが印加されると、ベースには Cox／Cox＋Cbe＋CbcVR なる電圧が加算されるので、光がまつたく照射さ
れないときのベース電位２０４は VK＋Cox／Cox＋Cbe＋Cbc（VR−VRH） となる。このときの電位２０４は前に説明したご
とく、エミツタに対して0.5〜0.6V程度順方向に
バイアス状態になる様に、設定される。また、ベ
ース電位２０５，２０５′，２０５″はそれぞれ VK＋VP＋Cox（VR−VRH）／Cox＋Cbe＋Cbc VK＋VP′＋Cox（VR−VRH）／Cox＋Cbe＋Cbc VK＋VP″＋Cox（VR−VRH）／Cox＋Cbe＋Cbc で与えられる。
ベース電位がこの様にエミツタに対して、順方
向バイアスされると、エミツタ側からエレクトロ
ンの注入がおこり、エミツタ電位は次第に正電位
方向に動いていくことになる。光が照射されなか
つたときのベース電位２０４に対するエミツタ電
位２０６は、順方向バイアスを0.5〜0.6Vに設定
した時読出しパルス幅が１〜2μs位のとき、約50
〜100mV程度であり、この電圧をVBとすると、
エミツタ電位２０７，２０７′，２０７″は前の例
の様に0.1μs以上のパルス幅であれば直線性は十
分確保されるので、それぞれVP＋VB、VP′＋VB、
VP″＋VBとなる。
向バイアスされると、エミツタ側からエレクトロ
ンの注入がおこり、エミツタ電位は次第に正電位
方向に動いていくことになる。光が照射されなか
つたときのベース電位２０４に対するエミツタ電
位２０６は、順方向バイアスを0.5〜0.6Vに設定
した時読出しパルス幅が１〜2μs位のとき、約50
〜100mV程度であり、この電圧をVBとすると、
エミツタ電位２０７，２０７′，２０７″は前の例
の様に0.1μs以上のパルス幅であれば直線性は十
分確保されるので、それぞれVP＋VB、VP′＋VB、
VP″＋VBとなる。
ある一定の読出し時間の後、波形６９のごとく
読出し電圧VRがゼロ電位になつた時点で、ベー
スには −Cox／Cox＋Cbe＋Cbc・VR なる電圧が加算されるので、状態のごとくベー
ス電位は読出しパルスが印加される前の状態、す
なわち逆バイアス状態になり、エミツタの電位変
化は停止する。すなわち、このときのベース電位
２０８は、 VK−Cox／Cox＋Cbe＋Cbc・VRH ベース電位２０９、２０９′、２０９″はそれぞ
れ、 VK＋VP−Cox／Cox＋Cbe＋Cbc・VRH VK＋VP′−Cox／Cox＋Cbe＋Cbc・VRH VK＋VP″−Cox／Cox＋Cbe＋Cbc・VRH で与えられる。これは読出しが始まる前の状態
とまつたく同じである。
読出し電圧VRがゼロ電位になつた時点で、ベー
スには −Cox／Cox＋Cbe＋Cbc・VR なる電圧が加算されるので、状態のごとくベー
ス電位は読出しパルスが印加される前の状態、す
なわち逆バイアス状態になり、エミツタの電位変
化は停止する。すなわち、このときのベース電位
２０８は、 VK−Cox／Cox＋Cbe＋Cbc・VRH ベース電位２０９、２０９′、２０９″はそれぞ
れ、 VK＋VP−Cox／Cox＋Cbe＋Cbc・VRH VK＋VP′−Cox／Cox＋Cbe＋Cbc・VRH VK＋VP″−Cox／Cox＋Cbe＋Cbc・VRH で与えられる。これは読出しが始まる前の状態
とまつたく同じである。
この状態において、エミツタ側の光情報信号
が外部へ読出されるわけである。この読出しが終
つた後、各スイツチングMOSトランジスタ４８，
４８′，４８″が導通状態となり、エミツタが接地
されて状態のごとく、エミツタはゼロ電位とな
る。これで、リフレツシユ動作、蓄積動作、読出
し動作と一巡し、次に状態にもどるわけである
が、この時、最初にリフレツシユ動作に入る前
は、ベース電位がゼロ電位からスタートしたのに
対して、一巡してきた後はベース電位が VK−Cox／Cox＋Cbe＋Cbc・VRH およびそれに、それぞれVP、VP′、VP″が加算
された電位に変化していることになる。したがつ
て、この状態で、リフレツシユ電圧VRHが印加さ
れたとしてもベース電位はそれぞれVK、VK＋
VP、VK＋VP′、VK＋VP″になるだけであり、こ
れでは、ベースに十分な順方向バイアスがかから
ず、光の強くあたつた所は順方向バイアス量が大
きいので光情報は消えるものの、光の弱い部分の
情報は消えずに残るということが生ずることは第
９図に示したリフレツシユ動作の計算例から見て
もあきらかである。
が外部へ読出されるわけである。この読出しが終
つた後、各スイツチングMOSトランジスタ４８，
４８′，４８″が導通状態となり、エミツタが接地
されて状態のごとく、エミツタはゼロ電位とな
る。これで、リフレツシユ動作、蓄積動作、読出
し動作と一巡し、次に状態にもどるわけである
が、この時、最初にリフレツシユ動作に入る前
は、ベース電位がゼロ電位からスタートしたのに
対して、一巡してきた後はベース電位が VK−Cox／Cox＋Cbe＋Cbc・VRH およびそれに、それぞれVP、VP′、VP″が加算
された電位に変化していることになる。したがつ
て、この状態で、リフレツシユ電圧VRHが印加さ
れたとしてもベース電位はそれぞれVK、VK＋
VP、VK＋VP′、VK＋VP″になるだけであり、こ
れでは、ベースに十分な順方向バイアスがかから
ず、光の強くあたつた所は順方向バイアス量が大
きいので光情報は消えるものの、光の弱い部分の
情報は消えずに残るということが生ずることは第
９図に示したリフレツシユ動作の計算例から見て
もあきらかである。
この様な現象は、過渡的リフレツシユモード独
特のものであり、完全リフレツシユモードでは、
ベース電位が必ずゼロ電位になるまで長いリフレ
ツシユ時間をとるために、この様な問題は生じな
い。
特のものであり、完全リフレツシユモードでは、
ベース電位が必ずゼロ電位になるまで長いリフレ
ツシユ時間をとるために、この様な問題は生じな
い。
高速リフレツシユが可能な過渡的リフレツシユ
モードを使い、かつこの様な不都合の生じない方
法について以下に述べる。
モードを使い、かつこの様な不都合の生じない方
法について以下に述べる。
これを解決する一つの方法は、状態において
ベース電位２１０が負電位方向、すなわちエミツ
タに対して逆バイアス方向になりすぎているから
であり、次の状態において、リフレツシユパル
スが印加される前に何らかの方法で、このベース
電位２１０をゼロ電位、又は、わずか正電位にも
つてくれば良いことになる。
ベース電位２１０が負電位方向、すなわちエミツ
タに対して逆バイアス方向になりすぎているから
であり、次の状態において、リフレツシユパル
スが印加される前に何らかの方法で、このベース
電位２１０をゼロ電位、又は、わずか正電位にも
つてくれば良いことになる。
第１図ａに、それを達成するための光センサセ
ルの断面図を、ｂにそれの等価回路図を、ｃに内
部ポテンシヤル図を、それぞれ示す。
ルの断面図を、ｂにそれの等価回路図を、ｃに内
部ポテンシヤル図を、それぞれ示す。
第１図ａは、第６図に示したセンサセルとは、
埋込p+領域２２０のあることだけが異つている。
第１図ｂの等価回路図は、センサセルのベース領
域６をコレクタ、埋込p+領域２２０をエミツタ、
ベース領域６とコレクタ領域１の中間の高抵抗
n-領域５の一部をベースとしたpnpトランジスタ
２２１が付加されている。pnpトランジスタのベ
ース領域は、センサセルのコレクタ領域１とはル
ースカツプリングされているわけであり、等価回
路では点線で示している。また、この埋込p+領
域２２０は結晶内部で配線２２２のごとく結線さ
れており、センサエリア外から電圧を印加できる
構造となつている。
埋込p+領域２２０のあることだけが異つている。
第１図ｂの等価回路図は、センサセルのベース領
域６をコレクタ、埋込p+領域２２０をエミツタ、
ベース領域６とコレクタ領域１の中間の高抵抗
n-領域５の一部をベースとしたpnpトランジスタ
２２１が付加されている。pnpトランジスタのベ
ース領域は、センサセルのコレクタ領域１とはル
ースカツプリングされているわけであり、等価回
路では点線で示している。また、この埋込p+領
域２２０は結晶内部で配線２２２のごとく結線さ
れており、センサエリア外から電圧を印加できる
構造となつている。
第１図ｂから明らかなように、p+埋込領域２
２０は、２２２に示されるように水平ライン方向
に一つのラインを形成するわけであるから実際に
は、第１図ａでは左右に連続してつながつたp+
埋込み領域として示すべきものである。第１図ａ
ではわかり易くするために模式的に一部にp+領
域を示している。
２０は、２２２に示されるように水平ライン方向
に一つのラインを形成するわけであるから実際に
は、第１図ａでは左右に連続してつながつたp+
埋込み領域として示すべきものである。第１図ａ
ではわかり易くするために模式的に一部にp+領
域を示している。
内部のエレクトロンに対するポテンシヤルは第
１図ｃに示すごとくであり、埋込p+領域２２０
を含まない垂直断面でのポテンシヤル分布は第１
０図ｂに示したものと何ら変わらないが、埋込
p+領域２２０を含む、垂直断面でのポテンシヤ
ル分布は点線２２３で示す様なポテンシヤル分布
を有している。但し、この図では埋込p+領域２
２０がわずか正電位にバイアスされたときのポテ
ンシヤル分布をしている。この状態で、埋込p+
領域２２０をさらに正電位方向にバイアスする
と、間に存在するn-領域が完全にパンチスルー
状態になり、p+領域よりホールがセンサセルの
ベース領域６に向かつて流れこむことになり、こ
のホールによりベース領域６は正電位方向に電位
が動いてくる。
１図ｃに示すごとくであり、埋込p+領域２２０
を含まない垂直断面でのポテンシヤル分布は第１
０図ｂに示したものと何ら変わらないが、埋込
p+領域２２０を含む、垂直断面でのポテンシヤ
ル分布は点線２２３で示す様なポテンシヤル分布
を有している。但し、この図では埋込p+領域２
２０がわずか正電位にバイアスされたときのポテ
ンシヤル分布をしている。この状態で、埋込p+
領域２２０をさらに正電位方向にバイアスする
と、間に存在するn-領域が完全にパンチスルー
状態になり、p+領域よりホールがセンサセルの
ベース領域６に向かつて流れこむことになり、こ
のホールによりベース領域６は正電位方向に電位
が動いてくる。
n-領域をパンチスルー状態にして、p+領域２
２０からホールをｐベース領域に流し込むには、
n-領域の厚さｄ，不純物密度Ｎ，p+領域２２０
に加える電圧をVP +とすると VP +＋Vbi＞qNd2／2ε のように設計する。Vbiはp+n-接合の拡散電位で
ある。
２０からホールをｐベース領域に流し込むには、
n-領域の厚さｄ，不純物密度Ｎ，p+領域２２０
に加える電圧をVP +とすると VP +＋Vbi＞qNd2／2ε のように設計する。Vbiはp+n-接合の拡散電位で
ある。
したがつて、第１０図ｂの状態において、埋
込p+領域２２０を配線２２２を通して正電圧を
印加して、ｐベース領域にホールを注入すること
により、ベース電位２１０を先に説明したごと
く、ゼロ電位又はわずか正電位にもつてくること
により過渡的リフレツシユモードにおける不都合
な現象を解決することが可能である。このとき埋
込p+領域２２０に印加する電圧はセンサセルコ
レクタ１に印加している電圧よりもわずかに小さ
い電圧、すなわち埋込p+領域２２０とコレクタ
のｎ領域１が順方向バイアスとならない様な状態
で、十分ベース領域６に、ホールを流しこむこと
が可能である。
込p+領域２２０を配線２２２を通して正電圧を
印加して、ｐベース領域にホールを注入すること
により、ベース電位２１０を先に説明したごと
く、ゼロ電位又はわずか正電位にもつてくること
により過渡的リフレツシユモードにおける不都合
な現象を解決することが可能である。このとき埋
込p+領域２２０に印加する電圧はセンサセルコ
レクタ１に印加している電圧よりもわずかに小さ
い電圧、すなわち埋込p+領域２２０とコレクタ
のｎ領域１が順方向バイアスとならない様な状態
で、十分ベース領域６に、ホールを流しこむこと
が可能である。
p+領域を形成する不純物（通常ボロン）は、
一般に拡散定数が大きく、高抵抗n-領域５をエ
ピタキシヤル技術を用いて形成する時にオートド
ーピングおよび拡散の問題が発生するが、エピタ
キシヤル技術の低温化により、埋込p+領域から
のオートドーピングおよび拡散を極力押える様に
工夫がなさる。
一般に拡散定数が大きく、高抵抗n-領域５をエ
ピタキシヤル技術を用いて形成する時にオートド
ーピングおよび拡散の問題が発生するが、エピタ
キシヤル技術の低温化により、埋込p+領域から
のオートドーピングおよび拡散を極力押える様に
工夫がなさる。
以上の一実施例は、すでに説明した、基本光セ
ンサセルに対して埋込p+領域を拡散もしくはイ
オン注入により付加することだけが異なり、後の
部分の作成方法はまつたく同じで良い。
ンサセルに対して埋込p+領域を拡散もしくはイ
オン注入により付加することだけが異なり、後の
部分の作成方法はまつたく同じで良い。
第２図に、もう一つの実施例を説明するための
光センサセル断面図を示す。第２図に示した断面
図では、第１図ａに示した埋込p+領域２２０の
代りに、ベース領域６を作るとき、同時に表面側
にＰ領域２２４を作る構造となつている。このＰ
領域２２４をエミツタとし、低不純物n-領域５
をベース、光センサセルのベース６をコレクタと
するpnpトランジスタを構成している。これは前
の第１図で示したものが、縦構造のpnpトランジ
スタを形成していたのに対して、横構造のpnpト
ランジスタを形成しているわけである。したがつ
て、この第２図の実施例では、このＰ領域２２４
に電圧を供給するのは、表面側の配線２２５を介
して行なわれる。
光センサセル断面図を示す。第２図に示した断面
図では、第１図ａに示した埋込p+領域２２０の
代りに、ベース領域６を作るとき、同時に表面側
にＰ領域２２４を作る構造となつている。このＰ
領域２２４をエミツタとし、低不純物n-領域５
をベース、光センサセルのベース６をコレクタと
するpnpトランジスタを構成している。これは前
の第１図で示したものが、縦構造のpnpトランジ
スタを形成していたのに対して、横構造のpnpト
ランジスタを形成しているわけである。したがつ
て、この第２図の実施例では、このＰ領域２２４
に電圧を供給するのは、表面側の配線２２５を介
して行なわれる。
この第２図に示した実施例の等価回路は、pnp
トランジスタが縦構造、横構造のちがいはあるも
のの、第１図ｂに示した等価回路とまつたく同じ
であり、また、それの動作もすでに説明したもの
とまつたく同じである。
トランジスタが縦構造、横構造のちがいはあるも
のの、第１図ｂに示した等価回路とまつたく同じ
であり、また、それの動作もすでに説明したもの
とまつたく同じである。
第２図に示した断面図で、p+領域２２４、こ
れの配線２２５がMOSキヤパシタ電極９、エミ
ツタ領域７および配線８と、説明の都合上全て同
一断面内に書いているが、同一の光センサセルの
中の他の部分に配置することも可能であり、これ
は、光入射する窓の形状、配線等の設計要因から
決定されることになる。
れの配線２２５がMOSキヤパシタ電極９、エミ
ツタ領域７および配線８と、説明の都合上全て同
一断面内に書いているが、同一の光センサセルの
中の他の部分に配置することも可能であり、これ
は、光入射する窓の形状、配線等の設計要因から
決定されることになる。
既に述べた様に、前述した構成に係る光センサ
セルを利用した光電変換装置では、最終段の増幅
アンプがきわめて簡単なもので良いことから、最
終段の増幅アンプを一つだけ設ける第３図に示し
た構成例のごときタイプではなく、増幅アンプを
複数個接地して、一つの画面を複数に分割して読
出す様な構成とすることも可能である。
セルを利用した光電変換装置では、最終段の増幅
アンプがきわめて簡単なもので良いことから、最
終段の増幅アンプを一つだけ設ける第３図に示し
た構成例のごときタイプではなく、増幅アンプを
複数個接地して、一つの画面を複数に分割して読
出す様な構成とすることも可能である。
第１３図に、分割読出し方式の一例を示す。第
１３図に示す構成例は、水平方向を３分割とし最
終アンプを３つ設置した例である。基本的な動作
は第３図の構成例および第１０図のタイミング図
を用いて説明したものとほとんど同じであるが、
この第１３図の構成例では、３つの等価な水平シ
フトレジスタ１００，１０１，１０２を設け、こ
れらの始動パルスを印加するための端子１０３に
始動パルスが入ると、１列目、（ｎ＋１）列目、
（2n＋１）列目（ｎは整数であり、この構成例で
は水平方向絵素数は3n個である。）に接続された
各センサセルの出力が同時に読出されることにな
る。次の時点では、２列目、（ｎ＋２）列目、
（2n＋２）列目が読出されることになる。この実
施例によれば、一本の水平ライン分を読出す時間
が固定されている時は、水平方向のスキヤンニン
グ周波数は、一つの最終段アンプをつけた方式に
比較して1/3の周波数で良く、水平シフトレジス
タが簡単になり、かつ光電変換装置からの出力信
号をアナログデイジタル変換して、信号処理する
様な用途には、高速のアナログ・デイジタル変換
器は不必要であり、分割読出し方式の大きな利点
である。
１３図に示す構成例は、水平方向を３分割とし最
終アンプを３つ設置した例である。基本的な動作
は第３図の構成例および第１０図のタイミング図
を用いて説明したものとほとんど同じであるが、
この第１３図の構成例では、３つの等価な水平シ
フトレジスタ１００，１０１，１０２を設け、こ
れらの始動パルスを印加するための端子１０３に
始動パルスが入ると、１列目、（ｎ＋１）列目、
（2n＋１）列目（ｎは整数であり、この構成例で
は水平方向絵素数は3n個である。）に接続された
各センサセルの出力が同時に読出されることにな
る。次の時点では、２列目、（ｎ＋２）列目、
（2n＋２）列目が読出されることになる。この実
施例によれば、一本の水平ライン分を読出す時間
が固定されている時は、水平方向のスキヤンニン
グ周波数は、一つの最終段アンプをつけた方式に
比較して1/3の周波数で良く、水平シフトレジス
タが簡単になり、かつ光電変換装置からの出力信
号をアナログデイジタル変換して、信号処理する
様な用途には、高速のアナログ・デイジタル変換
器は不必要であり、分割読出し方式の大きな利点
である。
第１３図に示した構成例では、等価な水平シフ
トレジスタを３つ設けた方式であつたが、同様な
機能は、水平シフトレジスタ１つだけでももたせ
ることが可能である。この場合の構成例を第１４
図に示す。
トレジスタを３つ設けた方式であつたが、同様な
機能は、水平シフトレジスタ１つだけでももたせ
ることが可能である。この場合の構成例を第１４
図に示す。
第１４図の構成例は、第１３図に示した構成例
のうちの水平スイツチングMOSトランジスタと、
最終段アンプの中間の部分だけを書いたものであ
り、他の部分は、第１３図の構成例と同じである
から省略している。
のうちの水平スイツチングMOSトランジスタと、
最終段アンプの中間の部分だけを書いたものであ
り、他の部分は、第１３図の構成例と同じである
から省略している。
この実施例では、１つの水平シフトレジスタ１
０４からの出力を１列目、（ｎ＋１）列目、（2n
＋１）列目のスイツチングMOSトランジスタの
ゲートに接続し、それらのラインを同時に読出す
ようにしている。次の時点では、２列目、（ｎ＋
２）列目、（2n＋２）列目が読出されるわけであ
る。
０４からの出力を１列目、（ｎ＋１）列目、（2n
＋１）列目のスイツチングMOSトランジスタの
ゲートに接続し、それらのラインを同時に読出す
ようにしている。次の時点では、２列目、（ｎ＋
２）列目、（2n＋２）列目が読出されるわけであ
る。
この構成例によれば、各スイツチングMOSト
ランジスタのゲートへの配線は増加するものの、
水平シフトレジスタとしては１つでけで動作が可
能である。
ランジスタのゲートへの配線は増加するものの、
水平シフトレジスタとしては１つでけで動作が可
能である。
第１３図、１４図の例では出力アンプを３個設
けた例を示したが、この数はその目的に応じてさ
らに多くしてもよいことはもちろんである。
けた例を示したが、この数はその目的に応じてさ
らに多くしてもよいことはもちろんである。
第１３図、第１４図の構成例ではいずれも、水
平シフトレジスタ、垂直シフトレジスタの始動パ
ルスおよびクロツクパルスは省略しているが、こ
れらは、他のリフレツシユパルスと同様、同一チ
ツプ内に設けたクロツクパルス発生器あるいは、
他のチツプ上に設けられたクロツクパルス発生器
から供給される。
平シフトレジスタ、垂直シフトレジスタの始動パ
ルスおよびクロツクパルスは省略しているが、こ
れらは、他のリフレツシユパルスと同様、同一チ
ツプ内に設けたクロツクパルス発生器あるいは、
他のチツプ上に設けられたクロツクパルス発生器
から供給される。
この分割読出し方式では、水平ライン一括又は
全画面一括リフレツシユを行なうと、ｎ列目と
（ｎ＋１）列目の光センサセル間では、わずか蓄
積時間が異なり、これにより、暗電流成分および
信号成分に、わずかの不連続性が生じ、画像上目
についてくる可能性も考えられるが、これの量は
わずかであり、実用上問題はない。また、これ
が、許容限度以上になつてきた場合でも、外部回
路を用いて、それを補正することは、キヨシ状波
を発生させ、これと暗電流成分との減算およびこ
れと信号成分の乗除算により行なう従来の補正技
術を使用することにより用意に可能である。
全画面一括リフレツシユを行なうと、ｎ列目と
（ｎ＋１）列目の光センサセル間では、わずか蓄
積時間が異なり、これにより、暗電流成分および
信号成分に、わずかの不連続性が生じ、画像上目
についてくる可能性も考えられるが、これの量は
わずかであり、実用上問題はない。また、これ
が、許容限度以上になつてきた場合でも、外部回
路を用いて、それを補正することは、キヨシ状波
を発生させ、これと暗電流成分との減算およびこ
れと信号成分の乗除算により行なう従来の補正技
術を使用することにより用意に可能である。
この様な光電変換装置を用いて、カラー画像を
撮像する時は、光電変換装置の上に、ストライプ
フイルタあるいは、モザイクフイルタ等をオンチ
ツプ化したり、又は、別に作つたカラーフイルム
を貼合わせることによりカラー信号を得ることが
可能である。
撮像する時は、光電変換装置の上に、ストライプ
フイルタあるいは、モザイクフイルタ等をオンチ
ツプ化したり、又は、別に作つたカラーフイルム
を貼合わせることによりカラー信号を得ることが
可能である。
一例として、Ｒ，Ｇ，Ｂのストライプ・フイル
タを使用した時は、上記構成に係る光センサセル
を利用した光電変換装置ではそれぞれ別々の最終
段アンプよりＲ信号、Ｇ信号、Ｂ信号を得ること
が可能である。これの一構成例を第１５図に示
す。この第１５図も第１４図と同様、水平シフト
レジスタのまわりだけを示している。他は第３図
および第１３図と同じであり、ただ１列目はＲの
カラーフイルタ、２列目はＧのカラーフイルタ、
３列目はＢのカラーフイルタ、４列目はＲのカラ
ーフイルタという様にカラーフイルタがついてい
るものとする。第１５図に示すごとく、１列目、
４列目、７列目……の各垂直ラインは出力ライン
１１０に接続され、これはＲ信号をとりだす。又
２列目、５列目、８列目……の各垂直ラインは出
力ライン１１１に接続され、これはＧ信号をとり
だす。又同様にして、３列目、６列目、９列目…
…の各垂直ラインは出力ライン１１２に接続され
たＢ信号をとりだす。出力ライン１１０，１１
１，１１２はそれぞれオンチツプ化されたリフレ
ツシユ用MOSトランジスタおよび最終段アンプ、
例えばエミツタフオロアタイプのバイポーラトラ
ンジスタに接続され、各カラー信号が別々に出力
されるわけである。
タを使用した時は、上記構成に係る光センサセル
を利用した光電変換装置ではそれぞれ別々の最終
段アンプよりＲ信号、Ｇ信号、Ｂ信号を得ること
が可能である。これの一構成例を第１５図に示
す。この第１５図も第１４図と同様、水平シフト
レジスタのまわりだけを示している。他は第３図
および第１３図と同じであり、ただ１列目はＲの
カラーフイルタ、２列目はＧのカラーフイルタ、
３列目はＢのカラーフイルタ、４列目はＲのカラ
ーフイルタという様にカラーフイルタがついてい
るものとする。第１５図に示すごとく、１列目、
４列目、７列目……の各垂直ラインは出力ライン
１１０に接続され、これはＲ信号をとりだす。又
２列目、５列目、８列目……の各垂直ラインは出
力ライン１１１に接続され、これはＧ信号をとり
だす。又同様にして、３列目、６列目、９列目…
…の各垂直ラインは出力ライン１１２に接続され
たＢ信号をとりだす。出力ライン１１０，１１
１，１１２はそれぞれオンチツプ化されたリフレ
ツシユ用MOSトランジスタおよび最終段アンプ、
例えばエミツタフオロアタイプのバイポーラトラ
ンジスタに接続され、各カラー信号が別々に出力
されるわけである。
本発明の他の変形例に係る光電変換装置を構成
する光センサセルの他の例の基本構造および動作
を説明するための図を第１６図に示す。またそれ
の等価回路および全体の回路構成図を第１７図ａ
に示す。
する光センサセルの他の例の基本構造および動作
を説明するための図を第１６図に示す。またそれ
の等価回路および全体の回路構成図を第１７図ａ
に示す。
第１６図に示す光センサセルは、同一の水平ス
キヤンパルスにより読出し動作、およびラインリ
フレツシユを同時に行なうことを可能とした光セ
ンサセルである。第１６図において、すでに第６
図で示した構成と異なる点は、第６図の場合水平
ライン配線１０に接続されるMOSキヤパシタ電
極９が一つだけであつたものが上下に隣接する光
センサセルの側にもMOSキヤパシタ電極１２０
が接続され、１つの光センサセルからみた時に、
ダブルコンデンサタイプとなつていること、およ
び図において上下に隣接する光センサセルのエミ
ツタ７，７′は２層配線にされた配線８，およ
び配線１２１、（第１６図では、垂直ラインが
１本に見えるが、絶縁層を介して２本のラインが
配置されている）に交互に接続、すなわちエミツ
タ７はコンタクトホール１９を通して配線８
に、エミツタ７′はコンタクトホール１９′を通し
て配線１２１にそれぞれ接続されていることが
異なつている。
キヤンパルスにより読出し動作、およびラインリ
フレツシユを同時に行なうことを可能とした光セ
ンサセルである。第１６図において、すでに第６
図で示した構成と異なる点は、第６図の場合水平
ライン配線１０に接続されるMOSキヤパシタ電
極９が一つだけであつたものが上下に隣接する光
センサセルの側にもMOSキヤパシタ電極１２０
が接続され、１つの光センサセルからみた時に、
ダブルコンデンサタイプとなつていること、およ
び図において上下に隣接する光センサセルのエミ
ツタ７，７′は２層配線にされた配線８，およ
び配線１２１、（第１６図では、垂直ラインが
１本に見えるが、絶縁層を介して２本のラインが
配置されている）に交互に接続、すなわちエミツ
タ７はコンタクトホール１９を通して配線８
に、エミツタ７′はコンタクトホール１９′を通し
て配線１２１にそれぞれ接続されていることが
異なつている。
これは第１７図ａの等価回路をみるとより明ら
かとなる。すなわち、光センサセル１５２のベー
スに接続されたMOSキヤパシタ１５０は水平ラ
イン３１に接続され、MOSキヤパシタ１５１は
水平ライン３１′に接続されている。また光セン
サセル１５２の図において下に隣接する光センサ
セル１５２′のMOSキヤパシタ１５０′は共通す
る水平ライン３１′に接続されている。
かとなる。すなわち、光センサセル１５２のベー
スに接続されたMOSキヤパシタ１５０は水平ラ
イン３１に接続され、MOSキヤパシタ１５１は
水平ライン３１′に接続されている。また光セン
サセル１５２の図において下に隣接する光センサ
セル１５２′のMOSキヤパシタ１５０′は共通す
る水平ライン３１′に接続されている。
光センサセル１５２のエミツタは垂直ライン３
８に、光センサセル１５２′のエミツタは垂直ラ
イン１３８に、光センサセル１５２″のエミツタ
は垂直ライン３８という様にそれぞれ交互に接続
されている。
８に、光センサセル１５２′のエミツタは垂直ラ
イン１３８に、光センサセル１５２″のエミツタ
は垂直ライン３８という様にそれぞれ交互に接続
されている。
第１７図ａの等価回路では、以上述べた基本の
光センサセル部以外で、第３図の撮像装置と異な
るのは、垂直ライン３８をリフレツシユするため
のスイツチングMOSトランジスタ４８のほかに
垂直ライン１３８をリフレツシユするためのスイ
ツチングMOSトランジスタ１４８、および垂直
ライン３８を選択するスイツチングMOSトラン
ジスタ４０のほか垂直ライン１３８を選択するた
めのスイツチングMOSトランジスタ１４０が追
加され、また出力アンプ系が一つ増設されてい
る。この出力系の構成は、各ラインをリフレツシ
ユするためのスイツチングMOSトランジスタ４
８、および１４８が接続されている様な構成と
し、さらに水平スキヤン用のスイツチングMOS
トランジスタを用いる第１７図ｂに示す様にして
出力アンプを一つだけにする構成もまた可能であ
る。第１７図では第１７図ａの垂直ライン選択お
よび出力アンプ系の部分だけを示している。
光センサセル部以外で、第３図の撮像装置と異な
るのは、垂直ライン３８をリフレツシユするため
のスイツチングMOSトランジスタ４８のほかに
垂直ライン１３８をリフレツシユするためのスイ
ツチングMOSトランジスタ１４８、および垂直
ライン３８を選択するスイツチングMOSトラン
ジスタ４０のほか垂直ライン１３８を選択するた
めのスイツチングMOSトランジスタ１４０が追
加され、また出力アンプ系が一つ増設されてい
る。この出力系の構成は、各ラインをリフレツシ
ユするためのスイツチングMOSトランジスタ４
８、および１４８が接続されている様な構成と
し、さらに水平スキヤン用のスイツチングMOS
トランジスタを用いる第１７図ｂに示す様にして
出力アンプを一つだけにする構成もまた可能であ
る。第１７図では第１７図ａの垂直ライン選択お
よび出力アンプ系の部分だけを示している。
この第１６図の光センサセルおよび第１７図ａ
に示す構成例によれば、次の様な動作が可能であ
る。すなわち、今水平ライン３１に接続された各
光センサセルの読出し動作が終了し、テレビ動作
における水平ブランキング期間にある時、垂直シ
フトレジスタ３２からの出力パルスが水平ライン
３１′に出力されるMOSキヤパシタ１５１を通し
て、読出しの終了した光センサセル１５２をリフ
レツシユする。このとき、スイツチングMOSト
ランジスタ４８は導通状態にされ、垂直ライン３
８は接地されている。
に示す構成例によれば、次の様な動作が可能であ
る。すなわち、今水平ライン３１に接続された各
光センサセルの読出し動作が終了し、テレビ動作
における水平ブランキング期間にある時、垂直シ
フトレジスタ３２からの出力パルスが水平ライン
３１′に出力されるMOSキヤパシタ１５１を通し
て、読出しの終了した光センサセル１５２をリフ
レツシユする。このとき、スイツチングMOSト
ランジスタ４８は導通状態にされ、垂直ライン３
８は接地されている。
また、水平ライン３１′に接続されたMOSキヤ
パシタ１５０′を通して光センサセル１５２′の出
力が垂直ライン１３８に読出される。このとき当
然のことながらスイツチングMOSトランジスタ
１４８は非導通状態になされ、垂直ライン１３８
は浮遊状態となつているわけである。この様に一
つの垂直スキヤンパルスにより、すでに読出しを
終了した光センサセルのリフレツシユと、次のラ
インの光センサセルの読出しが同一のパルスで同
時的に行なうことが可能である。このときすでに
説明した様にリフレツシユする時の電圧と読出し
の時の電圧は、読出し時には、高速読出しの必要
性からバイアス電圧をかけるので異なつてくる
が、これは第１６図に示すごとく、MOSキヤパ
シタ電極９およびMOSキヤパシタ電極１２０の
面積を変えることにより各電極に同一の電圧が印
加されても各光センサセルのベースには異なる電
圧がかかる様な構成をとることにより達成されて
いる。
パシタ１５０′を通して光センサセル１５２′の出
力が垂直ライン１３８に読出される。このとき当
然のことながらスイツチングMOSトランジスタ
１４８は非導通状態になされ、垂直ライン１３８
は浮遊状態となつているわけである。この様に一
つの垂直スキヤンパルスにより、すでに読出しを
終了した光センサセルのリフレツシユと、次のラ
インの光センサセルの読出しが同一のパルスで同
時的に行なうことが可能である。このときすでに
説明した様にリフレツシユする時の電圧と読出し
の時の電圧は、読出し時には、高速読出しの必要
性からバイアス電圧をかけるので異なつてくる
が、これは第１６図に示すごとく、MOSキヤパ
シタ電極９およびMOSキヤパシタ電極１２０の
面積を変えることにより各電極に同一の電圧が印
加されても各光センサセルのベースには異なる電
圧がかかる様な構成をとることにより達成されて
いる。
すなわち、リフレツシユ用MOSキヤパシタの
面積は、読出し用MOSキヤパシタの面積にくら
べて小さくなつている。この例のように、センサ
セル全部を一括リフレツシユするのではなく、一
ラインずつリフレツシユしていく場合には、第６
図ｂに示される様にコレクタｎ型あるいはｂ基板
で構成しておいてもよいが、水平ラインごとにコ
レクタを分離して設けたほうが望ましいことがあ
る。コレクタが基板になつている場合には、全光
センサセルのコレクタが共通領域となつているた
め、蓄積および受光読出し状態ではコレクタに一
定のバイアス電圧が加わつた状態になつている。
もちろん、すでに説明したようにコレクタにバイ
アス電圧が加わつた状態でも浮遊ベースのリフレ
ツシユは、エミツタの間で行なえる。ただし、こ
の場合には、ベース領域のリフレツシユが行なわ
れると同時に、リフレツシユパルスが印加された
セルのエミツタコレクタ間に無駄な電圧が流れ、
消費電力を大きくするという欠点が伴う。こうし
た欠点を克服するためには、全センサセルのコレ
クタを共通領域とせずに、各水平ラインに並ぶセ
ンサセルのコレクタは共通になるが、各水平ライ
ンごとのコレクタは互いに分離された構造にす
る。すなわち、第６図の構造に関連させて説明す
れば、基板はｐ型にして、ｐ型基板中にコレクタ
各水平ラインごとに互いに分離されたn+埋込領
域を設けた構造にする。隣り合う水平ラインの
n+埋込領域の分離は、ｐ領域を間に介在させる
構造でもよい。水平ラインに沿つて埋込まれるコ
レクタのキヤパシタを減少させるには、絶縁物分
離の方が優れている。第６図では、コレクタが基
板で構成されているから、センサセルを囲む分離
領域ではすべてほとんど同じ深さまで設けられて
いる。一方、各水平ラインごとのコレクタを互い
に分離するには、水平ライン方向の分離領域を垂
直ライン方向の分離領域より必要な値だけ深くし
ておくことになる。
面積は、読出し用MOSキヤパシタの面積にくら
べて小さくなつている。この例のように、センサ
セル全部を一括リフレツシユするのではなく、一
ラインずつリフレツシユしていく場合には、第６
図ｂに示される様にコレクタｎ型あるいはｂ基板
で構成しておいてもよいが、水平ラインごとにコ
レクタを分離して設けたほうが望ましいことがあ
る。コレクタが基板になつている場合には、全光
センサセルのコレクタが共通領域となつているた
め、蓄積および受光読出し状態ではコレクタに一
定のバイアス電圧が加わつた状態になつている。
もちろん、すでに説明したようにコレクタにバイ
アス電圧が加わつた状態でも浮遊ベースのリフレ
ツシユは、エミツタの間で行なえる。ただし、こ
の場合には、ベース領域のリフレツシユが行なわ
れると同時に、リフレツシユパルスが印加された
セルのエミツタコレクタ間に無駄な電圧が流れ、
消費電力を大きくするという欠点が伴う。こうし
た欠点を克服するためには、全センサセルのコレ
クタを共通領域とせずに、各水平ラインに並ぶセ
ンサセルのコレクタは共通になるが、各水平ライ
ンごとのコレクタは互いに分離された構造にす
る。すなわち、第６図の構造に関連させて説明す
れば、基板はｐ型にして、ｐ型基板中にコレクタ
各水平ラインごとに互いに分離されたn+埋込領
域を設けた構造にする。隣り合う水平ラインの
n+埋込領域の分離は、ｐ領域を間に介在させる
構造でもよい。水平ラインに沿つて埋込まれるコ
レクタのキヤパシタを減少させるには、絶縁物分
離の方が優れている。第６図では、コレクタが基
板で構成されているから、センサセルを囲む分離
領域ではすべてほとんど同じ深さまで設けられて
いる。一方、各水平ラインごとのコレクタを互い
に分離するには、水平ライン方向の分離領域を垂
直ライン方向の分離領域より必要な値だけ深くし
ておくことになる。
各水平ラインごとにコレクタが分離されていれ
ば、読出しが終つて、リフレツシユ動作が始まる
時に、その水平ラインのコレクタの電圧を接地す
れば、前述したようなエミツタコレクタ間電流は
流れず、消費電力の増加をもたらさない。リフレ
ツシユが終つて光信号による電荷蓄積動作に入る
時に、ふたたびコレクタ領域には所定のバイアス
電圧を印加する。
ば、読出しが終つて、リフレツシユ動作が始まる
時に、その水平ラインのコレクタの電圧を接地す
れば、前述したようなエミツタコレクタ間電流は
流れず、消費電力の増加をもたらさない。リフレ
ツシユが終つて光信号による電荷蓄積動作に入る
時に、ふたたびコレクタ領域には所定のバイアス
電圧を印加する。
また第１７図ａの等価回路によれば、各水平ラ
インごとに出力は出力端子４７および１４７に交
互に出力されることになる。これは、すでに説明
したごとく、第１７図ｂの様な構成にすることに
より一つのアンプから出力をとりだすことも可能
である。
インごとに出力は出力端子４７および１４７に交
互に出力されることになる。これは、すでに説明
したごとく、第１７図ｂの様な構成にすることに
より一つのアンプから出力をとりだすことも可能
である。
以上説明した様に本構成例によれば、比較的簡
単な構成で、ラインリフレツシユが可能となり、
通常のテレビカメラ等の応用分野にも適用するこ
とができる。
単な構成で、ラインリフレツシユが可能となり、
通常のテレビカメラ等の応用分野にも適用するこ
とができる。
本発明の他の構成例としては、光センサセルに
複数のエミツタを設けた構成あるいは、一つのエ
ミツタに複数のコンタクトを設けた構成により、
一つの光センサセルから複数の出力をとりだすタ
イプが考えられる。
複数のエミツタを設けた構成あるいは、一つのエ
ミツタに複数のコンタクトを設けた構成により、
一つの光センサセルから複数の出力をとりだすタ
イプが考えられる。
これは本発明による光電変換装置の各光センサ
セルが増幅機能をもつことから、一つの光センサ
セルから複数の出力をとりだすために、各光セン
サセルに複数の配線容量が接続されても、光セン
サセルの内部で発生した蓄積電圧VPが、まつた
く減衰することなしに各出力に読出すことが可能
であることに起因している。
セルが増幅機能をもつことから、一つの光センサ
セルから複数の出力をとりだすために、各光セン
サセルに複数の配線容量が接続されても、光セン
サセルの内部で発生した蓄積電圧VPが、まつた
く減衰することなしに各出力に読出すことが可能
であることに起因している。
この様に、各光センサセルから複数の出力をと
りだすことができる構成により、各光センサセル
を多数配列してなる光電変換装置に対して信号処
理あるいは雑音対策等に対して多くの利点を付加
することが可能である。
りだすことができる構成により、各光センサセル
を多数配列してなる光電変換装置に対して信号処
理あるいは雑音対策等に対して多くの利点を付加
することが可能である。
次に本発明に係る光電変換装置の一製法例につ
いて説明する。第１８図に、選択エピタキシヤル
成長（N.Endo et al，“Novel device isolation
technology with selected epitaxial growth”
Tech.Dig.of 1982 IEDM，pp.241−244参照）を
用いたその製法の一例を示す。１〜10×1016
cm-3程度の不純物濃度のｎ形Si基板１の裏面側
に、コンタクト用のn+領域１１を、Asあるいは
Ｐの拡散で設ける。n+領域からのオートドーピ
ングを防ぐために、図には示さないが酸化膜及び
窒化膜が裏面に通常は設けておく。
いて説明する。第１８図に、選択エピタキシヤル
成長（N.Endo et al，“Novel device isolation
technology with selected epitaxial growth”
Tech.Dig.of 1982 IEDM，pp.241−244参照）を
用いたその製法の一例を示す。１〜10×1016
cm-3程度の不純物濃度のｎ形Si基板１の裏面側
に、コンタクト用のn+領域１１を、Asあるいは
Ｐの拡散で設ける。n+領域からのオートドーピ
ングを防ぐために、図には示さないが酸化膜及び
窒化膜が裏面に通常は設けておく。
基板１は、不純物濃度及び酸素濃度が均一に制
御されたものを用いる。すなわち、キヤリアライ
ンタイムがウエハで十分に長くかつ均一な結晶ウ
エハを用いる。その様なものとしては例えば
MCZ法による結晶が適している。基板１の表面
に略々1μm程度の酸化膜をウエツト酸化により形
成する。すなわち、H2Ｏ雰囲気かあるいは（H2
＋O2）雰囲化で酸化する。積層欠陥等を生じさ
せずに良好な酸化膜を得るには、900℃程度の温
度での高圧酸化が適している。
御されたものを用いる。すなわち、キヤリアライ
ンタイムがウエハで十分に長くかつ均一な結晶ウ
エハを用いる。その様なものとしては例えば
MCZ法による結晶が適している。基板１の表面
に略々1μm程度の酸化膜をウエツト酸化により形
成する。すなわち、H2Ｏ雰囲気かあるいは（H2
＋O2）雰囲化で酸化する。積層欠陥等を生じさ
せずに良好な酸化膜を得るには、900℃程度の温
度での高圧酸化が適している。
その上に、たとえば２〜4μm程度の厚さの
SiO2膜をCVDで堆積する。（N2＋SiH4＋O2）ガ
ス系で300〜500℃程度の温度で所望の厚さの
SiO2膜を堆積する。O2／SiH4のモル比は温度に
もよるが４〜40程度に設定する。フオトリソグラ
フイ工程により、セル間の分離領域となる部分の
酸化膜を残して他の領域の酸化膜は、（CF4＋
H2），C2F4，CH2F4等のガスを用いたリアクテイ
ブイオンエツチングで除去する（第１８図の工程
ａ）、例えば、10×10μm2に１画素を設ける場合
には、10μmピツチのメツシユ状にSiO2膜を残
す。SiO2膜の幅はたとえば2μm程度に選ばれる。
リアクテイブイオンエツチングによる表面のダメ
ージ層及び汚染層を、Ar／Cl2ガス系プラズマエ
ツチングかウエツトエツチングによつて除去した
後、超高真空中における蒸着かもしくは、ロード
ロツク形式で十分に雰囲気が清浄になされたスパ
ツタ、あるいは、SiH4ガスにCO2レーザ光線を
照射する減圧光CVDで、アモルフアスシリコン
３０１を堆積する（第１８図の工程ｂ）、CBrF3、
CCl2F2、Cl2等のガスを用いたリアクテイブイオ
ンエツチングによる異方性エツチによりSiO2層
側面に堆積している以外のアモルフアスシリコン
を除去する（第１８図の工程ｃ）、前と同様に、
ダメージ層と汚染層を十分除去した後、シリコン
基板表面を十分清浄に洗浄し、（H2＋SiH2，Cl2
＋HCl）ガス系によりシリコン膜の選択成長を行
なう。数10Torrの減圧状態で成長は行ない、基
板温度は900〜1000℃、HClのモル比をある程度
以上高い値に設定する。HClの量が少なすぎると
選択成長は起こらない。シリコン基板上にはシリ
コン結晶層が成長するが、SiO2層上のシリコン
はHClによつてエツチングされてしまうため、
SiO2層上にはシリコンは堆積しない（第１８図
ｄ）。n-層５の厚さは例えば３〜5μm程度である。
不純物濃度は好ましくは1012〜1016cm-3程度に設
定する。もちろん、この範囲をずれてもよいが、
pn-接合の拡散電位で完全に空乏化するかもしく
はコレクタに動作電圧を印加した状態では、少な
くともn-領域が完全に空乏化するような不純物
濃度および厚さに選ぶのが望ましい。
SiO2膜をCVDで堆積する。（N2＋SiH4＋O2）ガ
ス系で300〜500℃程度の温度で所望の厚さの
SiO2膜を堆積する。O2／SiH4のモル比は温度に
もよるが４〜40程度に設定する。フオトリソグラ
フイ工程により、セル間の分離領域となる部分の
酸化膜を残して他の領域の酸化膜は、（CF4＋
H2），C2F4，CH2F4等のガスを用いたリアクテイ
ブイオンエツチングで除去する（第１８図の工程
ａ）、例えば、10×10μm2に１画素を設ける場合
には、10μmピツチのメツシユ状にSiO2膜を残
す。SiO2膜の幅はたとえば2μm程度に選ばれる。
リアクテイブイオンエツチングによる表面のダメ
ージ層及び汚染層を、Ar／Cl2ガス系プラズマエ
ツチングかウエツトエツチングによつて除去した
後、超高真空中における蒸着かもしくは、ロード
ロツク形式で十分に雰囲気が清浄になされたスパ
ツタ、あるいは、SiH4ガスにCO2レーザ光線を
照射する減圧光CVDで、アモルフアスシリコン
３０１を堆積する（第１８図の工程ｂ）、CBrF3、
CCl2F2、Cl2等のガスを用いたリアクテイブイオ
ンエツチングによる異方性エツチによりSiO2層
側面に堆積している以外のアモルフアスシリコン
を除去する（第１８図の工程ｃ）、前と同様に、
ダメージ層と汚染層を十分除去した後、シリコン
基板表面を十分清浄に洗浄し、（H2＋SiH2，Cl2
＋HCl）ガス系によりシリコン膜の選択成長を行
なう。数10Torrの減圧状態で成長は行ない、基
板温度は900〜1000℃、HClのモル比をある程度
以上高い値に設定する。HClの量が少なすぎると
選択成長は起こらない。シリコン基板上にはシリ
コン結晶層が成長するが、SiO2層上のシリコン
はHClによつてエツチングされてしまうため、
SiO2層上にはシリコンは堆積しない（第１８図
ｄ）。n-層５の厚さは例えば３〜5μm程度である。
不純物濃度は好ましくは1012〜1016cm-3程度に設
定する。もちろん、この範囲をずれてもよいが、
pn-接合の拡散電位で完全に空乏化するかもしく
はコレクタに動作電圧を印加した状態では、少な
くともn-領域が完全に空乏化するような不純物
濃度および厚さに選ぶのが望ましい。
通常入手できるHClガスには大量の水分が含ま
れているため、シリコン基板表面で常に酸化膜が
形成されるというようなことになつて、到底高品
質のエピタキシヤル成長は望めない。水分の多い
HClは、ボンベに入つている状態でボンベの材料
と反応し鉄分を中心とする重金属を大量に含むこ
とになつて、重金属汚染の多いエピタキシヤル層
になり易い。光センサセルに使用するエピタキシ
ヤル層は、暗電流成分が少ない程望ましいわけで
あるから、重金属による汚染は極限まで抑える必
要がある。SiH2Cl2に超高純度の材料を使用する
ことはもちろんであるが、HClには特に水分のな
い。望ましくは少なくとも水分含有量が0.5ppm
以下のものを使用する。もちろん、水分含有量は
少ない程よい。エピタキシヤル成長層をさらに高
品質にするには、基板をまず1150〜1250℃程度の
高温処理で表面近傍から酸素を除去して、その後
800℃程度の長時間熱処理により基板内部にマイ
クロデイフエクトを多数発生させ、デヌーデツト
ゾーンを有するイントリシツクゲツタリングの行
える基板にしておくこともきわめて有効である。
分離領域としてのSiO2層４が存在した状態での
エピタキシヤル成長を行なうわけであるから、
SiO2からの酸素のとり込みを少なくするため、
成長温度は低いほど望ましい。通常よく使われる
高周波加熱法では、カーボンサセプタからの汚染
が多くて、より一層の低温化は難しい。反応室内
にカーボンサセプタなど持込まないランプ加熱に
よるウエハ直接加熱法が成長雰囲気をもつともク
リーンにできて、高品質エピタキシヤル層を低温
で成長させられる。
れているため、シリコン基板表面で常に酸化膜が
形成されるというようなことになつて、到底高品
質のエピタキシヤル成長は望めない。水分の多い
HClは、ボンベに入つている状態でボンベの材料
と反応し鉄分を中心とする重金属を大量に含むこ
とになつて、重金属汚染の多いエピタキシヤル層
になり易い。光センサセルに使用するエピタキシ
ヤル層は、暗電流成分が少ない程望ましいわけで
あるから、重金属による汚染は極限まで抑える必
要がある。SiH2Cl2に超高純度の材料を使用する
ことはもちろんであるが、HClには特に水分のな
い。望ましくは少なくとも水分含有量が0.5ppm
以下のものを使用する。もちろん、水分含有量は
少ない程よい。エピタキシヤル成長層をさらに高
品質にするには、基板をまず1150〜1250℃程度の
高温処理で表面近傍から酸素を除去して、その後
800℃程度の長時間熱処理により基板内部にマイ
クロデイフエクトを多数発生させ、デヌーデツト
ゾーンを有するイントリシツクゲツタリングの行
える基板にしておくこともきわめて有効である。
分離領域としてのSiO2層４が存在した状態での
エピタキシヤル成長を行なうわけであるから、
SiO2からの酸素のとり込みを少なくするため、
成長温度は低いほど望ましい。通常よく使われる
高周波加熱法では、カーボンサセプタからの汚染
が多くて、より一層の低温化は難しい。反応室内
にカーボンサセプタなど持込まないランプ加熱に
よるウエハ直接加熱法が成長雰囲気をもつともク
リーンにできて、高品質エピタキシヤル層を低温
で成長させられる。
反応室におけるウエハ支持具は、より蒸気圧の
低い超高純度溶融サフアイアが適している。原材
料ガスの予熱が容易に行え、かつ大流量のガスが
流れている状態でもウエハ面内温度を均一化し易
い、すなわちサーマルストレスがほとんど発生し
ないランプ加熱によるウエハ直接加熱法は、高品
質エピタキシヤル層を得るのに適している。成長
時にウエハ表面への紫外線照射は、エピタキシヤ
ル層の品質をさらに向上させる。
低い超高純度溶融サフアイアが適している。原材
料ガスの予熱が容易に行え、かつ大流量のガスが
流れている状態でもウエハ面内温度を均一化し易
い、すなわちサーマルストレスがほとんど発生し
ないランプ加熱によるウエハ直接加熱法は、高品
質エピタキシヤル層を得るのに適している。成長
時にウエハ表面への紫外線照射は、エピタキシヤ
ル層の品質をさらに向上させる。
分離領域４となるSiO2層の側壁にはアモルフ
アスシリコンが堆積している（第１８図の工程
ｃ）。アモルフアスシリコンは固相成長で単結晶
化し易いため、SiO2分離領域４との界面近傍の
結晶が非常に優れたものになる。高抵抗n-層５
をエピタキシヤル成長により形成した後（第１８
図の工程ｄ）、表面濃度１〜20×1016cm-3程度の
Ｐ領域６を、ドープトオキサイドからの拡散か、
あるいは低ドーズのイオン注入層をソースとした
拡散により所定の深さまで形成する。ｐ領域６の
深さはたとえば0.6〜1μm程度である。
アスシリコンが堆積している（第１８図の工程
ｃ）。アモルフアスシリコンは固相成長で単結晶
化し易いため、SiO2分離領域４との界面近傍の
結晶が非常に優れたものになる。高抵抗n-層５
をエピタキシヤル成長により形成した後（第１８
図の工程ｄ）、表面濃度１〜20×1016cm-3程度の
Ｐ領域６を、ドープトオキサイドからの拡散か、
あるいは低ドーズのイオン注入層をソースとした
拡散により所定の深さまで形成する。ｐ領域６の
深さはたとえば0.6〜1μm程度である。
ｐ領域６の厚さと不純物濃度は以下のような考
えで決定する。感度を上げようとすれば、ｐ領域
６の不純物濃度を下げてCbeを小さくすることが
望ましい。Cbeは略々次のように与えられる。
えで決定する。感度を上げようとすれば、ｐ領域
６の不純物濃度を下げてCbeを小さくすることが
望ましい。Cbeは略々次のように与えられる。
Cbe＝Aeε（ｑ・NA／2εVbi）1/2
ただし、Vbiはエミツタ・ベース間拡散電位で
あり、 Vbi＝kT／ｑ1nNDNA／ni 2 で与えられる。ここで、εはシリコン結晶の誘電
率、NDはエミツタの不純物濃度、NAはベースの
エミツタに隣接する部分の不純物濃度、niは眞性
キヤリア濃度である。NAを小さくするほどCbe
は小さくなつて、感度は上昇するが、NAをあま
り小さくしすぎるとベース領域が動作状態で完全
に空乏化してパンチングスルー状態になつてしま
うため、あまり低くは出来ない。ベース領域が完
全に空乏化してパンチングスルー状態にならない
程度に設定する。
あり、 Vbi＝kT／ｑ1nNDNA／ni 2 で与えられる。ここで、εはシリコン結晶の誘電
率、NDはエミツタの不純物濃度、NAはベースの
エミツタに隣接する部分の不純物濃度、niは眞性
キヤリア濃度である。NAを小さくするほどCbe
は小さくなつて、感度は上昇するが、NAをあま
り小さくしすぎるとベース領域が動作状態で完全
に空乏化してパンチングスルー状態になつてしま
うため、あまり低くは出来ない。ベース領域が完
全に空乏化してパンチングスルー状態にならない
程度に設定する。
その後、シリコン基板表面に（H2＋O2）ガス
系スチーム酸化により数10Åから数100Å程度の
厚さの熱酸化膜３を、800〜900℃程度の温度で形
成する。その上に、（SiH4＋NH3）系ガスの
CVDで窒化膜（Si3N4）３０２を500〜1500Å程
度の厚さで形成する。形成温度は700〜900℃程度
である。NH3ガスも、HClガスと並んで通常入
手できる製品は、大量に水分を含んでいる。水分
の多いNH3ガスを原材料に使うと、酸素濃度の
多い窒化膜となり、再現性に乏しくなると同時
に、その後のSiO2膜との選択エツチングで選択
比が取れないという結果を招く。NH3ガスも、
少なくとも水分含有量が0.5ppm以下のものにす
る。水分含有量は少ない程望ましいことはいうま
でもない。窒化膜３０２の上にさらにPSG膜３
００をCVDにより堆積する。ガス系は、たとえ
ば、（N2＋SiH4＋O2＋PH3）を用いて、300〜
450℃程度の温度で2000〜3000Å程度の厚さの
PSG膜をCVDにより堆積する（第１８図の工程
ｅ）、２度のマスク合わせ工程を含むフオトリソ
グラフイー工程により、n+領域７上と、リフレ
ツシユ及び読出しパルス印刷電極上に、Asドー
プのポリシリコン膜３０４を堆積する。この場合
ｐドープのポリシリコン膜を使つてもよい。たと
えば、２回のフオトリソグラフイー工程により、
エミツタ上は、PSG膜、Si3N4膜、SiO2膜をすべ
て除去し、リフレツシユおよび読出しパルス印加
電極を設ける部分には下地のSiO2膜を残して、
PSG膜とSi3N4膜のみエツチングする。その後、
Asドープのポリシリコンを、（N2＋SiH4＋
AsH3）もしくは（H2＋SiH4＋AsH3）ガスで
CVD法により堆積する。堆積温度は550℃〜700
℃程度、膜厚は1000〜2000Åである。ノンドープ
のポリシリコンをCVD法で堆積しておいて、そ
の後As又はＰを拡散してももちろんよい。エミ
ツタとリフレツシユ及び読出しパルス印加電極上
を除いた他の部分のポリシリコン膜をマスク合わ
せフオトリソグラフイー工程の後エツチングで除
去する。さらに、PSG膜をエツチングすると、
リフトオフによりPSG膜に堆積していたポリシ
リコンはセルフアライン的に除去されてしまう
（第１８図の工程ｆ）。ポリシリコン膜のエツチン
グはC2Cl2F4、（CBrF3＋Cl2）等のガス系でエツ
チングし、Si3N4膜はCH2F2等のガスでエツチン
グする。
系スチーム酸化により数10Åから数100Å程度の
厚さの熱酸化膜３を、800〜900℃程度の温度で形
成する。その上に、（SiH4＋NH3）系ガスの
CVDで窒化膜（Si3N4）３０２を500〜1500Å程
度の厚さで形成する。形成温度は700〜900℃程度
である。NH3ガスも、HClガスと並んで通常入
手できる製品は、大量に水分を含んでいる。水分
の多いNH3ガスを原材料に使うと、酸素濃度の
多い窒化膜となり、再現性に乏しくなると同時
に、その後のSiO2膜との選択エツチングで選択
比が取れないという結果を招く。NH3ガスも、
少なくとも水分含有量が0.5ppm以下のものにす
る。水分含有量は少ない程望ましいことはいうま
でもない。窒化膜３０２の上にさらにPSG膜３
００をCVDにより堆積する。ガス系は、たとえ
ば、（N2＋SiH4＋O2＋PH3）を用いて、300〜
450℃程度の温度で2000〜3000Å程度の厚さの
PSG膜をCVDにより堆積する（第１８図の工程
ｅ）、２度のマスク合わせ工程を含むフオトリソ
グラフイー工程により、n+領域７上と、リフレ
ツシユ及び読出しパルス印刷電極上に、Asドー
プのポリシリコン膜３０４を堆積する。この場合
ｐドープのポリシリコン膜を使つてもよい。たと
えば、２回のフオトリソグラフイー工程により、
エミツタ上は、PSG膜、Si3N4膜、SiO2膜をすべ
て除去し、リフレツシユおよび読出しパルス印加
電極を設ける部分には下地のSiO2膜を残して、
PSG膜とSi3N4膜のみエツチングする。その後、
Asドープのポリシリコンを、（N2＋SiH4＋
AsH3）もしくは（H2＋SiH4＋AsH3）ガスで
CVD法により堆積する。堆積温度は550℃〜700
℃程度、膜厚は1000〜2000Åである。ノンドープ
のポリシリコンをCVD法で堆積しておいて、そ
の後As又はＰを拡散してももちろんよい。エミ
ツタとリフレツシユ及び読出しパルス印加電極上
を除いた他の部分のポリシリコン膜をマスク合わ
せフオトリソグラフイー工程の後エツチングで除
去する。さらに、PSG膜をエツチングすると、
リフトオフによりPSG膜に堆積していたポリシ
リコンはセルフアライン的に除去されてしまう
（第１８図の工程ｆ）。ポリシリコン膜のエツチン
グはC2Cl2F4、（CBrF3＋Cl2）等のガス系でエツ
チングし、Si3N4膜はCH2F2等のガスでエツチン
グする。
次に、PSG膜３０５を、すでに述べたような
ガス系のCVD法で堆積した後、マスク合わせ工
程とエツチング工程とにより、リフレツシユパル
ス及び読出しパルス電極用ポリシリコン膜上にコ
ンタクトホールを開ける。こうした状態で、Al，
Al−Si，Al−Cu−Si等の金属を真空蒸着もしく
はスパツタによつて堆積するか、あるいは
（CH3）3AlやAlCl3を原材料ガスとするプラズマ
CVD法、あるいはまた上記原材料ガスのAl−Cl
ボンドやAl−C1ボンドを直接光照射により切断
する光照射CVD法によりAlを堆積する。（CH3）3
AlやAlCl3を原材料ガスとして上記のようなCVD
法を行なう場合には、大過剰に水素を流してお
く。細くてかつ急峻なコンタクトホールにAlを
堆積するには、水分や酸素混入のまつたくないク
リーン雰囲気の中で300〜400℃膜厚に基板温度を
上げたCVD法が優れている。第６図に示された
金属配線１０のパターニングを終えた後、層間絶
縁膜３０６をCVD法で堆積する。３０６は、前
述したPSG膜、あるいはCVD法SiO2膜、あるい
は耐水性等を考慮しする必要がある場合には、
（SiH4＋NH3）ガス系のプラズマCVD法によつ
て形成したSi3N4膜である。Si3N4膜中の水素を
含有量を低く抑えるためには、（SiH4＋N2）ガス
系でのプラズマCVD法を使用する。
ガス系のCVD法で堆積した後、マスク合わせ工
程とエツチング工程とにより、リフレツシユパル
ス及び読出しパルス電極用ポリシリコン膜上にコ
ンタクトホールを開ける。こうした状態で、Al，
Al−Si，Al−Cu−Si等の金属を真空蒸着もしく
はスパツタによつて堆積するか、あるいは
（CH3）3AlやAlCl3を原材料ガスとするプラズマ
CVD法、あるいはまた上記原材料ガスのAl−Cl
ボンドやAl−C1ボンドを直接光照射により切断
する光照射CVD法によりAlを堆積する。（CH3）3
AlやAlCl3を原材料ガスとして上記のようなCVD
法を行なう場合には、大過剰に水素を流してお
く。細くてかつ急峻なコンタクトホールにAlを
堆積するには、水分や酸素混入のまつたくないク
リーン雰囲気の中で300〜400℃膜厚に基板温度を
上げたCVD法が優れている。第６図に示された
金属配線１０のパターニングを終えた後、層間絶
縁膜３０６をCVD法で堆積する。３０６は、前
述したPSG膜、あるいはCVD法SiO2膜、あるい
は耐水性等を考慮しする必要がある場合には、
（SiH4＋NH3）ガス系のプラズマCVD法によつ
て形成したSi3N4膜である。Si3N4膜中の水素を
含有量を低く抑えるためには、（SiH4＋N2）ガス
系でのプラズマCVD法を使用する。
プラズマCVD法によるダメージを現象させ形
成されたSi3N4膜の電気的耐圧を大きくし、かつ
リーク電流を小さくするには光CVD法によるSi3
N4膜がすぐれている。光CVD法には２通りの方
法がある。（SiH4＋NH3＋Hg）ガス系で外部か
ら水銀ランプの2537Åの紫外線を照射する方法
と、（SiH4＋NH）3ガス系に水銀ランプの1849Å
の紫外線を照射する方法である。いずれも基板温
度は150〜350℃程度である。
成されたSi3N4膜の電気的耐圧を大きくし、かつ
リーク電流を小さくするには光CVD法によるSi3
N4膜がすぐれている。光CVD法には２通りの方
法がある。（SiH4＋NH3＋Hg）ガス系で外部か
ら水銀ランプの2537Åの紫外線を照射する方法
と、（SiH4＋NH）3ガス系に水銀ランプの1849Å
の紫外線を照射する方法である。いずれも基板温
度は150〜350℃程度である。
マスク合わせ工程及びエツチング工程により、
エミツタ７上のポリシリコンに、絶縁膜３０５，
３０６を貫通したコンタクトホールをリアクテイ
ブイオンエツチで開けた後、前述した方法でAl，
Al−Si，Al−Cu−Si等の金属を堆積する。この
場合には、コンタクトホールのアスペクト比が大
きいので、CVD法による堆積の方がすぐれてい
る。第１図における金属配線８のパターニングを
終えた後、最終パツシベーシヨン膜としてのSi3
N4膜あるいはPSG膜２をCVD法により堆積する
（第１８図ｇ）。
エミツタ７上のポリシリコンに、絶縁膜３０５，
３０６を貫通したコンタクトホールをリアクテイ
ブイオンエツチで開けた後、前述した方法でAl，
Al−Si，Al−Cu−Si等の金属を堆積する。この
場合には、コンタクトホールのアスペクト比が大
きいので、CVD法による堆積の方がすぐれてい
る。第１図における金属配線８のパターニングを
終えた後、最終パツシベーシヨン膜としてのSi3
N4膜あるいはPSG膜２をCVD法により堆積する
（第１８図ｇ）。
この場合も、光CVD法による膜がすぐれてい
る。１２は裏面のAl，Al−Si等による金属電極
である。
る。１２は裏面のAl，Al−Si等による金属電極
である。
本発明の光電変換装置の製法には、実に多彩な
工程があり、第１８図はほんの一例を述べたに過
ぎない。
工程があり、第１８図はほんの一例を述べたに過
ぎない。
本発明の光電変換装置の重要な点は、ｐ領域６
とn-領域５の間及びｐ領域６とn+領域７の間の
リーク電流を如何に小さく抑えるかにある。n-
領域５の品質を良好にして暗電流を少なくするこ
とはもちろんであるが、酸化膜などよりなる分離
領域４とn-領域５の界面こそが問題である。第
１８図では、そのために、あらかじめ分離領域４
の側壁にアモルフアスSiを堆積しておいてエピタ
キシヤル成長を行なう方法を説明した。この場合
には、エピタキシヤル成長中に基板Siからの固相
成長でアモルフアスSiは単結晶化されるわけであ
る。エピタキシヤル成長は、850℃〜1000℃程度
と比較的高い温度で行なわれる。そのため、基板
Siからの固相成長によりアモルフアスSiが単結晶
化される前に、アモルフアスSi中に微結晶が成長
し始めてしまうことが多く、結晶性を悪くする原
因になる。温度が低い法が、固相成長する速度が
アモルフアスSi中に微結晶が成長し始める速度よ
り相対的にずつと大きくなるから、選択エピタキ
シヤル成長を行なう前に、550℃〜700℃程度の低
温処理で、アモルフアスSiを単結晶しておくと、
界面の特性は改善される。この時、基板Siとアモ
ルフアスSiの間に酸化膜等の層があると固相成長
の開始が遅れるため、両者の境界にはそうした層
が含まれないような超高清浄プロセスが必要であ
る。
とn-領域５の間及びｐ領域６とn+領域７の間の
リーク電流を如何に小さく抑えるかにある。n-
領域５の品質を良好にして暗電流を少なくするこ
とはもちろんであるが、酸化膜などよりなる分離
領域４とn-領域５の界面こそが問題である。第
１８図では、そのために、あらかじめ分離領域４
の側壁にアモルフアスSiを堆積しておいてエピタ
キシヤル成長を行なう方法を説明した。この場合
には、エピタキシヤル成長中に基板Siからの固相
成長でアモルフアスSiは単結晶化されるわけであ
る。エピタキシヤル成長は、850℃〜1000℃程度
と比較的高い温度で行なわれる。そのため、基板
Siからの固相成長によりアモルフアスSiが単結晶
化される前に、アモルフアスSi中に微結晶が成長
し始めてしまうことが多く、結晶性を悪くする原
因になる。温度が低い法が、固相成長する速度が
アモルフアスSi中に微結晶が成長し始める速度よ
り相対的にずつと大きくなるから、選択エピタキ
シヤル成長を行なう前に、550℃〜700℃程度の低
温処理で、アモルフアスSiを単結晶しておくと、
界面の特性は改善される。この時、基板Siとアモ
ルフアスSiの間に酸化膜等の層があると固相成長
の開始が遅れるため、両者の境界にはそうした層
が含まれないような超高清浄プロセスが必要であ
る。
アモルフアスSiの固相成長には上述したフアー
ナス成長の他に、基板をある程度の温度に保つて
おいて、フツシユランプ加熱あるいは赤外線ラン
プによる、たとえば数秒から数10秒程度のラビツ
ドアニール技術も有効である。こうした技術を使
うときには、SiO2層側壁に堆積するSiは、多結
晶でもよい。ただし、非常にクリーンなプロセス
で堆積し、多結晶体の結晶粒界に酸素、炭素等の
含まれない多結晶Siにしておく必要がある。
ナス成長の他に、基板をある程度の温度に保つて
おいて、フツシユランプ加熱あるいは赤外線ラン
プによる、たとえば数秒から数10秒程度のラビツ
ドアニール技術も有効である。こうした技術を使
うときには、SiO2層側壁に堆積するSiは、多結
晶でもよい。ただし、非常にクリーンなプロセス
で堆積し、多結晶体の結晶粒界に酸素、炭素等の
含まれない多結晶Siにしておく必要がある。
こうしたSiO2側面のSiが単結晶化された後、Si
の選択成長を行うことになる。
の選択成長を行うことになる。
SiO2分離領域４と高抵抗n-領域５界面のリー
ク電流がどうしても問題になる時は、高抵抗n-
領域５のSiO2分離領域４に隣接する部分だけ、
ｎ形の不純物濃度を高くしておくとこのリーク電
流の問題はさけられる。たとえば、分離SiO2領
域４に接触するn-領域５の0.3〜1μm程度の厚さ
の領域だけ、たとえば１〜10×1016cm-3程度に
ｎ形の不純物濃度を高くするのである。この構成
は比較的容易に形成できる。基板１上に略々1μm
程度熱酸化膜を形成して後、その上にCVD法で
堆積する。SiO2膜をまず所要の厚さだけ、所定
の量のＰを含んだSiO2膜にしておく。さらにそ
の上にSiO2をCVD法で堆積するということで分
離領域４を作つておく。その後の高温プロセスで
分離領域４中にサンドイツチ状に存在する燐を含
んだSiO2膜から、燐が高抵抗n-領域５中に拡散
して、界面がもつとも不純物濃度が高いという良
好な不純物分布を作る。
ク電流がどうしても問題になる時は、高抵抗n-
領域５のSiO2分離領域４に隣接する部分だけ、
ｎ形の不純物濃度を高くしておくとこのリーク電
流の問題はさけられる。たとえば、分離SiO2領
域４に接触するn-領域５の0.3〜1μm程度の厚さ
の領域だけ、たとえば１〜10×1016cm-3程度に
ｎ形の不純物濃度を高くするのである。この構成
は比較的容易に形成できる。基板１上に略々1μm
程度熱酸化膜を形成して後、その上にCVD法で
堆積する。SiO2膜をまず所要の厚さだけ、所定
の量のＰを含んだSiO2膜にしておく。さらにそ
の上にSiO2をCVD法で堆積するということで分
離領域４を作つておく。その後の高温プロセスで
分離領域４中にサンドイツチ状に存在する燐を含
んだSiO2膜から、燐が高抵抗n-領域５中に拡散
して、界面がもつとも不純物濃度が高いという良
好な不純物分布を作る。
すなわち、第１９図のような構造に構成するわ
けである。分離領域４が、３層構造に構成されて
いて、３０８は熱酸化膜SiO2、３０９は燐を含
んだCVD法SiO2膜、３０１はCVD法SiO2膜であ
る。分離領域４に隣接して、n-領域５中との間
に、ｎ領域３０７が、燐を含んだSiO2膜３０９
からの拡散で形成される。３０７はセル周辺全部
に形成されている。この構造にすると、ベース・
コレクタ間容量Cbcは大きくなるが、ベース・コ
レクタ間リーク電流は激減する。
けである。分離領域４が、３層構造に構成されて
いて、３０８は熱酸化膜SiO2、３０９は燐を含
んだCVD法SiO2膜、３０１はCVD法SiO2膜であ
る。分離領域４に隣接して、n-領域５中との間
に、ｎ領域３０７が、燐を含んだSiO2膜３０９
からの拡散で形成される。３０７はセル周辺全部
に形成されている。この構造にすると、ベース・
コレクタ間容量Cbcは大きくなるが、ベース・コ
レクタ間リーク電流は激減する。
第１８図では、あらかじめ分離用絶縁領域４を
作つておいて、選択エピタキシヤル成長を行なう
例について説明したが、基板上に必要な高抵抗
n-層のエピタキシヤル成長をしておいてから、
分離領域となるべき部分をリアクテイブイオンエ
ツチングによりメツシユ状に切り込んで分離領域
を形成する、Ｕグループ分離技術（A.Hayasaka
et al，“Ｕ−groove isolation technique for
high speed bipolar VLSI′S″，Tech.Dih.of
IEDM.P.62，1982，参照）を使つて行なうこと
も出来る。
作つておいて、選択エピタキシヤル成長を行なう
例について説明したが、基板上に必要な高抵抗
n-層のエピタキシヤル成長をしておいてから、
分離領域となるべき部分をリアクテイブイオンエ
ツチングによりメツシユ状に切り込んで分離領域
を形成する、Ｕグループ分離技術（A.Hayasaka
et al，“Ｕ−groove isolation technique for
high speed bipolar VLSI′S″，Tech.Dih.of
IEDM.P.62，1982，参照）を使つて行なうこと
も出来る。
本発明に係る光電変換装置は、絶縁物より構成
される分離領域に取り囲まれた領域に、その大部
分の領域が半導体ウエハ表面に隣接するベース領
域が浮遊状態になされたバイポーラトランジスタ
を形成し、浮遊状態になされたベース領域の電位
を薄い絶縁層を介して前記ベース領域の一部に設
けた電極により制御することによつて、光情報を
光電変換する装置である。高不純物濃度領域より
なるエミツタ領域が、ベース領域の一部に設けら
れており、このエミツタは水平スキヤンパルスに
より動作するMOSトランジスタに接続されてい
る。前述した、浮遊ベース領域の一部に薄い絶縁
層を介して設けられた電極は、水平ラインに接続
されている。ウエハ内部に、設けられるコレクタ
は、基板で構成されることもあるし、目的によつ
ては反対導電型高抵抗基板に、各水平ラインごと
に分離された高濃度不純物埋込み領域で構成され
る場合もある。絶縁層を介して設けられた電極
で、浮遊ベース領域のリフレツシユを行なう時の
パルス電圧に対して、信号を読出す時の印加パル
ス電圧は実質的に大きい。実際に、２種類の電圧
を持つパルス列を用いてもよいし、ダブルキヤパ
シタ構造で説明したように、リフレツシユ用
MOSキヤパシタ電極の容量COXにくらべて読出し
用MOSキヤパシタ電極の容量COXを大きくしてお
いもよい。リフレツシユパルス印加により、逆バ
イアス状態になされた浮遊ベース領域に光励起さ
れたキヤリアを蓄積して光信号に基づいた信号を
記憶させ、該通信読出し時には、ベース・エミツ
タ間が順方向に深くバイアスされるように読出し
用パルス電圧を印加して、高速度で信号を読出せ
るようにしたことが特徴である。こうした特徴を
備えていれば、本発明の光電変換装置はいかなる
構造で実現してもよく、前記の実施例に述べられ
た構造に限定されないことはもちろんである。
される分離領域に取り囲まれた領域に、その大部
分の領域が半導体ウエハ表面に隣接するベース領
域が浮遊状態になされたバイポーラトランジスタ
を形成し、浮遊状態になされたベース領域の電位
を薄い絶縁層を介して前記ベース領域の一部に設
けた電極により制御することによつて、光情報を
光電変換する装置である。高不純物濃度領域より
なるエミツタ領域が、ベース領域の一部に設けら
れており、このエミツタは水平スキヤンパルスに
より動作するMOSトランジスタに接続されてい
る。前述した、浮遊ベース領域の一部に薄い絶縁
層を介して設けられた電極は、水平ラインに接続
されている。ウエハ内部に、設けられるコレクタ
は、基板で構成されることもあるし、目的によつ
ては反対導電型高抵抗基板に、各水平ラインごと
に分離された高濃度不純物埋込み領域で構成され
る場合もある。絶縁層を介して設けられた電極
で、浮遊ベース領域のリフレツシユを行なう時の
パルス電圧に対して、信号を読出す時の印加パル
ス電圧は実質的に大きい。実際に、２種類の電圧
を持つパルス列を用いてもよいし、ダブルキヤパ
シタ構造で説明したように、リフレツシユ用
MOSキヤパシタ電極の容量COXにくらべて読出し
用MOSキヤパシタ電極の容量COXを大きくしてお
いもよい。リフレツシユパルス印加により、逆バ
イアス状態になされた浮遊ベース領域に光励起さ
れたキヤリアを蓄積して光信号に基づいた信号を
記憶させ、該通信読出し時には、ベース・エミツ
タ間が順方向に深くバイアスされるように読出し
用パルス電圧を印加して、高速度で信号を読出せ
るようにしたことが特徴である。こうした特徴を
備えていれば、本発明の光電変換装置はいかなる
構造で実現してもよく、前記の実施例に述べられ
た構造に限定されないことはもちろんである。
たとえば、前記の実施例で説明した構造と導電
型がまつたく反転した構造でも、もちろん同様で
ある。ただし、この時には印加電圧の極性を完全
に反転する必要がある。導電型がまつたく反転し
た構造では、領域はｎ型になる。すなわち、ベー
スを構成する不純物はAsやＰになる。AsやＰを
含む領域の表面を酸化すると、AsやＰはSi／
SiO2界面のSi側にパイルアツプする。すなわち、
ベース内部に表面から内部に向う強いドリフト電
界が生じて、光励起されたホールはただちにベー
スからコレクタ側に抜け、ベースにはエレクトロ
ンが効率よく蓄積される。
型がまつたく反転した構造でも、もちろん同様で
ある。ただし、この時には印加電圧の極性を完全
に反転する必要がある。導電型がまつたく反転し
た構造では、領域はｎ型になる。すなわち、ベー
スを構成する不純物はAsやＰになる。AsやＰを
含む領域の表面を酸化すると、AsやＰはSi／
SiO2界面のSi側にパイルアツプする。すなわち、
ベース内部に表面から内部に向う強いドリフト電
界が生じて、光励起されたホールはただちにベー
スからコレクタ側に抜け、ベースにはエレクトロ
ンが効率よく蓄積される。
ベースがｐ型の場合には、通常使われる不純物
はボロンである。ボロンを含むｐ領域表面を熱酸
化すると、ボロンは酸化膜中に取り込まれるた
め、Si／SiO2界面近傍のSi中におけるボロン濃度
はやや内部のボロン濃度より低くなる。この深さ
は、酸化膜厚にもよるが、通常数100Åである。
この界面近傍には、エレクトロンに対する逆ドリ
フト電界が生じ、この領域に光励起されたエレク
トロンは、表面に集められる傾向にある。このま
まだと、この逆ドリフト電界を生じている領域は
不感領域になるが、表面に沿つた一部にn+領域
が、本発明の光電変換装置では存在しているた
め、ｐ領域のSi／SiO2界面に集まつたエレクト
ロンは、このn+領域に再結合される前に流れ込
む。そのために、たとえばボロンがSi／SiO2界
面近傍で減少していて、逆ドリフト電界が生じる
ような領域が存在しても、ほとんど不感領域には
ならない。むしろ、こうした領域がSi／SiO2界
面に存在すると、蓄積されたホールをSi／SiO2
界面から引き離して内部に存在させるようにする
ために、ホールが界面で消滅する効率が無くな
り、ｐ層のベースにおけるホール蓄積効果が良好
となり、きわめて望ましい。
はボロンである。ボロンを含むｐ領域表面を熱酸
化すると、ボロンは酸化膜中に取り込まれるた
め、Si／SiO2界面近傍のSi中におけるボロン濃度
はやや内部のボロン濃度より低くなる。この深さ
は、酸化膜厚にもよるが、通常数100Åである。
この界面近傍には、エレクトロンに対する逆ドリ
フト電界が生じ、この領域に光励起されたエレク
トロンは、表面に集められる傾向にある。このま
まだと、この逆ドリフト電界を生じている領域は
不感領域になるが、表面に沿つた一部にn+領域
が、本発明の光電変換装置では存在しているた
め、ｐ領域のSi／SiO2界面に集まつたエレクト
ロンは、このn+領域に再結合される前に流れ込
む。そのために、たとえばボロンがSi／SiO2界
面近傍で減少していて、逆ドリフト電界が生じる
ような領域が存在しても、ほとんど不感領域には
ならない。むしろ、こうした領域がSi／SiO2界
面に存在すると、蓄積されたホールをSi／SiO2
界面から引き離して内部に存在させるようにする
ために、ホールが界面で消滅する効率が無くな
り、ｐ層のベースにおけるホール蓄積効果が良好
となり、きわめて望ましい。
なお、本発明に係る光電変換装置は以上述べた
固体撮像装置の外に、たとえば、画像入力装置、
フアクシミリ、ワークステイシヨン、デジタル複
写機、ワープロ等の画像入力装置、OCR、バー
コード読取り装置、カメラ、ビデオカメラ、８ミ
リカメラ等のオートフオーカス用の光電変換被写
体検出装置等にも応用できる。
固体撮像装置の外に、たとえば、画像入力装置、
フアクシミリ、ワークステイシヨン、デジタル複
写機、ワープロ等の画像入力装置、OCR、バー
コード読取り装置、カメラ、ビデオカメラ、８ミ
リカメラ等のオートフオーカス用の光電変換被写
体検出装置等にも応用できる。
以上説明してきたように本発明の光電変換装置
は、浮遊状態になされた制御電極領域であるベー
ス領域に光により励起されたキヤリアを蓄積する
ものである。すなわち、Base Store Image
Sensorと呼ばれるべき装置であり、BASISと略
称する。
は、浮遊状態になされた制御電極領域であるベー
ス領域に光により励起されたキヤリアを蓄積する
ものである。すなわち、Base Store Image
Sensorと呼ばれるべき装置であり、BASISと略
称する。
本発明の光電変換装置は、１個のトランジスタ
で１画素を構成できるため高密度化がきわめて容
易であり、同時にその構造からブルーミング、ス
ミアが少なく、かつ高感度である、そのダイナミ
ツクレンジは広く取れ、内部増幅機能を有するた
め配線容量によらず大きな信号電圧を発生するた
め低録音でかつ周辺回路が容易になるという特徴
を有している。例えば将来の高品質固体撮像装置
として、その工業的価値はきわめて高い。
で１画素を構成できるため高密度化がきわめて容
易であり、同時にその構造からブルーミング、ス
ミアが少なく、かつ高感度である、そのダイナミ
ツクレンジは広く取れ、内部増幅機能を有するた
め配線容量によらず大きな信号電圧を発生するた
め低録音でかつ周辺回路が容易になるという特徴
を有している。例えば将来の高品質固体撮像装置
として、その工業的価値はきわめて高い。
［発明の効果］
本発明によれば、主電極領域の電位と制御電極
領域の電位とを独立的に制御して制御電極領域と
主電極領域との接合を順方向にバイアスして蓄積
電荷を消滅させるので高速動作で残像や固定パタ
ーンノイズを極めて少なくすることができる。
領域の電位とを独立的に制御して制御電極領域と
主電極領域との接合を順方向にバイアスして蓄積
電荷を消滅させるので高速動作で残像や固定パタ
ーンノイズを極めて少なくすることができる。
そして、いかなる光量の光が照射された時で
も、残像やノイズやセル毎の出力のばらつきがほ
とんど問題とならず、且つより一層優れた高速リ
フレツシユができる。
も、残像やノイズやセル毎の出力のばらつきがほ
とんど問題とならず、且つより一層優れた高速リ
フレツシユができる。
第１図は本発明の実施例に係る光センサセルを
示し、ａは断面図、ｂはその等価回路図、ｃはポ
テンシヤル分布図である。第２図は光センサセル
の他の変形例の主要構造を示す断面図である。第
３図は本発明に係る光電変換装置の一構成例の回
路図である。第４図から第９図までは、本発明に
係る光センサセルの主要構造及び基本動作を説明
するための図である。第４図は読出し動作時の等
価回路図、第５図はリフレツシユ動作時の等価回
路図、第６図ａは平面図、ｂは断面図、ｃは等価
回路図であり、第７図は読出し時間と読出し電圧
との関係を示すグラフ、第８図ａは蓄積電圧と読
出し時間との関係を、第８図ｂはバイアス電圧と
読出し時間との関係をそれぞれ示すグラフ、第９
図ａ〜ｃはリフレツシユ時間とベース電位との関
係を示すグラフである。第１０図から第１２図ま
では、第３図の光電変換装置の説明図であり、第
１０図ａはパルスタイミング図、第１０図ｂは各
動作時に電位分布を示すグラフである。第１１図
は出力信号に関係する等価回路図、第１２図は導
通した瞬間からの出力電圧を時間との関係で示す
グラフである。第１３、１４及び第１５図は他の
光電変換装置を示す回路図である。第１６図は本
発明の変形例の主要構造を説明するための平面図
である。第１７図は第１６図に示す光センサセル
により構成した光電変換装置の回路構成図であ
る。第１８図及び１９図は本発明の光電変換装置
の一製造方法例を示すための断面図である。 １……シリコン基板、２……PSG膜、３……
絶縁酸化膜、４……素子分離領域、５……n-領
域（コレクタ領域）、６……ｐ領域（ベース領
域）、７，７′……n+領域（エミツタ領域）、８…
…配線、９……電極、１０……配線、１１……
n+領域、１２……電極、１３……コンデンサ、
１４……バイポーラトランジスタ、１５，１７…
…接合容量、１６，１８……ダイオード、１９，
１９′……コンタクト部、２０……光、２８……
垂直ライン、３０……光センサセル、３１……水
平ライン、３２……垂直シフトレジスタ、３３，
３５……MOSトランジスタ、３６，３７……端
子、３８……垂直ライン、３９……水平シフトレ
ジスタ、４０……MOSトランジスタ、４１……
出力ライン、４２……MOSトランジスタ、４３
……端子、４４……トランジスタ、４５……負荷
抵抗、４６……端子、４７……端子、４８……
MOSトランジスタ、４９……端子、６１，６２，
６３……区間、６４……コレクタ電位、６７……
波形、８０，８１……容量、８２，８３……抵
抗、８４……電流源、１００，１０１，１０２…
…水平シフトレジスタ、１１１，１１２……出力
ライン、１３８……垂直ライン、１４０……
MOSトランジスタ、１４８……MOSトランジス
タ、１５０，１５０′……MOSコンデンサ、１５
２，１５２′……光センサセル、２０２，２０３，
２０５……ベース電位、２２０……埋込p+領域、
２２２，２２５……配線、２５１……p+領域、
２５２……n+領域、２５３……配線、３００…
…アモルフアスシリコン、３０２……窒化膜、３
０３……PSG膜、３０４……ポリシリコン、３
０５……PSG膜、３０６……層間絶縁膜。
示し、ａは断面図、ｂはその等価回路図、ｃはポ
テンシヤル分布図である。第２図は光センサセル
の他の変形例の主要構造を示す断面図である。第
３図は本発明に係る光電変換装置の一構成例の回
路図である。第４図から第９図までは、本発明に
係る光センサセルの主要構造及び基本動作を説明
するための図である。第４図は読出し動作時の等
価回路図、第５図はリフレツシユ動作時の等価回
路図、第６図ａは平面図、ｂは断面図、ｃは等価
回路図であり、第７図は読出し時間と読出し電圧
との関係を示すグラフ、第８図ａは蓄積電圧と読
出し時間との関係を、第８図ｂはバイアス電圧と
読出し時間との関係をそれぞれ示すグラフ、第９
図ａ〜ｃはリフレツシユ時間とベース電位との関
係を示すグラフである。第１０図から第１２図ま
では、第３図の光電変換装置の説明図であり、第
１０図ａはパルスタイミング図、第１０図ｂは各
動作時に電位分布を示すグラフである。第１１図
は出力信号に関係する等価回路図、第１２図は導
通した瞬間からの出力電圧を時間との関係で示す
グラフである。第１３、１４及び第１５図は他の
光電変換装置を示す回路図である。第１６図は本
発明の変形例の主要構造を説明するための平面図
である。第１７図は第１６図に示す光センサセル
により構成した光電変換装置の回路構成図であ
る。第１８図及び１９図は本発明の光電変換装置
の一製造方法例を示すための断面図である。 １……シリコン基板、２……PSG膜、３……
絶縁酸化膜、４……素子分離領域、５……n-領
域（コレクタ領域）、６……ｐ領域（ベース領
域）、７，７′……n+領域（エミツタ領域）、８…
…配線、９……電極、１０……配線、１１……
n+領域、１２……電極、１３……コンデンサ、
１４……バイポーラトランジスタ、１５，１７…
…接合容量、１６，１８……ダイオード、１９，
１９′……コンタクト部、２０……光、２８……
垂直ライン、３０……光センサセル、３１……水
平ライン、３２……垂直シフトレジスタ、３３，
３５……MOSトランジスタ、３６，３７……端
子、３８……垂直ライン、３９……水平シフトレ
ジスタ、４０……MOSトランジスタ、４１……
出力ライン、４２……MOSトランジスタ、４３
……端子、４４……トランジスタ、４５……負荷
抵抗、４６……端子、４７……端子、４８……
MOSトランジスタ、４９……端子、６１，６２，
６３……区間、６４……コレクタ電位、６７……
波形、８０，８１……容量、８２，８３……抵
抗、８４……電流源、１００，１０１，１０２…
…水平シフトレジスタ、１１１，１１２……出力
ライン、１３８……垂直ライン、１４０……
MOSトランジスタ、１４８……MOSトランジス
タ、１５０，１５０′……MOSコンデンサ、１５
２，１５２′……光センサセル、２０２，２０３，
２０５……ベース電位、２２０……埋込p+領域、
２２２，２２５……配線、２５１……p+領域、
２５２……n+領域、２５３……配線、３００…
…アモルフアスシリコン、３０２……窒化膜、３
０３……PSG膜、３０４……ポリシリコン、３
０５……PSG膜、３０６……層間絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型の半導体からなる制御電極領域
と、前記第一導電型とは異なる第二導電型の半導
体からなり容量負荷を含む出力回路に電気的に接
続された第一の主電極領域と、第二導電型の半導
体からなる第二の主電極領域と、を有し、光エネ
ルギーを受けることにより生成されるキヤリアを
前記制御電極領域に蓄積可能なトランジスタと、 前記制御電極領域に蓄積されたキヤリアを除く
為のリフレツシユ手段として、前記第一の主電極
領域を第一の基準電圧源に対して電気的に接続す
る為の第一スイツチ手段と、前記制御電極領域を
第二の基準電圧源に対して電気的に接続する為の
第二スイツチ手段と、を具備することを特徴とす
る光電変換装置。 ２ 前記制御電極領域に前記第二の基準電圧源を
電源として与えられる電圧は、前記第一の基準電
圧源を電源として与えられる電圧より高い電圧で
あることを特徴とする特許請求の範囲第１項に記
載の光電変換装置。 ３ 前記第一スイツチ手段は前記トランジスタと
は別のトランジスタであることを特徴とする特許
請求の範囲第１項に記載の光電変換装置。 ４ 前記第二スイツチ手段は前記トランジスタと
は別のトランジスタであることを特徴とする特許
請求の範囲第１項に記載の光電変換装置。 ５ 前記トランジスタが複数個配列され半導体基
体に一体的に設けられていることを特徴とする特
許請求の範囲第１項に記載の光電変換装置。 ６ 前記第二スイツチ手段は該複数のトランジス
タ毎に一体的に設けられていることを特徴とする
特許請求の範囲第５項に記載の光電変換装置。 ７ 前記トランジスタはバイポーラトランジスタ
であり、前記第一の主電極領域がエミツタ、前記
第二の主電極領域がコレクタであることを特徴と
する特許請求の範囲第５項に記載の光電変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172604A JPH0340467A (ja) | 1990-07-02 | 1990-07-02 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172604A JPH0340467A (ja) | 1990-07-02 | 1990-07-02 | 光電変換装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120752A Division JPS6012760A (ja) | 1983-07-02 | 1983-07-02 | 光電変換装置及び光電変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340467A JPH0340467A (ja) | 1991-02-21 |
| JPH0449309B2 true JPH0449309B2 (ja) | 1992-08-11 |
Family
ID=15944946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172604A Granted JPH0340467A (ja) | 1990-07-02 | 1990-07-02 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340467A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
-
1990
- 1990-07-02 JP JP2172604A patent/JPH0340467A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340467A (ja) | 1991-02-21 |
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