JPH0449291B2 - - Google Patents
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- JPH0449291B2 JPH0449291B2 JP55026447A JP2644780A JPH0449291B2 JP H0449291 B2 JPH0449291 B2 JP H0449291B2 JP 55026447 A JP55026447 A JP 55026447A JP 2644780 A JP2644780 A JP 2644780A JP H0449291 B2 JPH0449291 B2 JP H0449291B2
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
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- 238000005086 pumping Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Description
【発明の詳細な説明】
本発明は、MOSダイナミツク回路を搭載した
半導体集積回路に関する。
半導体集積回路に関する。
周知のようにMOSダイナミツク回路は、ある
ノードを一時的に充電して所定電位にし、該電位
で所定の動作を行なう。ところで最近の半導体集
積回路では低電力、高速動作化の要望が強いが、
MOSダイナミツク回路は定常電流を流さないの
で本質的に低電力であり、また容量が小さいので
高速動作が得られるという利点があり、低電力、
高速ICとしてはスタテイツク回路よりダイナミ
ツク回路が多く採用される傾向にある。しかしな
がらこの低電力、高速動作、更には高集積化を狙
つて素子が微細化、低電源電圧化、低閾値電圧化
されるにつれて、ジヤンクシヨンリーク及び又は
テイリング電流によつて電荷が漏出し、電圧が下
つて所定の論理動作を行なわなくなる恐れがあ
る。かゝる恐れは、MOSダイナミツク回路の繰
返し動作周波数が低い場合に特に強くなる。こゝ
でジヤンクシヨンリークとは、前記ノードに形成
されるジヤンクシヨンの漏れ電流であり、またテ
イリング電流とはゲート電圧がしきい値電圧Vth
以下でも流れる小電流をいゝ、シヨートチヤンネ
ルトランジスタなどでは避けられない漏洩電流で
ある。
ノードを一時的に充電して所定電位にし、該電位
で所定の動作を行なう。ところで最近の半導体集
積回路では低電力、高速動作化の要望が強いが、
MOSダイナミツク回路は定常電流を流さないの
で本質的に低電力であり、また容量が小さいので
高速動作が得られるという利点があり、低電力、
高速ICとしてはスタテイツク回路よりダイナミ
ツク回路が多く採用される傾向にある。しかしな
がらこの低電力、高速動作、更には高集積化を狙
つて素子が微細化、低電源電圧化、低閾値電圧化
されるにつれて、ジヤンクシヨンリーク及び又は
テイリング電流によつて電荷が漏出し、電圧が下
つて所定の論理動作を行なわなくなる恐れがあ
る。かゝる恐れは、MOSダイナミツク回路の繰
返し動作周波数が低い場合に特に強くなる。こゝ
でジヤンクシヨンリークとは、前記ノードに形成
されるジヤンクシヨンの漏れ電流であり、またテ
イリング電流とはゲート電圧がしきい値電圧Vth
以下でも流れる小電流をいゝ、シヨートチヤンネ
ルトランジスタなどでは避けられない漏洩電流で
ある。
本発明はかゝる点を改善しようとするもので、
MOSダイナミツク回路の出力クロツクの周期と
は無関係な一定周期のクロツクを用い、該クロツ
クにより動作する反復充電回路により出力ノード
へ電荷を補給して正常なダイナミツク動作を確保
しようとするものである。即ち本発明は、入力ク
ロツクφ1を受けて出力ノードN5をＨレベルに充
電した後に該出力ノードN5をフローテイングと
して、定常電流は流さずに該出力ノードN5をリ
セツト入力φRがある迄Ｈレベルに保持するMOS
ダイナミツク回路を搭載した半導体集積回路にお
いて、前記入力クロツクφ1とは非同期であり且
つ前記出力ノードN5の放電時定数より短い一定
周期のクロツクφPを常に受けて該周期で、かつ
該出力ノードN5の電荷リークをを補うために該
出力ノードN5を充電する反復充電回路RCCを具
備し、該反復充電回路RCCは、前記一定周期の
クロツクφPを一端に受けるMOSキヤパシタC2と、
前記出力ノードN5と前記MOSキヤパシタC2の他
端との間にソース・ドレイン間が接続されて前記
出力ノードN5がＨレベルでかつ前記一定周期の
クロツクφPがＬレベルのときに前記MOSキヤパ
シタC2に充電電流を流す第１のMOSトランジス
タQ12と、前記出力ノードN5と電源線Vccとの間
にソース・ドレイン間が接続され且つゲートが前
記MOSキヤパシタC2の他端に接続されており、
前記出力ノードN5がＨレベルのとき該出力ノー
ドN5に充電電流を流す第２のMOSトランジスタ
Q13とを具備していることを特徴とし、また入力
クロツクφ3を受けて出力ノードN5をＨレベルに
充電した後に該出力ノードN5をフローテイング
として、定常電流は流さずに該出力ノードN5を
リセツト入力φRがある迄Ｈレベルに保持する
MOSダイナミツク回路を搭載した半導体集積回
路において、前記入力クロツクφ3とは非同期で
あり且つ前記出力ノードN5の放電時定数より短
い一定周期のクロツクφPを常に受けて該周期で、
かつ該出力ノードN5がＨレベルのときのみ該出
力ノードN5の電荷リークを補うために該出力ノ
ードN5を充電する反復充電回路RCCを具備し、
該反復充電回路RCCは、前記一定周期のクロツ
クφPを一端に受けるMOSキヤパシタC4と、前記
MOSキヤパシタC4の他端と電源線Vccとの間に
ソース・ドレイン間が接続されており、前記出力
ノードN5がＨレベルのときのみオンして前記
MOSキヤパシタC4に充電電流を流す第１のMOS
トランジスタQ14と、前記出力ノードN5にソース
が、前記MOSキヤパシタC4の他端にドレインと
ゲートが接続されており、前記出力ノードN5が
Ｈレベルのときのみ該出力ノードN5に電流を流
す第２のMOSトランジスタQ15とを具備している
ことを特徴とし、さらに前項１，２において反復
充電回路を動作させるクロツクφPが半導体基板
に設けられた基板バイアス発生器の出力を分周す
る回路から取出されることを特徴とするが、以下
図面を参照しながらこれを詳細に説明する。
MOSダイナミツク回路の出力クロツクの周期と
は無関係な一定周期のクロツクを用い、該クロツ
クにより動作する反復充電回路により出力ノード
へ電荷を補給して正常なダイナミツク動作を確保
しようとするものである。即ち本発明は、入力ク
ロツクφ1を受けて出力ノードN5をＨレベルに充
電した後に該出力ノードN5をフローテイングと
して、定常電流は流さずに該出力ノードN5をリ
セツト入力φRがある迄Ｈレベルに保持するMOS
ダイナミツク回路を搭載した半導体集積回路にお
いて、前記入力クロツクφ1とは非同期であり且
つ前記出力ノードN5の放電時定数より短い一定
周期のクロツクφPを常に受けて該周期で、かつ
該出力ノードN5の電荷リークをを補うために該
出力ノードN5を充電する反復充電回路RCCを具
備し、該反復充電回路RCCは、前記一定周期の
クロツクφPを一端に受けるMOSキヤパシタC2と、
前記出力ノードN5と前記MOSキヤパシタC2の他
端との間にソース・ドレイン間が接続されて前記
出力ノードN5がＨレベルでかつ前記一定周期の
クロツクφPがＬレベルのときに前記MOSキヤパ
シタC2に充電電流を流す第１のMOSトランジス
タQ12と、前記出力ノードN5と電源線Vccとの間
にソース・ドレイン間が接続され且つゲートが前
記MOSキヤパシタC2の他端に接続されており、
前記出力ノードN5がＨレベルのとき該出力ノー
ドN5に充電電流を流す第２のMOSトランジスタ
Q13とを具備していることを特徴とし、また入力
クロツクφ3を受けて出力ノードN5をＨレベルに
充電した後に該出力ノードN5をフローテイング
として、定常電流は流さずに該出力ノードN5を
リセツト入力φRがある迄Ｈレベルに保持する
MOSダイナミツク回路を搭載した半導体集積回
路において、前記入力クロツクφ3とは非同期で
あり且つ前記出力ノードN5の放電時定数より短
い一定周期のクロツクφPを常に受けて該周期で、
かつ該出力ノードN5がＨレベルのときのみ該出
力ノードN5の電荷リークを補うために該出力ノ
ードN5を充電する反復充電回路RCCを具備し、
該反復充電回路RCCは、前記一定周期のクロツ
クφPを一端に受けるMOSキヤパシタC4と、前記
MOSキヤパシタC4の他端と電源線Vccとの間に
ソース・ドレイン間が接続されており、前記出力
ノードN5がＨレベルのときのみオンして前記
MOSキヤパシタC4に充電電流を流す第１のMOS
トランジスタQ14と、前記出力ノードN5にソース
が、前記MOSキヤパシタC4の他端にドレインと
ゲートが接続されており、前記出力ノードN5が
Ｈレベルのときのみ該出力ノードN5に電流を流
す第２のMOSトランジスタQ15とを具備している
ことを特徴とし、さらに前項１，２において反復
充電回路を動作させるクロツクφPが半導体基板
に設けられた基板バイアス発生器の出力を分周す
る回路から取出されることを特徴とするが、以下
図面を参照しながらこれを詳細に説明する。
第１図はMOSダイナミツク回路の一例を示し、
鎖線枠部分が本発明により付加された部分であ
る。図でQ1〜Q13はMOSトランジスタ、C1，C2
はMOSキヤパシタ、N1〜N5は各ノード、Vcc，
Vssは例えば5V，0Vの電源端子である。この回
路は初段のMOSトランジスタQ1のゲートにクロ
ツクφ1が入ると、出力端となるノードN5にクロ
ツクφ2を生じ、このクロツクφ2が図示しない後
続回路の駆動に用いられる。即ち本回路はバツフ
アであり、駆動能力のないクロツクφ1を駆動能
力のあるクロツクφ2にする。即ち、第２図に示
す如く単パルス状のクロツクφ1が入る前にリセ
ツト用のクロツクφRが入り、これによりトラン
ジスタQ2，Q3，Q7がオン、Q1はオフ、従つてノ
ードN1はＬ（ロー）レベル、トランジスタQ4はオ
フ、ノードN2はＨ（ハイ）レベル、トランジスタ
Q5はオンとなつてトランジスタQ6のゲートを充
電する。一方ノードN2のＨレベルはトランジス
タQ9，Q11をオンにし、またトランジスタQ7のオ
ンでノードN3はＬレベルになり、トランジスタ
Q8，Q10をオフにする。この結果ノードN5はＬレ
ベルになり、リセツトが行なわれる。このリセツ
ト後にクロツクφ1が入ると、トランジスタQ1は
オンになり、リセツトクロツクφRは消滅してい
るからトランジスタQ2，Q3，Q7はオフである。
従つてノードN1はＨレベル、ノードN2はＬレベ
ル、トランジスタQ9，Q11はオフになる。またク
ロツクφ1の入力が未だオンしているトランジス
タQ6を介してノードN3をＨレベルにし、トラン
ジスタQ8，Q10はオン、ノードN5はＨレベルにな
る。しかしトランジスタQ6はそのゲート電荷が
トランジスタQ5を通して抜けてゆくので短時間
後にはオフになり、ＨレベルのノードN3はフロ
ーテイング状態となり、そして今度はジヤンクシ
ヨンリーク等によりノードN3の電位が低下して
トランジスタQ8，Q10はオフになり、ノードN5は
フローテイングになりこの状態で、上記のトラン
ジスタQ10オンのとき充電された電荷によりその
Ｈレベルを保持する。既知のようにこの点がダイ
ナミツク回路の特徴であり、直流電流（定常的に
流れる電流）は流れないから低消費電力である。
本回路の部分もそうであり、電源VccからVssへ
定常的に流れる回路部分はない。なおキヤパシタ
C1、トランジスタQ8部分は既知のブートストラ
ツプ回路を構成する。
鎖線枠部分が本発明により付加された部分であ
る。図でQ1〜Q13はMOSトランジスタ、C1，C2
はMOSキヤパシタ、N1〜N5は各ノード、Vcc，
Vssは例えば5V，0Vの電源端子である。この回
路は初段のMOSトランジスタQ1のゲートにクロ
ツクφ1が入ると、出力端となるノードN5にクロ
ツクφ2を生じ、このクロツクφ2が図示しない後
続回路の駆動に用いられる。即ち本回路はバツフ
アであり、駆動能力のないクロツクφ1を駆動能
力のあるクロツクφ2にする。即ち、第２図に示
す如く単パルス状のクロツクφ1が入る前にリセ
ツト用のクロツクφRが入り、これによりトラン
ジスタQ2，Q3，Q7がオン、Q1はオフ、従つてノ
ードN1はＬ（ロー）レベル、トランジスタQ4はオ
フ、ノードN2はＨ（ハイ）レベル、トランジスタ
Q5はオンとなつてトランジスタQ6のゲートを充
電する。一方ノードN2のＨレベルはトランジス
タQ9，Q11をオンにし、またトランジスタQ7のオ
ンでノードN3はＬレベルになり、トランジスタ
Q8，Q10をオフにする。この結果ノードN5はＬレ
ベルになり、リセツトが行なわれる。このリセツ
ト後にクロツクφ1が入ると、トランジスタQ1は
オンになり、リセツトクロツクφRは消滅してい
るからトランジスタQ2，Q3，Q7はオフである。
従つてノードN1はＨレベル、ノードN2はＬレベ
ル、トランジスタQ9，Q11はオフになる。またク
ロツクφ1の入力が未だオンしているトランジス
タQ6を介してノードN3をＨレベルにし、トラン
ジスタQ8，Q10はオン、ノードN5はＨレベルにな
る。しかしトランジスタQ6はそのゲート電荷が
トランジスタQ5を通して抜けてゆくので短時間
後にはオフになり、ＨレベルのノードN3はフロ
ーテイング状態となり、そして今度はジヤンクシ
ヨンリーク等によりノードN3の電位が低下して
トランジスタQ8，Q10はオフになり、ノードN5は
フローテイングになりこの状態で、上記のトラン
ジスタQ10オンのとき充電された電荷によりその
Ｈレベルを保持する。既知のようにこの点がダイ
ナミツク回路の特徴であり、直流電流（定常的に
流れる電流）は流れないから低消費電力である。
本回路の部分もそうであり、電源VccからVssへ
定常的に流れる回路部分はない。なおキヤパシタ
C1、トランジスタQ8部分は既知のブートストラ
ツプ回路を構成する。
上記のようにノードN5のＨレベルは充電され
た電荷により保持されるのでジヤンクシヨン（ト
ランジスタQ10，Q11のソースドレインと基板と
の間のpn接合）リークにより電荷が流出すると
ノードN5の電位は漸減し、これが所定のＨレベ
ルつまりVccの20〜40％減ともなるとこのクロツ
クφ2を受ける図示しない回路例えばメモリデコ
ーダなどは正常に機能しなくなる。ジヤンクシヨ
ンリークの時定数はミリ秒程度なので、クロツク
φ2の発生を促すクロツクφ1の周期がミリ秒以下
の短かいものであればこのような問題はないが、
動作モードによつてはクロツクφ1の周期がミリ
秒以上、例えば秒単位にもなることがあり、この
ような場合は問題である。
た電荷により保持されるのでジヤンクシヨン（ト
ランジスタQ10，Q11のソースドレインと基板と
の間のpn接合）リークにより電荷が流出すると
ノードN5の電位は漸減し、これが所定のＨレベ
ルつまりVccの20〜40％減ともなるとこのクロツ
クφ2を受ける図示しない回路例えばメモリデコ
ーダなどは正常に機能しなくなる。ジヤンクシヨ
ンリークの時定数はミリ秒程度なので、クロツク
φ2の発生を促すクロツクφ1の周期がミリ秒以下
の短かいものであればこのような問題はないが、
動作モードによつてはクロツクφ1の周期がミリ
秒以上、例えば秒単位にもなることがあり、この
ような場合は問題である。
そこで本発明を鎖線枠で示す反復充電回路
RCCを設ける。この反復充電回路はMOSトラン
ジスタQ12，Q13、およびMOSキヤパシタC2から
なり、これらは電源VccとノードN5間に図示の
如く接続される。MOSキヤパシタC2の電極には
パンピングクロツクφPが印加される。クロツク
φPは、本バツフア回路および図示しないメモリ
等の他のクロツク被供給回路が形成された半導体
チツプに構成された発振器から供給する。チツプ
外の発振器から供給してもよいが、この場合はチ
ツプのボンデイングパツドおよびICパツケージ
のピン数が増加し、また外部に発振器を用意しな
ければならない。チツプ内蔵発振器を利用すれば
かゝる不利不便はなく、そして一般にチツプには
チヤージポンピングにより該チツプにバイアス電
圧を与える基板バイアス発生器が設けられている
から、分周器を設ければ該発生器を転用すること
ができる。クロツクφPの周期はノードN5の放電
時定数の数分の１程度例えば数100μsecに選ぶ。
基板バイアス発生器を兼用する場合は、この発生
器の出力パルスの周期は200〜300nsec程度なので
１／１０００分周して使用するとよい。
RCCを設ける。この反復充電回路はMOSトラン
ジスタQ12，Q13、およびMOSキヤパシタC2から
なり、これらは電源VccとノードN5間に図示の
如く接続される。MOSキヤパシタC2の電極には
パンピングクロツクφPが印加される。クロツク
φPは、本バツフア回路および図示しないメモリ
等の他のクロツク被供給回路が形成された半導体
チツプに構成された発振器から供給する。チツプ
外の発振器から供給してもよいが、この場合はチ
ツプのボンデイングパツドおよびICパツケージ
のピン数が増加し、また外部に発振器を用意しな
ければならない。チツプ内蔵発振器を利用すれば
かゝる不利不便はなく、そして一般にチツプには
チヤージポンピングにより該チツプにバイアス電
圧を与える基板バイアス発生器が設けられている
から、分周器を設ければ該発生器を転用すること
ができる。クロツクφPの周期はノードN5の放電
時定数の数分の１程度例えば数100μsecに選ぶ。
基板バイアス発生器を兼用する場合は、この発生
器の出力パルスの周期は200〜300nsec程度なので
１／１０００分周して使用するとよい。
この反復充電回路RCCの動作を説明すると、
ノードN5がＨレベルであり、クロツクφPがＬレ
ベルのとき、キヤパシタC2はN5−Q12の経路で
ほゞVcc−Vthに充電される。こゝでVthはトラ
ンジスタQ12のしきい値電圧である。次いでクロ
ツクφPがＨレベルになると、トランジスタQ13の
ゲートはVcc以上に上昇し、完全オンになつて
Vcc−Q13−N5の経路でノードN5をVccに充電す
る。このときトランジスタQ12は、そのソースド
レインがゲートより高電位になるのでオフであ
る。クロツクφPがＬレベルになると上記経路で
キヤパシタC2が充電され、以下これを繰り返す。
この反復充電回路の出力は、ジヤンクシヨンリー
クを補充する程度で充分であるからnA程度の微
小なもので充分である。クロツクφPはクロツク
φ1とは非同期で、そして前述の一定周期を持つ
ものがよく、この場合はクロツクφ1とのタイミ
ング制御などが不要であり、回路の簡素化が図ら
れる。さらに回路RCCは本来の回路動作を損な
うことはない。つまりトランジスタQ10がオンに
なつてノードN5がVccに充電されているときや、
リセツト用のクロツクφRによりトランジスタQ11
がオンになつてノードN5が放電されているとき
でも反復充電回路RCCに作動するがこの回路
RCCは、出力電圧の最高がVccでありかつ微小出
力であるから、ノードN5の本来の充電及び放電
動作に対して何ら実害はない。またノードN5が
Ｌレベルのときには本回路RCCは充電動作はし
ない。即ち、ノードN5がＬレベルのときはキヤ
パシタC2は電荷蓄積能力を持たない。これは
MOSキヤパシタの特徴であり、電極電位がVth
以上でないと電荷を蓄えることはできず、キヤパ
シタとしての機能を持たないため、クロツクφP
が入力されてもトランジスタQ13はオンしない。
ノードN5がＨレベルであり、クロツクφPがＬレ
ベルのとき、キヤパシタC2はN5−Q12の経路で
ほゞVcc−Vthに充電される。こゝでVthはトラ
ンジスタQ12のしきい値電圧である。次いでクロ
ツクφPがＨレベルになると、トランジスタQ13の
ゲートはVcc以上に上昇し、完全オンになつて
Vcc−Q13−N5の経路でノードN5をVccに充電す
る。このときトランジスタQ12は、そのソースド
レインがゲートより高電位になるのでオフであ
る。クロツクφPがＬレベルになると上記経路で
キヤパシタC2が充電され、以下これを繰り返す。
この反復充電回路の出力は、ジヤンクシヨンリー
クを補充する程度で充分であるからnA程度の微
小なもので充分である。クロツクφPはクロツク
φ1とは非同期で、そして前述の一定周期を持つ
ものがよく、この場合はクロツクφ1とのタイミ
ング制御などが不要であり、回路の簡素化が図ら
れる。さらに回路RCCは本来の回路動作を損な
うことはない。つまりトランジスタQ10がオンに
なつてノードN5がVccに充電されているときや、
リセツト用のクロツクφRによりトランジスタQ11
がオンになつてノードN5が放電されているとき
でも反復充電回路RCCに作動するがこの回路
RCCは、出力電圧の最高がVccでありかつ微小出
力であるから、ノードN5の本来の充電及び放電
動作に対して何ら実害はない。またノードN5が
Ｌレベルのときには本回路RCCは充電動作はし
ない。即ち、ノードN5がＬレベルのときはキヤ
パシタC2は電荷蓄積能力を持たない。これは
MOSキヤパシタの特徴であり、電極電位がVth
以上でないと電荷を蓄えることはできず、キヤパ
シタとしての機能を持たないため、クロツクφP
が入力されてもトランジスタQ13はオンしない。
こうして本回路によれば出力ノードN5は、該
ノードがＨレベルのときパンピングクロツクφP
により繰り返し充電され、出力クロツクφ2の電
位は第２図に示すように一定に保持される。点線
は再充電を行なわない場合の出力クロツクφ2の
電位を示し、動作完了でリセツトパルスφRによ
りリセツトされる前に減衰してしまう。第２図の
TP1は互いに同期しているクロツクφ1，φRの周期
を、またTP2はクロツクφPの周期を示す。
ノードがＨレベルのときパンピングクロツクφP
により繰り返し充電され、出力クロツクφ2の電
位は第２図に示すように一定に保持される。点線
は再充電を行なわない場合の出力クロツクφ2の
電位を示し、動作完了でリセツトパルスφRによ
りリセツトされる前に減衰してしまう。第２図の
TP1は互いに同期しているクロツクφ1，φRの周期
を、またTP2はクロツクφPの周期を示す。
第１図の反復充電回路は出力ノードの電位を
Vccに保持するのが限度であるが、出力レベルは
Vcc以上であることが望まれる場合もある。この
ような場合は第３図の反復充電回路が適する。本
回路ではやはりMOSトランジスタQ14，Q15およ
びMOSキヤパシタC4を用いるが、結線は図示の
如くであり、第１図とは異なる。この回路では出
力ノードN5はクロツクφRでＬレベル、クロツク
φ3でＨレベルにされ、このＨレベルがクロツク
φ4および反復充電回路RCCにより第４図に示す
如くVcc以上に高められ、その状態に保持され
る。この動作は次の通りである。即ち、ノード
N5がＨレベル、クロツクφ4がＬレベルのとき
MOSキヤパシタC3は充電され、この状態でクロ
ツクφ4がＨレベルになると今やフローテイング
状態のノードN5の電位は第４図に示す如くVcc
以上の突き上げられる。このまゝではノードN5
の電位φ5はジヤンクシヨンリークにより第４図
に点線で示すように漸減するが、パンピングクロ
ツクφPが入る毎に再充電が行なわれ、Vcc以上の
Ｈレベル状態を保持される。再充電動作は次の通
りである。ノードN5がＨレベルであるとトラン
ジスタQ14はオンとなり、MOSキヤパシタC4を充
電する。クロツクφPがＨになるとノードN6は
Vcc以上詳しくはパルスφPの電位とMOSキヤパ
シタC4の電圧（≒Vcc）との和になり、トランジ
スタQ15はオンになつてノードN5をノードN6の
Vcc以上の電圧で充電する。ノードN5がＬレベ
ルのときはトランジスタQ14はオフであるから、
充電動作は行なわれない。
Vccに保持するのが限度であるが、出力レベルは
Vcc以上であることが望まれる場合もある。この
ような場合は第３図の反復充電回路が適する。本
回路ではやはりMOSトランジスタQ14，Q15およ
びMOSキヤパシタC4を用いるが、結線は図示の
如くであり、第１図とは異なる。この回路では出
力ノードN5はクロツクφRでＬレベル、クロツク
φ3でＨレベルにされ、このＨレベルがクロツク
φ4および反復充電回路RCCにより第４図に示す
如くVcc以上に高められ、その状態に保持され
る。この動作は次の通りである。即ち、ノード
N5がＨレベル、クロツクφ4がＬレベルのとき
MOSキヤパシタC3は充電され、この状態でクロ
ツクφ4がＨレベルになると今やフローテイング
状態のノードN5の電位は第４図に示す如くVcc
以上の突き上げられる。このまゝではノードN5
の電位φ5はジヤンクシヨンリークにより第４図
に点線で示すように漸減するが、パンピングクロ
ツクφPが入る毎に再充電が行なわれ、Vcc以上の
Ｈレベル状態を保持される。再充電動作は次の通
りである。ノードN5がＨレベルであるとトラン
ジスタQ14はオンとなり、MOSキヤパシタC4を充
電する。クロツクφPがＨになるとノードN6は
Vcc以上詳しくはパルスφPの電位とMOSキヤパ
シタC4の電圧（≒Vcc）との和になり、トランジ
スタQ15はオンになつてノードN5をノードN6の
Vcc以上の電圧で充電する。ノードN5がＬレベ
ルのときはトランジスタQ14はオフであるから、
充電動作は行なわれない。
以上説明したように本発明によればMOSダイ
ナミツク回路の出力ノードに、該ノードの放電時
定数の数分の１の周期で作動しそして該ノードが
Ｈレベルのとき繰り返し充電を行なう回路を設け
たので、動作が長周期になる場合にもMOSダイ
ナミツク回路の動作を確実に行なわせることが可
能になる。この反復充電回路はダイナミツク回路
の動作とは非同期に予定周期で自動的に動作する
ので回路は簡単であり、動作クロツクとしては基
板バイアス発生器の兼用も可能である。
ナミツク回路の出力ノードに、該ノードの放電時
定数の数分の１の周期で作動しそして該ノードが
Ｈレベルのとき繰り返し充電を行なう回路を設け
たので、動作が長周期になる場合にもMOSダイ
ナミツク回路の動作を確実に行なわせることが可
能になる。この反復充電回路はダイナミツク回路
の動作とは非同期に予定周期で自動的に動作する
ので回路は簡単であり、動作クロツクとしては基
板バイアス発生器の兼用も可能である。
第１図は本発明の実施例を示す回路図、第２図
はその動作説明用波形図、第３図は本発明の他の
実施例を示す部分回路図、第４図はその動作説明
用波形図である。 図面でN5はMOSダイナミツク回路の出力ノー
ド、RCCは反復充電回路である。
はその動作説明用波形図、第３図は本発明の他の
実施例を示す部分回路図、第４図はその動作説明
用波形図である。 図面でN5はMOSダイナミツク回路の出力ノー
ド、RCCは反復充電回路である。
Claims (1)
- 【特許請求の範囲】 １ 入力クロツクφ1を受けて出力ノードN5をＨ
レベルに充電した後に該出力ノードN5をフロー
テイングとして、定常電流は流さずに該出力ノー
ドN5をリセツト入力φRがある迄Ｈレベルに保持
するMOSダイナミツク回路を搭載した半導体集
積回路において、 前記入力クロツクφ1とは非同期であり且つ前
記出力ノードN5の放電時定数より短い一定周期
のクロツクφPを常に受けて該周期で、かつ該出
力ノードN5の電荷リークを補うために該出力ノ
ードN5を充電する反復充電回路RCCを具備し、 該反復充電回路RCCは、 前記一定周期のクロツクφPを一端に受ける
MOSキヤパシタC2と、 前記出力ノードN5と前記MOSキヤパシタC2の
他端との間にソース・ドレイン間が接続されて前
記出力ノードN5がＨレベルでかつ前記一定周期
のクロツクφPがＬレベルのときに前記MOSキヤ
パシタC2に充電電流を流す第１のMOSトランジ
スタQ12と、 前記出力ノードN5と電源線Vccとの間にソー
ス・ドレイン間が接続され且つゲートが前記
MOSキヤパシタC2の他端に接続されており、前
記出力ノードN5がＨレベルのとき該出力ノード
N5に充電電流を流す第２のMOSトランジスタ
Q13とを具備していることを特徴とする半導体集
積回路。 ２ 入力クロツクφ3を受けて出力ノードN5をＨ
レベルに充電した後に該出力ノードN5をフロー
テイングとして、定常電流は流さずに該出力ノー
ドN5をリセツト入力φRがある迄Ｈレベルに保持
するMOSダイナミツク回路を搭載した半導体集
積回路において、 前記入力クロツクφ3とは非同期であり且つ前
記出力ノードN5の放電時定数より短い一定周期
のクロツクφPを常に受けて該周期で、かつ該出
力ノードN5がＨレベルのときのみ該出力ノード
N5の電荷リークを補うために該出力ノードN5を
充電する反復充電回路RCCを具備し、 該反復充電回路RCCは、 前記一定周期のクロツクφPを一端に受ける
MOSキヤパシタC4と、 前記MOSキヤパシタC4の他端と電源線Vccと
の間にソース・ドレイン間が接続されており、前
記出力ノードN5がＨレベルのときのみオンして
前記MOSキヤパシタC4に充電電流を流す第１の
MOSトランジスタQ14と、 前記出力ノードN5にソースが、前記MOSキヤ
パシタC4の他端にドレインとゲートが接続され
ており、前記出力ノードN5がＨレベルのときの
み該出力ノードN5に電流を流す第２のMOSトラ
ンジスタQ15とを具備していることを特徴とする
半導体集積回路。 ３ 反復充電回路を動作させるクロツクφPが半
導体基板に設けられた基板バイアス発生器の出力
を分周する回路から取出されることを特徴とする
特許請求の範囲第１又は２項記載の半導体集積回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2644780A JPS56122526A (en) | 1980-03-03 | 1980-03-03 | Semiconductor integrated circuit |
| IE439/81A IE50902B1 (en) | 1980-03-03 | 1981-03-02 | Circuit for maintaining the potential of a node of an mos dynamic circuit |
| EP81300884A EP0035408B1 (en) | 1980-03-03 | 1981-03-03 | Circuit for maintaining the potential of a node of a mos dynamic circuit |
| DE8181300884T DE3171090D1 (en) | 1980-03-03 | 1981-03-03 | Circuit for maintaining the potential of a node of a mos dynamic circuit |
| US06/682,586 US4649289A (en) | 1980-03-03 | 1984-12-17 | Circuit for maintaining the potential of a node of a MOS dynamic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2644780A JPS56122526A (en) | 1980-03-03 | 1980-03-03 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56122526A JPS56122526A (en) | 1981-09-26 |
| JPH0449291B2 true JPH0449291B2 (ja) | 1992-08-11 |
Family
ID=12193749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2644780A Granted JPS56122526A (en) | 1980-03-03 | 1980-03-03 | Semiconductor integrated circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4649289A (ja) |
| EP (1) | EP0035408B1 (ja) |
| JP (1) | JPS56122526A (ja) |
| DE (1) | DE3171090D1 (ja) |
| IE (1) | IE50902B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| JPS6218112A (ja) * | 1985-07-16 | 1987-01-27 | Toshiba Corp | フリツプフロツプ回路 |
| US4984256A (en) * | 1987-02-13 | 1991-01-08 | Kabushiki Kaisha Toshiba | Charge transfer device with booster circuit |
| US4736153A (en) * | 1987-08-06 | 1988-04-05 | National Semiconductor Corporation | Voltage sustainer for above VCC level signals |
| KR900001398B1 (ko) * | 1987-11-30 | 1990-03-09 | 삼성전자 주식회사 | 양방성 입출력 셀 |
| JP2664927B2 (ja) * | 1988-04-25 | 1997-10-22 | 日本電気株式会社 | 信号発生回路 |
| US4888505A (en) * | 1988-05-02 | 1989-12-19 | National Semiconductor Corporation | Voltage multiplier compatible with a self-isolated C/DMOS process |
| US4931674A (en) * | 1988-11-16 | 1990-06-05 | United States Of America As Represented By The Secretary Of The Navy | Programmable analog voltage multiplier circuit means |
| JPH082016B2 (ja) * | 1989-06-20 | 1996-01-10 | 日本電気株式会社 | 昇圧回路 |
| US4996450A (en) * | 1990-02-28 | 1991-02-26 | Motorola, Inc. | Data processor circuit and method for controlling voltage variation of a dynamic node |
| JPH0474015A (ja) * | 1990-07-13 | 1992-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR930006228B1 (ko) * | 1990-07-20 | 1993-07-09 | 삼성전자 주식회사 | 신호지연회로 |
| US5423003A (en) * | 1994-03-03 | 1995-06-06 | Geonet Limited L.P. | System for managing network computer applications |
| FR2731569B1 (fr) * | 1995-03-07 | 1997-04-25 | Thomson Tubes Electroniques | Dispositif de recopie de tension a grande linearite |
| US5672991A (en) * | 1995-04-14 | 1997-09-30 | International Business Machines Corporation | Differential delay line circuit for outputting signal with equal pulse widths |
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|---|---|---|---|---|
| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB1348285A (en) * | 1971-07-26 | 1974-03-13 | Integrated Photomatrix Ltd | Voltage generator |
| GB1375958A (en) * | 1972-06-29 | 1974-12-04 | Ibm | Pulse circuit |
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| US3986049A (en) * | 1975-06-30 | 1976-10-12 | Motorola, Inc. | Audio compressor/limiter amplifier |
| US3986044A (en) * | 1975-09-12 | 1976-10-12 | Motorola, Inc. | Clocked IGFET voltage level sustaining circuit |
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| DE2824727A1 (de) * | 1978-06-06 | 1979-12-13 | Ibm Deutschland | Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen |
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| US4229667A (en) * | 1978-08-23 | 1980-10-21 | Rockwell International Corporation | Voltage boosting substrate bias generator |
| JPS55107255A (en) * | 1979-02-12 | 1980-08-16 | Mitsubishi Electric Corp | Substrate potential generating circuit device |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| US4352996A (en) * | 1980-03-21 | 1982-10-05 | Texas Instruments Incorporated | IGFET Clock generator circuit employing MOS boatstrap capacitive drive |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
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-
1980
- 1980-03-03 JP JP2644780A patent/JPS56122526A/ja active Granted
-
1981
- 1981-03-02 IE IE439/81A patent/IE50902B1/en not_active IP Right Cessation
- 1981-03-03 EP EP81300884A patent/EP0035408B1/en not_active Expired
- 1981-03-03 DE DE8181300884T patent/DE3171090D1/de not_active Expired
-
1984
- 1984-12-17 US US06/682,586 patent/US4649289A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4649289A (en) | 1987-03-10 |
| EP0035408B1 (en) | 1985-06-26 |
| IE50902B1 (en) | 1986-08-06 |
| IE810439L (en) | 1981-09-03 |
| JPS56122526A (en) | 1981-09-26 |
| EP0035408A3 (en) | 1982-02-24 |
| EP0035408A2 (en) | 1981-09-09 |
| DE3171090D1 (en) | 1985-08-01 |
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