JPH0444274A - Thin film semiconductor device and manufacture thereof - Google Patents
Thin film semiconductor device and manufacture thereofInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 239000010409 thin film Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010408 film Substances 0.000 claims abstract description 135
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 60
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 43
- 239000007789 gas Substances 0.000 claims abstract description 42
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 38
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 36
- 239000001301 oxygen Substances 0.000 claims abstract description 36
- 239000000203 mixture Substances 0.000 claims abstract description 35
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 78
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 78
- 230000007423 decrease Effects 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 150000003376 silicon Chemical class 0.000 claims description 4
- 239000011521 glass Substances 0.000 abstract description 21
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 11
- 229910020286 SiOxNy Inorganic materials 0.000 abstract description 4
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 4
- -1 silicon oxide nitride Chemical class 0.000 abstract 3
- 230000032683 aging Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 98
- 229910021417 amorphous silicon Inorganic materials 0.000 description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002360 explosive Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
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- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リニアイメージセンサ、液晶デイスプレィ等
各種装置の駆動用等に利用されている薄膜半導体装置に
係り、特に、そのしきい値電圧が経時的に変化し難い薄
膜半導体装置の改良に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a thin film semiconductor device used for driving various devices such as linear image sensors and liquid crystal displays, and in particular, the present invention relates to a thin film semiconductor device that is used for driving various devices such as linear image sensors and liquid crystal displays. This invention relates to improvements in thin film semiconductor devices that do not easily change over time.
この種の薄膜半導体装置としては、第11図〜第12図
に示すようにガラス基板(a)と、このガラス基板(a
)上に設けられたゲート電極(G)と、二のゲート電極
(G)を被覆するゲート絶縁膜(b)と、このゲート絶
縁膜(b)上に設けられ活性層として作用する薄膜のシ
リコン半導体層(C)と、このシリコン半導体層(C)
の両端部に接続されたソース電極(S) ・ドレイン
電極(D)とでその主要部を構成するr逆スタガー型1
と称するMOS型の薄膜トランジスタや、第13図〜第
14図に示すようにガラス基板(a)と、このガラス基
板(a)上に設けられた薄膜のシリコン半導体層(C)
と、このシリコン半導体層(C)の両端部に接続された
ソース電極(S) ・ドレイン電極(D)と、ゲート絶
縁膜(b)を介しシリコン半導体層(C)上に設けられ
たゲート電極(G)とでその主要部を構成するrスタガ
ー型」と称するMOS型の薄膜トランジスタが知られて
いる。As shown in FIGS. 11 and 12, this type of thin film semiconductor device includes a glass substrate (a) and a glass substrate (a).
), a gate insulating film (b) covering the second gate electrode (G), and a thin silicon film provided on the gate insulating film (b) and acting as an active layer. Semiconductor layer (C) and this silicon semiconductor layer (C)
r inverted stagger type 1, which constitutes its main part with a source electrode (S) and a drain electrode (D) connected to both ends of the
As shown in FIGS. 13 and 14, there is a MOS type thin film transistor called a glass substrate (a) and a thin silicon semiconductor layer (C) provided on the glass substrate (a).
and a source electrode (S) connected to both ends of this silicon semiconductor layer (C), a drain electrode (D), and a gate electrode provided on the silicon semiconductor layer (C) via a gate insulating film (b). A MOS type thin film transistor called "r stagger type" whose main part is composed of (G) and (G) is known.
そして、これ等MOS型の薄膜トランジスタにおいては
、上記ソース電極(S) ・ドレイン電極(D)間にド
レイン電圧(V、)を印加し、かつ、ゲート電極(G)
に所定のゲート電圧(v6)を印加することでシリコン
半導体層(C)にチャンネルが形成され、トランジスタ
はON状態となってドレイン電流(I、)が流れる一方
、ゲート電圧(Vo)を下げてrしきい値電圧VTHJ
以下にすると上記シリコン半導体層(C)にチャンネル
が形成されなくなり、トランジスタはOFF状態となっ
て上記ドレイン電流(I、)が流れな(なるもので、上
述した各種装置の駆動用等に利用されているものである
。In these MOS type thin film transistors, a drain voltage (V, ) is applied between the source electrode (S) and the drain electrode (D), and the gate electrode (G)
A channel is formed in the silicon semiconductor layer (C) by applying a predetermined gate voltage (v6) to r threshold voltage VTHJ
If it is set below, a channel will not be formed in the silicon semiconductor layer (C), the transistor will be in an OFF state, and the drain current (I,) will not flow, and it will not be used for driving the various devices mentioned above. It is something that
ところで、この種の薄膜半導体装置において上記シリコ
ン半導体層(C)に隣接して設けられるゲート絶縁膜(
b)は、従来、基板に成膜されたシリコン層の熱酸化処
理にて形成されたSiO2膜により構成されていた。By the way, in this type of thin film semiconductor device, the gate insulating film (
Conventionally, b) is composed of a SiO2 film formed by thermal oxidation treatment of a silicon layer formed on a substrate.
しかし、この熱酸化法により Sin、膜のゲート絶縁
膜を形成する場合、絶縁性基板が1000℃程度の高温
に晒されることから耐熱性に劣る安価なガラス基板等に
適用できない欠点があるため、この熱酸化法によるSi
O□膜に替わって、近年、減圧CVD法やプラズマCV
D法等高温条件を要さない着膜法にて成膜された酸化シ
リコンのゲート絶縁膜や窒化シリコンのゲート絶縁膜等
が利用されている。However, when forming a gate insulating film using a Si film using this thermal oxidation method, the insulating substrate is exposed to high temperatures of about 1000°C, so there is a drawback that it cannot be applied to inexpensive glass substrates with poor heat resistance. Si by this thermal oxidation method
In recent years, low pressure CVD method and plasma CVD method have been used instead of O□ film.
A silicon oxide gate insulating film, a silicon nitride gate insulating film, etc. formed by a film deposition method that does not require high temperature conditions, such as the D method, are used.
すなわち、上記酸化シリコンによるゲート絶縁膜は、例
えば、5i14(シラン)ガスと、−(酸素)ガスと、
更に、両ガスの爆発的反応を抑制するために加えられた
Nt(窒素)ガスより成る混合ガスを用いた減圧CVD
法、常圧CVD法等により成膜された電気絶縁性の皮膜
で、その化学的構造がSiOよの構造式で示されるもの
であり、他方の窒化シリコンによるゲート絶縁膜は、例
えば、S+H+(シラン)ガスとNus(アンモニア)
ガスより成る混合ガスを用いたプラズマCVD法により
成膜された電気絶縁性の皮膜で、その化学的構造が3i
Nxの構造式で示されるものであった。That is, the gate insulating film made of silicon oxide is made of, for example, 5i14 (silane) gas, - (oxygen) gas,
Furthermore, low pressure CVD using a mixed gas consisting of Nt (nitrogen) gas added to suppress the explosive reaction of both gases.
It is an electrically insulating film formed by a method such as a method or an atmospheric pressure CVD method, and its chemical structure is represented by a structural formula such as SiO.The other gate insulating film made of silicon nitride is, for example, S+H+( silane) gas and Nus (ammonia)
It is an electrically insulating film formed by plasma CVD using a mixed gas, and its chemical structure is 3i.
It was shown by the structural formula of Nx.
そして、これ等化合物によりゲート絶縁膜を構成した場
合、成膜時における熱的条件が緩和されてガラス基板等
の安価な絶縁性基板が適用できる利点を有しているが、
その反面、ゲート絶縁膜を上記酸化シリコン(5iO2
)で構成した場合、この酸化シリコンのバルク自身には
「トラップ準位1が少ない利点はあるものの(第15図
のエネルギバンド図でαで示した部位)酸化シリコンと
これと隣接するシリコン半導体層間の【界面準位1は多
いため(第15図のエネルギバンド図でβで示した部位
)、求められた薄膜半導体装置のしきい値電圧VTHが
経時的に変化し易い問題点があった。When the gate insulating film is composed of these compounds, the thermal conditions during film formation are relaxed and an inexpensive insulating substrate such as a glass substrate can be used.
On the other hand, the gate insulating film is made of silicon oxide (5iO2).
), the silicon oxide bulk itself has the advantage of having fewer trap levels (1), but there is a gap between the silicon oxide and the adjacent silicon semiconductor layer (the area indicated by α in the energy band diagram in Figure 15). Since there are many interface states 1 (portions indicated by β in the energy band diagram of FIG. 15), there is a problem that the determined threshold voltage VTH of the thin film semiconductor device tends to change over time.
一方、上記窒化シリコン(SiN、)でゲート絶縁膜を
構成した場合、上記酸化シリコンを適用した場合とは反
対にシリコン半導体層とこの窒化シリコン間のr界面準
位1が少ない利点はあるものの窒化シリコンのバルク自
身にはCトラップ準位1が多いため、酸化シリコンを適
用した場合と同様に上記しきい値電圧V7Hが経時的に
変化し易い問題点があった。On the other hand, when the gate insulating film is made of silicon nitride (SiN), there is an advantage that the r-interface level 1 between the silicon semiconductor layer and the silicon nitride is small, as opposed to when silicon oxide is used. Since there are many C trap levels 1 in the bulk of silicon itself, there is a problem in that the threshold voltage V7H tends to change over time, similar to when silicon oxide is used.
このため、これ等薄膜半導体装置を上述した液晶デイス
プレィやイメージセンサ等に組み込んだ場合、その表示
画質や読み取り信号に経時変化が生じて長期間の安定し
た動作が望めなくなる問題点があった。For this reason, when these thin film semiconductor devices are incorporated into the above-mentioned liquid crystal display, image sensor, etc., there is a problem that the display image quality and read signals change over time, making it impossible to expect stable operation over a long period of time.
本発明は以上の問題点に着目してなされたもので、その
課題とするところは、上記しきい値電圧が経時的に変化
し難い薄膜半導体装置とその製造方法を提供することに
ある。The present invention has been made in view of the above problems, and an object of the present invention is to provide a thin film semiconductor device in which the threshold voltage does not easily change over time, and a method for manufacturing the same.
すなわち請求項1に係る発明は、
絶縁性基板と、この基板に設けられ活性層を構成する薄
膜のシリコン半導体層と、このシリコン半導体層に接続
されたソース・ドレイン電極と、ゲート絶縁膜を介し上
記シリコン半導体層に対向して配設されたゲート電極と
を備える薄膜半導体装置を前提とし、
上記ゲート絶縁膜を窒化酸化珪素(SiOxNy)で構
成すると共に、この窒化酸化珪素(SiO,N、)膜中
の窒素成分が上記シリコン半導体層側からゲート電極側
へ向かって連続的に減少している一方、酸素成分は反対
にシリコン半導体層側からゲート電極側へ向かって連続
的に増加していることを特徴とするものであり、
他方、請求項2に係る発明は、
請求項1に係る薄膜半導体装置の製造方法を前提とし、
上記窒化酸化珪素(SiOXNF)で構成されたゲート
絶縁膜を、ケミカル・ベイン々−・デボジ・ソション(
CVD)法にて成膜すると共に、
このゲート絶縁膜の成膜処理中、その成膜室内に供給さ
れる窒化酸化珪素(SiOxNy)構成用の混合ガスに
ついて、その窒素成分の比率が経時的に減少又は増加す
る一方、酸素成分の比率は反対に増加又は減少するよう
上記混合ガスの組成比を連続的に変化させて供給するこ
とを特徴とするものである。In other words, the invention according to claim 1 provides the following: an insulating substrate, a thin silicon semiconductor layer provided on this substrate and forming an active layer, a source/drain electrode connected to this silicon semiconductor layer, and a gate insulating film interposed therebetween. Assuming a thin film semiconductor device comprising a gate electrode disposed opposite to the silicon semiconductor layer, the gate insulating film is composed of silicon nitride oxide (SiOxNy), and the silicon nitride oxide (SiO,N,) While the nitrogen component in the film continuously decreases from the silicon semiconductor layer side to the gate electrode side, the oxygen component, on the contrary, continuously increases from the silicon semiconductor layer side to the gate electrode side. On the other hand, the invention according to claim 2 is based on the method for manufacturing a thin film semiconductor device according to claim 1, and the gate insulating film made of silicon nitride oxide (SiOXNF) is Chemical veins - Devotion solution (
During the film formation process of this gate insulating film, the nitrogen component ratio of the silicon nitride oxide (SiOxNy) composition gas supplied into the film formation chamber changes over time. The present invention is characterized in that the composition ratio of the mixed gas is continuously changed and supplied so that the ratio of the oxygen component increases or decreases while the ratio of the oxygen component decreases or increases.
上述したような請求項1に係る発明において、上記絶縁
性基板としては従来と同様にガラス板や石英板等が利用
でき、一方、活性層を構成するシリコン半導体としては
、イントリンシックアモルファスシリコン、3価又は5
価のイオンが導入されたアモルファスシリコン、あるい
は、ポリシリコン等が利用できる。In the invention according to claim 1 as described above, as the insulating substrate, a glass plate, a quartz plate, etc. can be used as in the past, and on the other hand, as the silicon semiconductor constituting the active layer, intrinsic amorphous silicon, 3 value or 5
Amorphous silicon into which valence ions are introduced, polysilicon, or the like can be used.
また、ゲート絶縁膜を構成する上記窒化酸化珪素(Si
O□N、)は、その膜中の窒素成分がシリコン半導体層
側からゲート電極側へ向かって連続的に減少(すなわち
上記構造式中yの数値が連続的に減少)している一方、
酸素成分は反対にシリコン半導体層側からゲート電極側
へ向かって連続的に増加(すなわち構造式中Xの数値が
連続的に増加)していることを特徴とするものである。Furthermore, the silicon nitride oxide (Si) constituting the gate insulating film is
O□N,), while the nitrogen component in the film continuously decreases from the silicon semiconductor layer side to the gate electrode side (that is, the value of y in the above structural formula decreases continuously),
On the contrary, the oxygen component is characterized by continuously increasing from the silicon semiconductor layer side toward the gate electrode side (that is, the value of X in the structural formula increases continuously).
そして、上記ゲート絶縁膜においてはそのシリコン半導
体層と隣接する側の酸素成分が少なく、窒化シリコン(
SiN、 )と同−若しくはこれと近似する構成の窒化
酸化珪素(SIO−NF)が上記シリコン半導体層と隣
接することになって酸化シリコン(5iO3)が直接隣
接しないため、これ等隣接間における「界面準位1が減
少し、かつ、上記ゲート絶縁膜内における窒化酸化珪素
(SiOfNF)の組成は連続的に変化しその内部にお
いて界面が形成され難いため、複数の材料でゲート絶縁
膜を構成しているにも拘らずこのゲート絶縁膜内におけ
るr界面準位1の増加が抑制される一方、このゲート絶
縁膜内のrトラップ準位」については、これを構成する
窒化酸化珪素(S+0−Ny)組成中の窒素成分が上記
シリコン半導体層側からゲート電極側へ向かって連続的
に減少しているため、ゲート絶縁膜内における窒化シリ
コン(SiN、 )の比率が少なくなる分、その「トラ
ップ準位1も低減されることになる。In the gate insulating film, the oxygen component on the side adjacent to the silicon semiconductor layer is small, and silicon nitride (
Silicon nitride oxide (SIO-NF), which has the same or similar structure to SiN, ), is adjacent to the silicon semiconductor layer, and silicon oxide (5iO3) is not directly adjacent to it. Since the interface level 1 decreases and the composition of silicon nitride oxide (SiOfNF) in the gate insulating film changes continuously, making it difficult to form an interface therein, the gate insulating film is composed of multiple materials. The increase in the r-interface level 1 in this gate insulating film is suppressed despite the fact that the r-trap level in this gate insulating film is ) Since the nitrogen component in the composition decreases continuously from the silicon semiconductor layer side to the gate electrode side, the "trap quasi" decreases as the ratio of silicon nitride (SiN, ) in the gate insulating film decreases. 1 will also be reduced.
従って、請求項1に係る薄膜半導体装置においてはその
ゲート絶縁膜の「界面準位」とrトラップ準位1が低減
するため、従来におけるしきい値電圧VTHの経時的変
化を未然に防止できる効果を有している。Therefore, in the thin film semiconductor device according to claim 1, the "interface level" and r-trap level 1 of the gate insulating film are reduced, so that the conventional change in threshold voltage VTH over time can be prevented. have.
次に、請求項2に係る発明は、上記窒化酸化珪素(Si
OxNy)で構成されたゲート絶縁膜を成膜する手段と
して、プラズマCVD法、光CVD法、あるいは常圧若
しくは減圧CVD法等のCVD (ケミカル・ベイパ
ー・デボジッション、化学的気相成長)法を適用するこ
とを特徴とするものである。Next, the invention according to claim 2 provides the silicon nitride oxide (Si
As a means of forming a gate insulating film composed of (OxNy), a CVD (chemical vapor deposition) method such as a plasma CVD method, a photoCVD method, or a normal pressure or low pressure CVD method is applied. It is characterized by:
そして、このCV[装置の成膜室内に供給される窒化酸
化珪素(SiOfNF)構成用ガスとしては、例えば、
珪素成分用のガスとしてStH+ (シラン)ガス、5
iC14(塩化シリコン)ガス、及び、5itHs(ジ
シラン)ガス等が適用でき、一方、酸素成分用のガスと
してはOl(酸素)ガス、CO!(二酸化炭素)ガス、
及びN、Oガス等が適用でき、また、窒素成分用のガス
としてはNH,(アンモニア)ガス等が適用できる。The silicon nitride oxide (SiOfNF) constituent gas supplied into the film formation chamber of this CV [device] includes, for example,
StH+ (silane) gas as a gas for silicon component, 5
iC14 (silicon chloride) gas, 5itHs (disilane) gas, etc. can be applied, while Ol (oxygen) gas, CO! (carbon dioxide) gas,
Also, as the gas for the nitrogen component, NH, (ammonia) gas, etc. can be used.
尚、上記窒素成分用のガスとして水素原子を含んだN)
11(アンモニア)等を適用した場合、このガスに含ま
れる水素原子が成膜時にシリコン半導体層表面のシリコ
ン・ダングリングボンド(切れた結合の手)を飽和する
ため、シリコン半導体層と窒化酸化珪素(SiOXNF
)間のT界面準位1の低減がより図られる利点がある。Note that N containing hydrogen atoms is used as the gas for the nitrogen component mentioned above.
11 (ammonia), etc., hydrogen atoms contained in this gas saturate the silicon dangling bonds (broken bonds) on the surface of the silicon semiconductor layer during film formation, so that the silicon semiconductor layer and silicon nitride oxide (SiOXNF
) has the advantage of further reducing the T-interface level 1 between them.
また、上記ゲート絶縁膜の成膜処理中、その成膜室内へ
供給される窒化酸化珪素(StO,N、)構成用の混合
ガスの組成比を連続的に変化させる手段としては、例え
ば、上記成膜室内へ供給される個々の構成ガスの供給量
を制御するマス・フロー・コントローラによりその混合
ガスの流量比を調整する方法が採れる。すなわち、ゲー
ト電極面上へゲート絶縁膜を成膜する場合には、その窒
素成分の比率が経時的に増加する一方、酸素成分の比率
は反対に減少するよう混合ガスの組成比を連続的に変化
させて供給し、また、シリコン半導体層上にゲート絶縁
膜を成膜する場合には、その窒素成分の比率が経時的に
減少する一方、酸素成分の比率は反対に増加するよう混
合ガスの組成比を連続的に変化させて供給するものであ
る。Further, during the film formation process of the gate insulating film, as means for continuously changing the composition ratio of the mixed gas for forming silicon nitride oxide (StO, N,) supplied into the film formation chamber, for example, the above-mentioned method can be used. A method can be adopted in which the flow rate ratio of the mixed gas is adjusted using a mass flow controller that controls the supply amount of each component gas supplied into the film forming chamber. In other words, when forming a gate insulating film on the gate electrode surface, the composition ratio of the mixed gas is continuously adjusted so that the ratio of nitrogen component increases over time, while the ratio of oxygen component decreases. In addition, when forming a gate insulating film on a silicon semiconductor layer, the mixed gas is supplied so that the ratio of nitrogen component decreases over time, while the ratio of oxygen component increases over time. It is supplied by continuously changing the composition ratio.
請求項1に係る発明によれば、
ゲート絶縁膜を窒化酸化珪素(S+0−Ny)で構成す
ると共に、この窒化酸化珪素(StO−Ny)膜中の窒
素成分がシリコン半導体層側からゲート電極側へ向かっ
て連続的に減少している一方、酸素成分は反対にシリコ
ン半導体層側からゲート電極側へ向かって連続的に増加
しているため、
このゲート絶縁膜においてはそのシリコン半導体層と隣
接する側の酸素成分が少なく、窒化シリコン(SiN、
)と同−若しくはこれと近似する構成の窒化酸化珪素が
上記シリコン半導体層と隣接することになりこれ等隣接
間におけるr界面準位jが減少し、かつ、上記ゲート絶
縁膜内における窒化酸化珪素の組成は連続的に変化しそ
の内部において界面が形成され難いことから複数の材料
でゲート絶縁膜を構成しているにも拘らずこのゲート絶
縁膜内における「界面準位1の増加が抑制される一方、
このゲート絶縁膜内の「トラップ準位1については、こ
れを構成する窒化酸化珪素(S+0−Ny)組成中の窒
素成分が上記シリコン半導体層側からゲート電極側へ向
かって連続的に減少しているためにゲート絶縁膜内の窒
化シリコン(SiN、)の比率が少なくなる分、その「
トラップ準位1の低減をも図ることが可能となる。According to the invention according to claim 1, the gate insulating film is made of silicon nitride oxide (S+0-Ny), and the nitrogen component in this silicon nitride oxide (StO-Ny) film is distributed from the silicon semiconductor layer side to the gate electrode side. On the other hand, the oxygen component continuously increases from the silicon semiconductor layer side to the gate electrode side. Silicon nitride (SiN,
) is adjacent to the silicon semiconductor layer, so that the r-interface level j between these adjoining layers is reduced, and the silicon nitride oxide in the gate insulating film is The composition of the gate insulating film changes continuously and it is difficult to form an interface within it. Therefore, even though the gate insulating film is made of multiple materials, the increase in the interface level 1 in the gate insulating film is suppressed. On the other hand, regarding the "trap level 1" in this gate insulating film, the nitrogen component in the silicon nitride oxide (S+0-Ny) composition constituting it continues from the silicon semiconductor layer side to the gate electrode side. As the ratio of silicon nitride (SiN) in the gate insulating film decreases, the
It is also possible to reduce the trap level 1.
また、請求項2に係る発明によれば、
上記窒化酸化珪素(Sho−Ny)で構成されたゲート
絶縁膜をケミカル・ベイパー・デボジッション(CVD
)法にて成膜すると共に、
このゲート絶縁膜の成膜処理中、その成膜室内に供給す
る窒化酸化珪素(SiOfNr)構成用の混合ガスにつ
いて、その窒素成分の比率が経時的に減少又は増加する
一方、酸素成分の比率は反対に増加又は減少するよう上
記混合ガスの組成比を連続的に変化させて供給している
ため、
この窒化酸化珪素(SiO,N、)膜中の窒素成分がシ
リコン半導体層側からゲート電極側へ向かって連続的に
減少している一方、酸素成分は反対にシリコン半導体層
側からゲート電極側へ向かって連続的に増加しているゲ
ート絶縁膜を確実に形成することが可能となる。Further, according to the invention according to claim 2, the gate insulating film made of silicon nitride oxide (Sho-Ny) is formed by chemical vapor deposition (CVD).
) method, and during the film-forming process of this gate insulating film, the ratio of nitrogen component of the mixed gas for forming silicon nitride oxide (SiOfNr) supplied into the film-forming chamber decreases or decreases over time. Since the composition ratio of the mixed gas is continuously changed and supplied so that the ratio of the oxygen component increases or decreases while the ratio of the oxygen component increases or decreases, the nitrogen component in the silicon nitride oxide (SiO, N,) film increases. While the oxygen component continuously decreases from the silicon semiconductor layer side to the gate electrode side, the oxygen component increases continuously from the silicon semiconductor layer side to the gate electrode side. It becomes possible to form.
以下、本発明の実施例について図面を参照して詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
◎第一実施例
この実施例は本発明をr逆スタガー型」のMOSトラン
ジスタに適用したものである。◎First Embodiment In this embodiment, the present invention is applied to an "r inverted stagger type" MOS transistor.
すなわち、この薄膜のMOSトランジスタは、第1図〜
第2図に示すようにガラス基板(1)と、このガラス基
板(1)上に設けられ厚さ500人のCrにて形成され
たゲート電極(G)と、このゲート電極(G)を被覆し
厚さ3000人の窒化酸化珪素(SjO工N、)で形成
されたゲート絶縁膜(2)と、このゲート絶縁膜(2)
上に積層された厚さ500人のアモルファスシリコン(
a−3i:H) 半導体層(3)と、このアモルファス
シリコン半導体層(3)上のゲート電極(G)に対応す
る部位に設けられ厚さ1500人のSiN、にて形成さ
れた保護層(4)と、上記アモルファスシリコン半導体
層(3)の両端側に設けられ厚さ1000人のn+アモ
ルファスシリコン(n” a−3i)にて形成されたオ
ーミック接触形成層(5)と、このオーミック接触形成
層(5)を介し上記アモルファスシリコン半導体層(3
)に接続され厚さ1μmのAIにて形成されたソース電
極(S) ・ドレイン電極(D)とでその主要部が構
成され、かつ、上記ゲート絶縁膜(2)を構成する窒化
酸化珪素(SiO工N、)については、その窒素成分が
アモルファスシリコン半導体層(3)側からゲート電極
(G)側へ向かって連続的に減少する一方、その酸素成
分は反対にアモルファスシリコン半導体層(3)側から
ゲート電極(G)側へ向かって連続的に増加するように
成膜されているものである。That is, this thin film MOS transistor is shown in FIGS.
As shown in Fig. 2, there is a glass substrate (1), a gate electrode (G) formed on the glass substrate (1) and made of 500% Cr, and a coating covering the gate electrode (G). A gate insulating film (2) made of silicon nitride oxide (SJO) with a thickness of 3000 μm and a gate insulating film (2)
500mm thick amorphous silicon layered on top (
a-3i:H) A semiconductor layer (3) and a protective layer formed of SiN with a thickness of 1500 nm and provided on the amorphous silicon semiconductor layer (3) at a portion corresponding to the gate electrode (G). 4), an ohmic contact forming layer (5) formed of n+ amorphous silicon (n''a-3i) with a thickness of 1000 nm and provided on both end sides of the amorphous silicon semiconductor layer (3), and this ohmic contact. The amorphous silicon semiconductor layer (3) is formed through the formation layer (5).
) connected to the source electrode (S) formed of 1 μm thick AI and the drain electrode (D), the main part of which is connected to the silicon nitride oxide ( As for SiO(N), its nitrogen component continuously decreases from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side, while its oxygen component conversely decreases from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side. The film is formed so as to continuously increase from the side toward the gate electrode (G) side.
そして、このMOS トランジスタにおいては、ゲート
絶縁膜(2)を窒化酸化珪素(SiOfNF)で構成す
ると共に、この窒化酸化珪素(SiOfNF)膜中の窒
素成分がアモルファスシリコン半導体層(3)側からゲ
ート電極(G)側へ向かって連続的に減少している一方
、酸素成分は反対にアモルファスシリコン半導体層(3
)側からゲート電極(G)側へ向かって連続的に増加し
ているため、このゲート絶縁膜(2)においてはそのア
モルファスシリコン半導体層(3)と隣接する側の酸素
成分が少なく、窒化シリコン(SiN、)と同−若しく
はこれと近似する構成の窒化酸化珪素が上記アモルファ
スシリコン半導体層(3)と隣接することになりこれ等
隣接間における「界面準位1が減少し、かつ、上記ゲー
ト絶縁膜(2)内における窒化酸化珪素の組成は連続的
に変化しその内部において界面が形成され難いことから
複数の材料でゲート絶縁膜(2)を構成しているにも拘
らずこのゲート絶縁膜(2)内におけるr界面準位」の
増加が抑制される一方、
このゲート絶縁膜(2)内の「トラップ準位1について
は、ゲート絶縁膜(2)を構成する窒化酸化珪素(Si
OfN、)組成中の窒素成分が上記アモルファスシリコ
ン半導体層(3)側からゲート電極(G)側へ向かって
連続的に減少しているため、ゲート絶縁膜(2)内の窒
化シリコン(SiN、 )の比率が少なくなる分その【
トラップ準位Jが低減されている。In this MOS transistor, the gate insulating film (2) is made of silicon nitride oxide (SiOfNF), and the nitrogen component in this silicon nitride oxide (SiOfNF) film is transferred from the amorphous silicon semiconductor layer (3) side to the gate electrode. On the other hand, the oxygen component decreases continuously toward the (G) side, whereas the oxygen component decreases in the amorphous silicon semiconductor layer (3).
) side toward the gate electrode (G) side, in this gate insulating film (2), the oxygen component on the side adjacent to the amorphous silicon semiconductor layer (3) is small, and the silicon nitride Silicon nitride oxide having the same structure as (SiN) or similar to this is adjacent to the amorphous silicon semiconductor layer (3), so that the "interface level 1" between these adjacent layers is reduced, and the gate The composition of silicon nitride oxide in the insulating film (2) changes continuously, making it difficult to form an interface within it. While the increase in the r-interface level in the gate insulating film (2) is suppressed, the trap level 1 in the gate insulating film (2) is
Since the nitrogen component in the composition of OfN, ) continuously decreases from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side, silicon nitride (SiN, ) decreases in proportion to its [
The trap level J is reduced.
従って、この実施例に係るMOS l−ランジスタにお
いてはそのゲート絶縁膜(2)のr界面準位1とrトラ
ップ準位1が低減しているため、しきい値電圧VT8が
経時的に変化し難くなる利点を有している。Therefore, in the MOS l-transistor according to this example, the r-interface level 1 and the r-trap level 1 of the gate insulating film (2) are reduced, so that the threshold voltage VT8 changes over time. It has the advantage of being difficult.
「MOSトランジスタの製造工程」
以下、この実施例に係るMOS l−ランジスタの製造
工程を図面を参照して詳細に説明する。"Manufacturing Process of MOS Transistor" Hereinafter, the manufacturing process of the MOS l-transistor according to this embodiment will be explained in detail with reference to the drawings.
まず、第3図(A)に示すように、ガラス基板(1)上
にCrにて構成された厚さ500人のゲート電極(G)
を形成し、かつ、この面上に厚さ3000人の窒化酸化
珪素(Si、xNy)がら成るゲート絶縁膜(2)を成
膜する(第3図B参照)。First, as shown in FIG. 3(A), a gate electrode (G) with a thickness of 500 mm is made of Cr on a glass substrate (1).
A gate insulating film (2) made of silicon nitride oxide (Si, xNy) is formed to a thickness of 3000 nm on this surface (see FIG. 3B).
この場合、上記ゲート絶縁膜(2)は以下のような方法
にて成膜されている。すなわち、第4図に示すようなプ
ラズマCVD装置(10)を用い、がっ、この成膜室(
11)内へ窒化酸化珪素構成用のガスとしてSiH,+
NH++ N2Oの混合ガスを供給すると共に、各構成
用ガスの供給量を制御するマス・フロー・コントローラ
(12)によりその混合ガスの流量比を第5図に示すよ
うに経時的に変化させことにより、第6図の原子組成比
で示された組成のゲート絶縁膜(2)、すなわち、その
窒素成分がアモルファスシリコン半導体層(3)側から
ゲート電極(G)側へ向かって連続的に減少する一方、
その酸素成分は反対にアモルファスシリコン半導体層(
3)側からゲート電極(G)側へ向かって連続的に増加
しているゲート絶縁膜(2)を成膜した。尚、この時の
成膜条件は、ガラス基板温度:350℃、圧カニ 0.
2Torr 、及び、REパワー : 100Wであっ
た。In this case, the gate insulating film (2) is formed by the following method. That is, using a plasma CVD apparatus (10) as shown in FIG.
11) SiH, + as a gas for forming silicon nitride oxide
By supplying a mixed gas of NH+++N2O and changing the flow rate ratio of the mixed gas over time as shown in Fig. 5 using a mass flow controller (12) that controls the supply amount of each constituent gas. , the gate insulating film (2) has the composition shown by the atomic composition ratio in FIG. 6, that is, its nitrogen component continuously decreases from the amorphous silicon semiconductor layer (3) side toward the gate electrode (G) side. on the other hand,
On the contrary, the oxygen component is in the amorphous silicon semiconductor layer (
A gate insulating film (2) was formed which continuously increases from the 3) side toward the gate electrode (G) side. The film forming conditions at this time were: glass substrate temperature: 350°C, pressure crab: 0.
2 Torr and RE power: 100W.
次に、真空を破らずにガスのみを切換えて厚さ500人
のアモルファスシリコン(a−3i:H) 半導体層(
3)と厚さ1500人の窒化膜(4゛)とを成膜しく第
3図C参照)、更に、この面上にポジ型のレジスト層(
r)を成膜した(第3図り参照)。Next, only the gas was switched without breaking the vacuum to form an amorphous silicon (a-3i:H) semiconductor layer (
3) and a nitride film (4゛) with a thickness of 1,500 yen (see Figure 3C), and then a positive resist layer (
r) was formed into a film (see the third diagram).
そして、第3図(E)に示すように上記ガラス基板(1
)側から光照射して露光部位のレジスト層(r)を現像
剤により溶解可能な性質に変化させた後、現像剤で露光
部位のレジスト層(r)を除去する(第3図C参照)一
方、露出された窒化膜(4′)をバッフアートフッ酸に
て溶解除去し、第3図(G)に示すような保護層(4)
を形成する。Then, as shown in FIG. 3(E), the glass substrate (1
) side to change the resist layer (r) in the exposed area to a property that can be dissolved by a developer, and then remove the resist layer (r) in the exposed area with the developer (see Figure 3C). On the other hand, the exposed nitride film (4') is dissolved and removed with buffered hydrofluoric acid to form a protective layer (4) as shown in Figure 3 (G).
form.
次いで、この面上にプラズマCVD法により厚さ100
0人のn+アモルファスシリコン(n” a−5i)を
成膜してオーミック接触形成層(5)を形成し、更に、
この面上に1μmのアルミニウム(AI)膜(6)を成
膜した後(第3図C参照)、このアルミニウム膜(6)
をバターニング処理して第3図(I)に示すようなソー
ス電極(S) ・ドレイン電極(D)を形成し、かつ
、これ等電極から露出するオーミック接触形成層(5)
の一部ををドライエツチングにより除去して第3図(J
)に示すようなMOS トランジスタを求めた。Next, a film with a thickness of 100 mm is formed on this surface by plasma CVD method.
An ohmic contact forming layer (5) is formed by depositing 0 n+ amorphous silicon (n" a-5i), and further,
After forming a 1 μm aluminum (AI) film (6) on this surface (see Figure 3C), this aluminum film (6)
are patterned to form a source electrode (S) and a drain electrode (D) as shown in FIG. 3(I), and an ohmic contact forming layer (5) exposed from these electrodes.
3 (J) was removed by dry etching.
) was obtained.
尚、上記ゲート絶縁膜(2)を構成する窒化酸化珪素(
SiOxNy)の組成については、第7図に示すように
ゲート電極(G)側の組成を5iO0に、またアモルフ
ァスシリコン半導体層(3)側の組成をSiNxとし、
かつこれ等間の組成についてその窒素原子と酸素原子が
連続的に変化するS+0−Nyの構成にしてもよい。Note that silicon nitride oxide (
Regarding the composition of SiOxNy), as shown in FIG. 7, the composition on the gate electrode (G) side is 5iO0, and the composition on the amorphous silicon semiconductor layer (3) side is SiNx.
Further, the composition between these may be S+0-Ny in which the nitrogen atoms and oxygen atoms change continuously.
◎第二実施例
この実施例は、本発明を1ブレーナ型」のMOSトラン
ジスタに適用したものである。◎Second Embodiment In this embodiment, the present invention is applied to a 1-brainer type MOS transistor.
すなわち、この薄膜のMOS l−ランジスタは、第8
図に示すようにガラス基板(1)と、このガラス基板(
1)上に設けられた厚さ2000人のアモルファスシリ
コン半導体層(3)と、このアモルファスシリコン半導
体層(3)上に積層された厚さ3000人の窒化酸化珪
素(SiO□N、)から成るゲート絶縁膜(2)と、こ
のゲート絶縁膜(2)上に設けられたC「にて形成され
た1000人のゲート電極(G)と、上記アモルファス
シリコン半導体層(3)の両端部位に設けられたソース
電極(S)・ドレイン電極(D)と、上記ゲート絶縁膜
(2)に設けられたコンタクトホール(7)を介してソ
ース電極(S) ・ドレイン電極(D)に接続された
AIの配線部(8)とでその主要部が構成され、かつ、
上記ゲート絶縁膜(2)を構成する窒化酸化珪素(Si
O,N、)については、その窒素成分がアモルファスシ
リコン半導体層(3)側からゲート電極(G)側へ向か
って連続的に減少する一方、その酸素成分は反対にアモ
ルファスシリコン半導体層(3)側からゲート電極(G
)側へ向かって連続的に増加するように成膜されている
ものである。That is, this thin film MOS l-transistor is
As shown in the figure, the glass substrate (1) and this glass substrate (
1) Consisting of an amorphous silicon semiconductor layer (3) with a thickness of 2000 nm provided above and silicon nitride oxide (SiO□N) laminated on this amorphous silicon semiconductor layer (3) with a thickness of 3000 nm. A gate insulating film (2), a gate electrode (G) formed on the gate insulating film (2), and a gate electrode (G) formed on the amorphous silicon semiconductor layer (3) at both ends of the amorphous silicon semiconductor layer (3). AI connected to the source electrode (S) and drain electrode (D) through the source electrode (S) and drain electrode (D) and the contact hole (7) provided in the gate insulating film (2). The main part is constituted by the wiring part (8), and
Silicon nitride oxide (Si) constituting the gate insulating film (2)
Regarding O, N,), the nitrogen component continuously decreases from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side, while the oxygen component decreases conversely from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side. Gate electrode (G) from the side
) The film is formed so as to continuously increase toward the side.
そして、この「ブレーナ型J MOSトランジスタに
おいても、ゲート絶縁膜(2)を窒化酸化珪素(StO
lNy )で構成すると共に、この窒化酸化珪素(Si
O,N、) 膜中の窒素成分がアモルファスシリコン半
導体層(3)側からゲート電極(G)側へ向かって連続
的に減少している一方、酸素成分は反対にアモルファス
シリコン半導体層(3)側からゲート電極(G)側へ向
かって連続的に増加しているため、
このゲート絶縁膜(2)においてはそのアモルファスシ
リコン半導体層(3)と隣接する側の酸素成分が少なく
、窒化シリコン(SiN、 )と同−若しくはこれと近
似する構成の窒化酸化珪素が上記アモルファスシリコン
半導体層(3)と隣接することになりこれ等隣接間にお
ける「界面準位1が減少し、かつ、上記ゲート絶縁膜(
2)内における窒化酸化珪素の組成は連続的に変化しそ
の内部において界面が形成され難いことから複数の材料
でゲート絶縁膜(2)を構成しているにも拘らずこのゲ
ート絶縁膜(2)内における「界面準位」の増加が抑制
される一方、
このゲート絶縁膜(2)内のrトラップ準位1について
は、ゲート絶縁膜(2)を構成する窒化酸化珪素(Si
OfNF)組成中の窒素成分が上記アモルファスシリコ
ン半導体層(3)側からゲート電極(G)側へ向かって
連続的に減少しているため、ゲート絶縁膜(2)内の窒
化シリコン(SiN、 )の比率が少なくなる分その「
トラップ準位1が低減されている。Also in this Brehner-type JMOS transistor, the gate insulating film (2) is made of silicon nitride oxide (StO
This silicon nitride oxide (Si
O, N,) While the nitrogen component in the film decreases continuously from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side, the oxygen component, on the contrary, decreases from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side. Since the oxygen component increases continuously from the side to the gate electrode (G) side, in this gate insulating film (2), the oxygen component on the side adjacent to the amorphous silicon semiconductor layer (3) is small, and the silicon nitride ( Silicon nitride oxide having the same or similar structure to SiN, ) is adjacent to the amorphous silicon semiconductor layer (3), so that the "interface level 1" between these adjacent layers is reduced, and the gate insulation film(
The composition of silicon nitride oxide in the silicon nitride oxide layer (2) changes continuously, making it difficult to form an interface therein. ) is suppressed, while the r-trap level 1 in the gate insulating film (2) is suppressed by the silicon nitride oxide (Si) constituting the gate insulating film (2).
Since the nitrogen component in the composition of OfNF continuously decreases from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side, silicon nitride (SiN, ) in the gate insulating film (2) As the ratio of
Trap level 1 is reduced.
従って、この実施例に係る「ブレーナ型J MOSト
ランジスタにおいてもそのゲート絶縁膜(2)の「界面
準位」と「トラップ準位1が低減しているため、しきい
値電圧VTHが経時的に変化し難くなる利点を有してい
る。Therefore, in the Brehner-type JMOS transistor according to this embodiment, the threshold voltage VTH also decreases over time because the interface level and trap level 1 of the gate insulating film (2) decrease. It has the advantage of being difficult to change.
「MOSトランジスタの製造工程」
以下、第二実施例に係るMOS )ランジスタの製造工
程を図面を参照して詳細に説明する。"Manufacturing Process of MOS Transistor" Hereinafter, the manufacturing process of the MOS transistor according to the second embodiment will be explained in detail with reference to the drawings.
まず、第9図(A)に示すように、ガラス基板(1)上
にアモルファスシリコン半導体層(3)を形成し、更に
プラズマCVD法により厚さ3000人の窒化酸化珪素
(SxO−Ny)から成るゲート絶縁膜(2)を成膜し
た後(第9図B参照)、第9図(C)に示すように厚さ
1000人のCr膜(G′)をスパッタリング法にて着
膜し、かつ、この上面にレジスト層(r)をパターン状
に形成する。First, as shown in FIG. 9(A), an amorphous silicon semiconductor layer (3) is formed on a glass substrate (1), and then silicon nitride oxide (SxO-Ny) is formed to a thickness of 3000 nm using the plasma CVD method. After forming the gate insulating film (2) (see FIG. 9B), as shown in FIG. Further, a resist layer (r) is formed in a pattern on this upper surface.
尚、上記ゲート絶縁膜(2)内の原子組成については、
第一実施例と同様その構成用混合ガスの流量比を経時的
に変化させることにより、その窒素成分がアモルファス
シリコン半導体層(3)側からゲート電極(G)側へ向
かって連続的に減少する一方、その酸素成分は反対にア
モルファスシリコン半導体層(3)側からゲート電極(
G)側へ向かって連続的に増加するように調整されてい
る。Regarding the atomic composition in the gate insulating film (2),
As in the first embodiment, by changing the flow rate ratio of the constituent gas mixture over time, the nitrogen component decreases continuously from the amorphous silicon semiconductor layer (3) side to the gate electrode (G) side. On the other hand, the oxygen component flows from the amorphous silicon semiconductor layer (3) side to the gate electrode (
G) It is adjusted so that it increases continuously toward the side.
次に、上記レジスト層(r)から露出するCr膜(G゛
)をエツチング法により除去し第9図(D)に示すよう
なゲート電極(G)を形成し、かつ第9図(E)に示す
ようにこの面上からゲート絶縁膜(2)を介しイオン注
入法にてアモルファスシリコン半導体層(3)の両端部
位に2 X 10”1ons/ crlのp+イオンを
注入してソース電極(S)ドレイン電極(D)を形成し
た。Next, the Cr film (G) exposed from the resist layer (r) is removed by an etching method to form a gate electrode (G) as shown in FIG. 9(D), and as shown in FIG. 9(E). As shown in Figure 2, p+ ions of 2 x 10" 1ons/crl are implanted into both end portions of the amorphous silicon semiconductor layer (3) from above through the gate insulating film (2) by an ion implantation method to form a source electrode (S). ) A drain electrode (D) was formed.
そして、上記ゲート絶縁膜(2)にコンタクトホール(
7)を開設し、かつ、このコンタクトホール(7)を介
し上記ソース電極(S) ・ドレイン電極(D)に接
続されたアルミニウムの配線部(8)を形成して第9図
(F)に示すようなMOSトランジスタを求めた。Then, a contact hole (
7) and form an aluminum wiring part (8) connected to the source electrode (S) and drain electrode (D) through this contact hole (7), as shown in FIG. 9(F). A MOS transistor as shown was obtained.
◎第三実施例
この実施例は、本発明を1スタガー型1のMOSトラン
ジスタに適用したものである。◎Third Embodiment In this embodiment, the present invention is applied to one stagger type MOS transistor.
すなわち、第1O図(A)に示すようにガラス基板(1
)上にスパッタリング法(スパッタ条件はパワー・・・
1.OkW、圧力・・・8 mTorr 、ガラス基板
温度・・・150℃であった)により1000人のタン
タル層(91)を着膜し、かつ、この面上に減圧CVD
法(ガラス基板温度・・・600℃、圧力・・・0.3
−Torr 、ガス流量・・・SiH<二PH,:H,
=100:に100 SCCM)によりリンがドープさ
れた厚さ1000人のアモルファスシリコン層(92)
を成膜した後、これをパターニング処理して第1θ図(
B)に示すようなソース電極(S) ・ドレイン電極
(D)を形成した。That is, as shown in FIG. 1O(A), a glass substrate (1
) on sputtering method (sputtering conditions are power...
1. A 1,000-layer tantalum layer (91) was deposited on this surface using a 1000 kW, a pressure of 8 mTorr, and a glass substrate temperature of 150°C, and low-pressure CVD was performed on this surface.
method (glass substrate temperature...600℃, pressure...0.3
-Torr, gas flow rate...SiH<2PH, :H,
1000 nm thick amorphous silicon layer doped with phosphorus (92)
After forming a film, it is patterned and shown in Figure 1θ (
A source electrode (S) and a drain electrode (D) as shown in B) were formed.
次に、第1θ図(C)に示すように減圧CVD法(ガラ
ス基板温度・・・550℃、圧力・・・0.3Torr
、ガス流量・・・SiH,=lOOSCCM)により
アモルファスシリコン(3゛)を成膜し、かつ窒素雰囲
気中で600℃、12時間のアニール処理を施してポリ
シリコン半導体層(3)にした後、第1θ図(D)に示
すようにプラズマCVD法(ガラス基板温度:350℃
、圧力+ 0.2Torr 、 RFパワー: 100
W)により、厚さ1000人の窒化酸化珪素(SiOI
NF)から成るゲート絶縁膜(2)を成膜した。尚、上
記ゲート絶縁膜(2)内の原子組成については、第一実
施例と同様その構成用混合ガスの流量比を経時的に変化
させることにより、その窒素成分がポリシリコン半導体
層(3)側からゲート電極(G)側へ向かって連続的に
減少する一方、その酸素成分は反対にポリシリコン半導
体層(3)側からゲート電極(G)側へ向かって連続的
に増加するように調整されている。Next, as shown in FIG.
, gas flow rate...SiH,=lOOSCCM) to form a film of amorphous silicon (3゛), and annealing at 600° C. for 12 hours in a nitrogen atmosphere to form a polysilicon semiconductor layer (3). As shown in Fig. 1θ (D), plasma CVD method (glass substrate temperature: 350°C)
, Pressure + 0.2 Torr, RF power: 100
Silicon nitride oxide (SiOI) with a thickness of 1000
A gate insulating film (2) made of NF) was formed. As for the atomic composition in the gate insulating film (2), by changing the flow rate ratio of the constituent gas mixture over time as in the first embodiment, the nitrogen component is changed to the polysilicon semiconductor layer (3). The oxygen component is adjusted so that it continuously decreases from the polysilicon semiconductor layer (3) side toward the gate electrode (G) side, while the oxygen component increases continuously from the polysilicon semiconductor layer (3) side toward the gate electrode (G) side. has been done.
次いで、第10図(E)に示すように上記ゲート絶縁膜
(2)上に厚さ1μmのアルミニウムにより構成された
ゲート電極(G)を形成し「スタガー型J MOS )
ランジスタを求めた。Next, as shown in FIG. 10(E), a gate electrode (G) made of aluminum with a thickness of 1 μm is formed on the gate insulating film (2) to form a "staggered JMOS".
I asked for a lungister.
そして、この「スタガー型JMO5)ランジスタにおい
ても、ゲート絶縁膜(2)を窒化酸化珪素(SiO,N
、)で構成すると共に、この窒化酸化珪素(SiO□N
、)膜中の窒素成分がポリシリコン半導体層(3)側か
らゲート電極(G)側へ向かって連続的に減少している
一方、酸素成分は反対にポリシリコン半導体層(3)側
からゲート電極(G)側へ向かって連続的に増加してい
るため、このゲート絶縁膜(2)においてはそのポリシ
リコン半導体層(3)と隣接する側の酸素成分が少なく
、窒化シリコン(SiN、 )と同−若しくはこれと近
似する構成の窒化酸化珪素が上記ポリシリコン半導体層
(3)と隣接することになりこれ等隣接間におけるT界
面準位1が減少し、かつ、上記ゲート絶縁膜(2)内に
おける窒化酸化珪素の組成は連続的に変化しその内部に
おいて界面か形成され難いことから複数の材料でゲート
絶縁膜(2)を構成しているにも拘らずこのゲート絶縁
膜(2)内におけるr界面準位1の増加が抑制される一
方、
このゲート絶縁膜(2)内の「トラップ準位Jについて
は、ゲート絶縁膜(2)を構成する窒化酸化珪素(Si
O,N、)組成中の窒素成分が上記ポリシリコン半導体
層(3)側からゲート電極(G)側へ向かって連続的に
減少しているため、ゲート絶縁膜(2)内の窒化シリコ
ン(SiN、 )の比率が少なくなる分そのrトラップ
準位」が低減されている。Also in this "stagger type JMO5" transistor, the gate insulating film (2) is made of silicon nitride oxide (SiO,N
), and this silicon nitride oxide (SiO□N
,) While the nitrogen component in the film decreases continuously from the polysilicon semiconductor layer (3) side to the gate electrode (G) side, the oxygen component decreases from the polysilicon semiconductor layer (3) side to the gate electrode (G) side. Since the oxygen component continuously increases toward the electrode (G) side, in this gate insulating film (2), the oxygen component on the side adjacent to the polysilicon semiconductor layer (3) is small, and silicon nitride (SiN, ) Since silicon nitride oxide having the same or similar structure is adjacent to the polysilicon semiconductor layer (3), the T interface level 1 between these adjacent layers is reduced, and the gate insulating film (2) is adjacent to the polysilicon semiconductor layer (3). ) The composition of silicon nitride oxide changes continuously, making it difficult to form an interface within the gate insulating film (2), even though the gate insulating film (2) is composed of multiple materials. While the increase in the r-interface level 1 in the gate insulating film (2) is suppressed, the trap level J in the gate insulating film (2) is
Since the nitrogen component in the composition (O, N, ) continuously decreases from the polysilicon semiconductor layer (3) side to the gate electrode (G) side, the silicon nitride ( As the ratio of SiN, ) decreases, the r-trap level is reduced.
従って、この実施例に係るrスタガー型J MOSト
ランジスタにおいてもそのゲート絶縁膜(2)の「界面
準位jと「トラップ準位Jが低減しているため、しきい
値電圧VTHが経時的に変化し難くなる利点を有してい
る。Therefore, in the r-stagger type J MOS transistor according to this embodiment, the threshold voltage VTH also decreases over time because the "interface level j" and the "trap level J" of the gate insulating film (2) are reduced. It has the advantage of being difficult to change.
請求項1に係る発明によれば、
そのゲート絶縁膜においてはそのシリコン半導体層と隣
接する側の酸素成分が少なく、窒化シリコン(SiN、
)と同−若しくはこれと近似する構成の窒化酸化珪素
が上記シリコン半導体層と隣接することになりこれ等隣
接間における「界面準位1が減少し、かつ、上記ゲート
絶縁膜内における窒化酸化珪素の組成は連続的に変化し
その内部において界面が形成され難いことから複数の材
料でゲート絶縁膜を構成しているにも拘らずこのゲート
絶縁膜内におけるr界面準位1の増加が抑制される一方
、
このゲート絶縁膜内の1トラップ準位1については、こ
れを構成する窒化酸化珪素(3i0.N、)組成中の窒
素成分が上記シリコン半導体層側からゲート電極側へ向
かって連続的に減少しているためにゲート絶縁膜内の窒
化シリコン(SiN、)の比率が少なくなる分、その「
トラップ準位1の低減をも図ることが可能となる。According to the invention according to claim 1, in the gate insulating film, the oxygen component on the side adjacent to the silicon semiconductor layer is small, and silicon nitride (SiN,
) with a structure similar to or similar to this is adjacent to the silicon semiconductor layer, the "interface level 1" between these adjoining layers is reduced, and the silicon nitride oxide in the gate insulating film is The composition of the gate insulating film changes continuously and it is difficult to form an interface therein, so even though the gate insulating film is composed of multiple materials, the increase in the r-interface level 1 in the gate insulating film is suppressed. On the other hand, regarding one trap level 1 in this gate insulating film, the nitrogen component in the silicon nitride oxide (3i0.N,) composition constituting it is continuous from the silicon semiconductor layer side to the gate electrode side. As the ratio of silicon nitride (SiN) in the gate insulating film decreases,
It is also possible to reduce the trap level 1.
従って、薄膜半導体装置におけるしきい値電圧が経時的
に変化し難くなる効果を有している。Therefore, this has the effect of making it difficult for the threshold voltage in the thin film semiconductor device to change over time.
また、請求項2に係る発明によれば、
窒化酸化珪素(SiO,N、)膜中の窒素成分がシリコ
ン半導体層側からゲート電極側へ向かって連続的に減少
している一方、酸素成分は反対にシリコン半導体層側か
らゲート電極側へ向かって連続的に増加しているゲート
絶縁膜を確実に形成することが可能になるため、
請求項1に係る薄膜半導体装置を簡便に製造できる効果
を有している。Further, according to the invention according to claim 2, the nitrogen component in the silicon nitride oxide (SiO,N) film decreases continuously from the silicon semiconductor layer side to the gate electrode side, while the oxygen component decreases continuously from the silicon semiconductor layer side to the gate electrode side. On the other hand, since it is possible to reliably form a gate insulating film that continuously increases from the silicon semiconductor layer side to the gate electrode side, the thin film semiconductor device according to claim 1 can be manufactured easily. have.
第1図〜第1O図は本発明の実施例を示しており、第1
図は第一実施例に係る「逆スタガー型J MOSトラン
ジスタの概略斜視図、第2図は第1図の■■面断面図、
第3図(A)〜(J)はこのMOSトランジスタの製造
工程を示す工程説明図、第4図はこのMOSトランジス
タの製造に使用したプラズマCVD装置の概略構成図、
第5図はこのプラズマCVD装置内へ供給した各構成用
ガスの経時的ガス流量変化を示したグラフ図、第6図は
成膜されたゲート絶縁膜の膜厚方向の原子組成比を示す
グラフ図、第7図は変形例に係るゲート絶縁膜の膜厚方
向の原子組成比を示すグラフ図、第8図は第二実施例に
係るrブレーナ型J MOS トランジスタの断面図、
第9図(A)〜(F)はこのMOSトランジスタの製造
工程を示す工程説明図、第10図(A)〜(E)は第三
実施例に係るrスタガー型J MOS トランジスタの
製造工程を示す工程説明図であり、また、第11図〜第
14図は従来例を示しており、第11図は従来のr逆ス
タガー型1と称するMOS型の薄膜トランジスタの概略
斜視図、第12図は第11図のxn−xn面断面図、第
13図は従来のrスタガー型」と称するMOS型の薄膜
トランジスタの概略斜視図、第14図は第13図のXI
V−XIV面断面図、第15図はそのゲート絶縁膜とこ
れに隣接するシリコン半導体層間のエネルギバンド図で
ある。
〔符号説明〕
(G)・・・ゲート電極
(S)・・・ソース電極
(D)
・・・ドレイン電極
・・・ガラス基板
・・・ゲート絶縁膜
・・・ポリシリコン半導体層
特 許 出 願 人 富士ゼロックス株式会社代理人弁
理土中村智廣(外2名)
第
図
第
図
第
図
第
図
第
図
時
間
第
図
第
図
第
図
(膜厚)
第
図
(膜厚)
第
図
第
図
第10図
第10図
第11図
↓・
第12
図
第13図
第14
図
第15図Figures 1 to 1O show embodiments of the present invention.
The figure is a schematic perspective view of an inverted staggered JMOS transistor according to the first embodiment, and Figure 2 is a cross-sectional view of Figure 1.
3(A) to 3(J) are process explanatory diagrams showing the manufacturing process of this MOS transistor, FIG. 4 is a schematic configuration diagram of the plasma CVD apparatus used for manufacturing this MOS transistor,
Fig. 5 is a graph showing the change in gas flow rate over time of each constituent gas supplied into this plasma CVD apparatus, and Fig. 6 is a graph showing the atomic composition ratio in the film thickness direction of the gate insulating film formed. 7 is a graph showing the atomic composition ratio in the film thickness direction of the gate insulating film according to the modified example, and FIG. 8 is a cross-sectional view of the r-brainer type J MOS transistor according to the second embodiment.
9(A) to (F) are process explanatory diagrams showing the manufacturing process of this MOS transistor, and FIGS. 10(A) to (E) are process explanatory diagrams showing the manufacturing process of the r stagger type J MOS transistor according to the third embodiment. FIGS. 11 to 14 show conventional examples, and FIG. 11 is a schematic perspective view of a conventional MOS type thin film transistor called r inverted stagger type 1, and FIG. 11 is an xn-xn plane sectional view, FIG. 13 is a schematic perspective view of a conventional MOS type thin film transistor called "r stagger type", and FIG. 14 is an XI of FIG. 13.
FIG. 15, a sectional view taken along the V-XIV plane, is an energy band diagram between the gate insulating film and the silicon semiconductor layer adjacent thereto. [Explanation of symbols] (G)...Gate electrode (S)...Source electrode (D)...Drain electrode...Glass substrate...Gate insulating film...Polysilicon semiconductor layer Patent application Person Fuji Xerox Co., Ltd. Patent Attorney Tomohiro Tsunakamura (2 others) Fig. Fig. Fig. Fig. Fig. Time Fig. Fig. Fig. Fig. Fig. 10 Figure 10 Figure 11 ↓・ 12 Figure 13 Figure 14 Figure 15
Claims (2)
する薄膜のシリコン半導体層と、このシリコン半導体層
に接続されたソース・ドレイン電極と、ゲート絶縁膜を
介し上記シリコン半導体層に対向して配設されたゲート
電極とを備える薄膜半導体装置において、 上記ゲート絶縁膜を窒化酸化珪素(SiO_xN_y)
で構成すると共に、この窒化酸化珪素(SiO_xN_
y)膜中の窒素成分が上記シリコン半導体層側からゲー
ト電極側へ向かって連続的に減少している一方、酸素成
分は反対にシリコン半導体層側からゲート電極側へ向か
って連続的に増加していることを特徴とする薄膜半導体
装置。(1) An insulating substrate, a thin silicon semiconductor layer provided on this substrate and forming an active layer, a source/drain electrode connected to this silicon semiconductor layer, and facing the silicon semiconductor layer through a gate insulating film. In a thin film semiconductor device comprising a gate electrode disposed as a gate insulating film, the gate insulating film is made of silicon nitride oxide (SiO_xN_y).
This silicon nitride oxide (SiO_xN_
y) While the nitrogen component in the film continuously decreases from the silicon semiconductor layer side to the gate electrode side, the oxygen component, on the contrary, continuously increases from the silicon semiconductor layer side to the gate electrode side. A thin film semiconductor device characterized by:
造方法において、 上記窒化酸化珪素(SiO_xN_y)で構成されたゲ
ート絶縁膜をケミカル・ベイパー・デボジッション(C
VD)法にて成膜すると共に、 このゲート絶縁膜の成膜処理中、その成膜室内に供給さ
れる窒化酸化珪素(SiO_xN_y)構成用の混合ガ
スについて、その窒素成分の比率が経時的に減少又は増
加する一方、酸素成分の比率は反対に増加又は減少する
よう上記混合ガスの組成比を連続的に変化させて供給す
ることを特徴とする薄膜半導体装置の製造方法。(2) In the method for manufacturing a thin film semiconductor device according to claim 1, the gate insulating film made of silicon nitride oxide (SiO_xN_y) is formed by chemical vapor deposition (C).
During the film formation process of this gate insulating film, the nitrogen component ratio of the mixed gas for forming silicon nitride oxide (SiO_xN_y) supplied into the film formation chamber changes over time. A method for manufacturing a thin film semiconductor device, characterized in that the composition ratio of the mixed gas is continuously changed and supplied so that the ratio of the oxygen component increases or decreases while the ratio of the oxygen component decreases or increases.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14861190A JPH0444274A (en) | 1990-06-08 | 1990-06-08 | Thin film semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14861190A JPH0444274A (en) | 1990-06-08 | 1990-06-08 | Thin film semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0444274A true JPH0444274A (en) | 1992-02-14 |
Family
ID=15456655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14861190A Pending JPH0444274A (en) | 1990-06-08 | 1990-06-08 | Thin film semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0444274A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5500380A (en) * | 1993-04-16 | 1996-03-19 | Goldstar Co., Ltd. | Method for fabricating thin film transistor |
US5508532A (en) * | 1994-06-16 | 1996-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with braded silicon nitride |
-
1990
- 1990-06-08 JP JP14861190A patent/JPH0444274A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5500380A (en) * | 1993-04-16 | 1996-03-19 | Goldstar Co., Ltd. | Method for fabricating thin film transistor |
US5508532A (en) * | 1994-06-16 | 1996-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with braded silicon nitride |
US5773325A (en) * | 1994-06-16 | 1998-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a variable concentration SiON gate insulating film |
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