JPH0442946A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0442946A JPH0442946A JP14806590A JP14806590A JPH0442946A JP H0442946 A JPH0442946 A JP H0442946A JP 14806590 A JP14806590 A JP 14806590A JP 14806590 A JP14806590 A JP 14806590A JP H0442946 A JPH0442946 A JP H0442946A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１Ｍ業上の利用分野１
本発明は半導体集積回路の製造に際して、同一の半導体
基板上に集積回路とは別に集積回路で用いているのもの
と同様な構成のトランジスタを単独に一つあるいは複数
個同時作製し製造］二程終了後に該トランジスタの特性
を−り定し、製造工程の管理を行なう目的で設ける半導
体装置に関する。
基板上に集積回路とは別に集積回路で用いているのもの
と同様な構成のトランジスタを単独に一つあるいは複数
個同時作製し製造］二程終了後に該トランジスタの特性
を−り定し、製造工程の管理を行なう目的で設ける半導
体装置に関する。
［従来の技術１
従来の半導体集積回路の製造工程の管理を行なう目的で
設ける半導体装置は、例えばＮ型半導体基板を用いてＰ
チャネル型トランジスタの特性を測定する場合は第２図
（ａ）、（ｂ）、（ｃ）の様に構成し、Ｎヂャネル型ト
ランジスタの特性を測定する場合は第２図（ｄ）、（ｅ
）、（ｆ）の様に構成する。ＰおよびＮヂャネル型ＭＯ
３ｔ−ランジスタ１９．２０．２４．２５のソース電接
端子１５は２つずつそれぞれ第２図（ｂ）、（ｅ）の様
に共通とする。グーｌ−電極端子１４も同様にそれぞれ
共通とする。基板端子１６はＰチャネルトランジスタの
場合は濃いＮ型拡散層２３を介して取り出し、Ｎチャネ
ルトランジスタの場合は基板が薄いＰ型拡散層１２とな
るので濃いＰ型拡散層３０を介して取り出す、ドレイン
電極端子エフ、１８はＰおよびＮチャネル型トランジス
タ１９．２０．２４．２５に対応して取り出す、ここで
ゲート電極端子１４はＮ型半導体基板１１とは接続され
ておらず電位的に浮いた状態となっている。
設ける半導体装置は、例えばＮ型半導体基板を用いてＰ
チャネル型トランジスタの特性を測定する場合は第２図
（ａ）、（ｂ）、（ｃ）の様に構成し、Ｎヂャネル型ト
ランジスタの特性を測定する場合は第２図（ｄ）、（ｅ
）、（ｆ）の様に構成する。ＰおよびＮヂャネル型ＭＯ
３ｔ−ランジスタ１９．２０．２４．２５のソース電接
端子１５は２つずつそれぞれ第２図（ｂ）、（ｅ）の様
に共通とする。グーｌ−電極端子１４も同様にそれぞれ
共通とする。基板端子１６はＰチャネルトランジスタの
場合は濃いＮ型拡散層２３を介して取り出し、Ｎチャネ
ルトランジスタの場合は基板が薄いＰ型拡散層１２とな
るので濃いＰ型拡散層３０を介して取り出す、ドレイン
電極端子エフ、１８はＰおよびＮチャネル型トランジス
タ１９．２０．２４．２５に対応して取り出す、ここで
ゲート電極端子１４はＮ型半導体基板１１とは接続され
ておらず電位的に浮いた状態となっている。
別の方法としてＰチャネル型トランジスタの場合は第３
図（ａ）、（ｂ）、（ｃ）の様に構成しＮチャネル型ト
ランジスタの場合は第３図（ｄ）、（ｅ）、（ｆ）の様
に構成する。ソース電極端子１５、基板電極端子１６、
ドレイン電極端子１７および１８の構成は第２図の場合
と同一である。ゲート電極端子１４はＰチャネル型トラ
ンジスタの場合濃いＰ拡散層３３と接続され、Ｎチャネ
ル型トランジスタの場合薄いＰ型拡散層１２の内側に設
けられた濃いＮ型拡散層３４と接続される。Ｐチャネル
トランジスタの場合はゲート電極端子１４と基板電極端
子１６の間にＰＮ接合ダイオード３１が形成される。Ｎ
チャネル型トランジスタの場合もゲート電極端子１４と
基板電極端子１６との間には同様にＰＮ接合ダイオード
３２が形成される。Ｐチャネル型トランジスタおよびＮ
チャネル型トランジスタの場合共エンハンスメント型ト
ランジスタを測定する場合はＰＮ接合ダイオード３１．
３２は逆バイアス状態となり、閾値電圧の測定時にはゲ
ート電極端子１４と基板電極端子１６間は導通しない、 これまではＮ型基板について述べたがＰ型基板について
は、前述の説明および図面でＰとＮを入れ換えることに
より全く同一に説明できる。
図（ａ）、（ｂ）、（ｃ）の様に構成しＮチャネル型ト
ランジスタの場合は第３図（ｄ）、（ｅ）、（ｆ）の様
に構成する。ソース電極端子１５、基板電極端子１６、
ドレイン電極端子１７および１８の構成は第２図の場合
と同一である。ゲート電極端子１４はＰチャネル型トラ
ンジスタの場合濃いＰ拡散層３３と接続され、Ｎチャネ
ル型トランジスタの場合薄いＰ型拡散層１２の内側に設
けられた濃いＮ型拡散層３４と接続される。Ｐチャネル
トランジスタの場合はゲート電極端子１４と基板電極端
子１６の間にＰＮ接合ダイオード３１が形成される。Ｎ
チャネル型トランジスタの場合もゲート電極端子１４と
基板電極端子１６との間には同様にＰＮ接合ダイオード
３２が形成される。Ｐチャネル型トランジスタおよびＮ
チャネル型トランジスタの場合共エンハンスメント型ト
ランジスタを測定する場合はＰＮ接合ダイオード３１．
３２は逆バイアス状態となり、閾値電圧の測定時にはゲ
ート電極端子１４と基板電極端子１６間は導通しない、 これまではＮ型基板について述べたがＰ型基板について
は、前述の説明および図面でＰとＮを入れ換えることに
より全く同一に説明できる。
［発明が解決しようとする課題］
第２図の様な半導体集積回路の製造工程の管理を行なう
目的で設ける半導体装置は、ゲート電極形成以後の工程
でドライエツチング工程やプラズマＣＶＤ工程でゲート
電極２８にイオンや電子の衝撃を受は電荷がゲート絶縁
膜と半導体基板界面に蓄積しやすい、この電荷によりＭ
ＩＳトランジスタの重要なパラメータである閾値電圧が
変化して工程管理ができなくなる。この閾値電圧の変化
を防ぐために第３図の様にゲート電極２８を該ＭＩＳＩ
−ランジスタ領域以外の分離した拡散層３３および３４
に接続して半導体基板側に電荷を逃がす、つまりこの場
合はゲート電極端子１４と基板電極端子の間にＰＮ接合
ダイオード３１および３２が入り該Ｍ工Ｓトランジスタ
がエンハンスメント型の時は閾値電圧が測定できるがデ
プレッション型の時はＰＮ接合ダイオード３１および３
２が順方向バイアスとなりゲート電極から基板へ電流が
流れて閾値電圧が測定できなくなるという問題点を有す
る。
目的で設ける半導体装置は、ゲート電極形成以後の工程
でドライエツチング工程やプラズマＣＶＤ工程でゲート
電極２８にイオンや電子の衝撃を受は電荷がゲート絶縁
膜と半導体基板界面に蓄積しやすい、この電荷によりＭ
ＩＳトランジスタの重要なパラメータである閾値電圧が
変化して工程管理ができなくなる。この閾値電圧の変化
を防ぐために第３図の様にゲート電極２８を該ＭＩＳＩ
−ランジスタ領域以外の分離した拡散層３３および３４
に接続して半導体基板側に電荷を逃がす、つまりこの場
合はゲート電極端子１４と基板電極端子の間にＰＮ接合
ダイオード３１および３２が入り該Ｍ工Ｓトランジスタ
がエンハンスメント型の時は閾値電圧が測定できるがデ
プレッション型の時はＰＮ接合ダイオード３１および３
２が順方向バイアスとなりゲート電極から基板へ電流が
流れて閾値電圧が測定できなくなるという問題点を有す
る。
本発明はこれらの様な従来の方法によると製造工程中に
発生する電荷による影響で閾値電圧が変化するあるいは
デプレッション型ＭＩＳトランジスタの閾値電圧が測定
できないといった欠点を取り除き、電荷の影響を受けな
いエンハンスメント型もデプレッション型も同時に特性
測定ができかつ半導体基板上の占有面積が小さい半導体
集積回路の製造工程の管理性なう目的で設ける半導体装
置を提供することを目的とする。
発生する電荷による影響で閾値電圧が変化するあるいは
デプレッション型ＭＩＳトランジスタの閾値電圧が測定
できないといった欠点を取り除き、電荷の影響を受けな
いエンハンスメント型もデプレッション型も同時に特性
測定ができかつ半導体基板上の占有面積が小さい半導体
集積回路の製造工程の管理性なう目的で設ける半導体装
置を提供することを目的とする。
［ｆｆ！朋を解決するための手段］
本発明の半導体装置は前述の課題を解決するためＭ工Ｓ
トランジスタのソース電極、ドレイン電極、ゲート電極
、基板電極より端子を引き出した半導体装置において、
ゲート電極と基板電極の間に順方向電極の流れる方向が
互いに逆の２つ以上のＰＮ接合ダイオードを入れて両電
極間を接続したことを特徴とする。更に該半導体装置の
半導体基板上の占有面積を小さくするために複数のＭＩ
Ｓトランジスタにおいて、ソース電極、ドレイン電極、
ゲート電極、基板電極のうち同種の電極をゲート電極を
含む少なくとも１種類以上の同種の電極を接続し共通端
子として取り出したことを特徴とする。
トランジスタのソース電極、ドレイン電極、ゲート電極
、基板電極より端子を引き出した半導体装置において、
ゲート電極と基板電極の間に順方向電極の流れる方向が
互いに逆の２つ以上のＰＮ接合ダイオードを入れて両電
極間を接続したことを特徴とする。更に該半導体装置の
半導体基板上の占有面積を小さくするために複数のＭＩ
Ｓトランジスタにおいて、ソース電極、ドレイン電極、
ゲート電極、基板電極のうち同種の電極をゲート電極を
含む少なくとも１種類以上の同種の電極を接続し共通端
子として取り出したことを特徴とする。
第１図（ａ）の場合のＰチャネルエンハンスメント型Ｍ
ＯＳ）ランジスタ１９の閾値電圧を測定する時はソース
電極端子１５と基板電極端子１６を接続して接地し、ド
レイン電極端子１７とゲート電極端子１４を接続して負
電圧を印加して電流を測定する。この時ＰＮ接合ダイオ
ード２１は順方向バイアスとなるがＰＮ接合ダイオード
２２が逆方向バイアスとなるためにゲート電極端子】４
と基板電極端子１６の間にはほとんど電流は流れない。
ＯＳ）ランジスタ１９の閾値電圧を測定する時はソース
電極端子１５と基板電極端子１６を接続して接地し、ド
レイン電極端子１７とゲート電極端子１４を接続して負
電圧を印加して電流を測定する。この時ＰＮ接合ダイオ
ード２１は順方向バイアスとなるがＰＮ接合ダイオード
２２が逆方向バイアスとなるためにゲート電極端子】４
と基板電極端子１６の間にはほとんど電流は流れない。
Ｐチャネルラブ１ノツシヨン型Ｍｏ５ｔ−ランンスタ２
０の場合（′ｉミド１ツイン電端子１８とゲート電極端
子１４を接緒して正電圧を印加するがＰＮ接合ダイオー
ド２１が逆方向バイアスとなるためグーｌ−電極端子１
４と基板電極端子１６間にはほとんど電流は流れない。
０の場合（′ｉミド１ツイン電端子１８とゲート電極端
子１４を接緒して正電圧を印加するがＰＮ接合ダイオー
ド２１が逆方向バイアスとなるためグーｌ−電極端子１
４と基板電極端子１６間にはほとんど電流は流れない。
またこの２つのＰＮ接合ダイオードは製造工程中で形成
された段階以降で、ドライエツチング工程やプラズマＣ
ＶＤ工程中にイオンや電子の衝撃を受しづて電極にたま
る電荷をＰＮ接合の空乏層中に貯えたり、その電荷を半
導体基板側へ逃がす動ぎをする、 第１図（ｄ）のＮチャネルエンハンスメント型Ｍ ＯＳ
トランジスタ２４とＮチャネルアブ１ノツシヨン型Ｍ
ＯＳ ｈランラスタ２５のゲート電極端子１４と基板
１に極端子１６間にある２つのＰＮ接合ダイオード２６
．２７も前述のＰチャネルの場合と全く同一の働きをす
る。
された段階以降で、ドライエツチング工程やプラズマＣ
ＶＤ工程中にイオンや電子の衝撃を受しづて電極にたま
る電荷をＰＮ接合の空乏層中に貯えたり、その電荷を半
導体基板側へ逃がす動ぎをする、 第１図（ｄ）のＮチャネルエンハンスメント型Ｍ ＯＳ
トランジスタ２４とＮチャネルアブ１ノツシヨン型Ｍ
ＯＳ ｈランラスタ２５のゲート電極端子１４と基板
１に極端子１６間にある２つのＰＮ接合ダイオード２６
．２７も前述のＰチャネルの場合と全く同一の働きをす
る。
［実 施 例］
本発明による半導体装置の構成をＮ型半導体基板を例と
して説明する。第１図（ａ）、（ｂ）、（Ｃ）はＰチャ
ネル型ＭＯ３Ｉ−ランジスタの場合でまずＮ型半導体基
板１１に不純物濃度がＩ×１０１″ｃｍ″′３台のＰ型
拡散層１２を形成する。このＰ型拡散層内部に不純物濃
度がＩ×１０１＊ｃ ｍ −２台の濃いＮ型拡散層１３
をＮ型基板の端子引き出しに用いる濃いＮ型拡散層２３
と同時に形成する。これに加えてＰチャネルエンハンス
メント型ＭＯ３）ランジスタ１９とＰチャネルアブ１ノ
ツシヨン型Ｍ ＯＳ ｈランジスタ２０を作成しこれら
のゲート電極２８をＮ型拡散層１３に接続する様にゲー
ト電極の材料であるりんドープポリシリコンを加工する
。更にアルミニウム配線でゲート電極２８より端子を引
き出しゲート電極端子１４を形成すると共に各トランジ
スタの拡散層および基板の濃いＮ型拡歓Ｍ２３より端子
を引き出しソース電極端子１５、ドレイン電極端子１７
．１８、基板電極端子１６を形成する。２つのＭＯＳ１
−ランジスタのソース電極は接続して共通端子とする。
して説明する。第１図（ａ）、（ｂ）、（Ｃ）はＰチャ
ネル型ＭＯ３Ｉ−ランジスタの場合でまずＮ型半導体基
板１１に不純物濃度がＩ×１０１″ｃｍ″′３台のＰ型
拡散層１２を形成する。このＰ型拡散層内部に不純物濃
度がＩ×１０１＊ｃ ｍ −２台の濃いＮ型拡散層１３
をＮ型基板の端子引き出しに用いる濃いＮ型拡散層２３
と同時に形成する。これに加えてＰチャネルエンハンス
メント型ＭＯ３）ランジスタ１９とＰチャネルアブ１ノ
ツシヨン型Ｍ ＯＳ ｈランジスタ２０を作成しこれら
のゲート電極２８をＮ型拡散層１３に接続する様にゲー
ト電極の材料であるりんドープポリシリコンを加工する
。更にアルミニウム配線でゲート電極２８より端子を引
き出しゲート電極端子１４を形成すると共に各トランジ
スタの拡散層および基板の濃いＮ型拡歓Ｍ２３より端子
を引き出しソース電極端子１５、ドレイン電極端子１７
．１８、基板電極端子１６を形成する。２つのＭＯＳ１
−ランジスタのソース電極は接続して共通端子とする。
この様にしてゲート電極端子１４と基板電極端子１６間
に順方向電流の流れる方向が互いに逆の２つのＰＮ接合
ダイオード２ｍ ２２が形成される、 第１図（ｄ）、（ｅ）、（ｆ）はＮチャネル型Ｍｏ５ｔ
−ランジスタの場合でまずＮ型半導体基鈑１１に不純物
濃度がＩ Ｘ １０１″ｃｍ−”台のＰ型拡散層１２を
形成するにのＰ型拡散層外部の分離した場所に不純物濃
度がＩ Ｘ １０ ”Ｃｍ−”台のＰ型拡散１！２９を
Ｐ型拡散Ｎ１２の基板としての端子引き出しに用いる濃
いＰ型拡数層３０と同時に形成する７これに加えてＰ型
拡散層１２内部にＮチャネルエンハンスメント型ＭＯ５
）−ランジスタ２４とＮチャネルデプレッション型ＭＯ
Ｓｈランジスタ２５を作成しこれらのゲート電極２８を
濃いＰ型拡散層２９に接続してグー１−電極材料である
りんドープポリシリコンを加工する。更にアルミニウム
配線でグー１１１極端子１４を形成すると共に各１−ラ
ンジスタの拡散Ｎおよび基板としての濃いＰ型拡散層３
０より端子を引き出しソース電極端子１５、ドレインＷ
極端子１７．１８、基板電極１６を形成する。２つのＭ
ＯＳ ｈランジスクのソース電極は接続して共）！ｌ
端子とする。Ｐチャネル型の時と同様に順方向電流の流
れる方向が互いに逆の２つのＰＮ接合ダイオード２６．
２７が形成される。
に順方向電流の流れる方向が互いに逆の２つのＰＮ接合
ダイオード２ｍ ２２が形成される、 第１図（ｄ）、（ｅ）、（ｆ）はＮチャネル型Ｍｏ５ｔ
−ランジスタの場合でまずＮ型半導体基鈑１１に不純物
濃度がＩ Ｘ １０１″ｃｍ−”台のＰ型拡散層１２を
形成するにのＰ型拡散層外部の分離した場所に不純物濃
度がＩ Ｘ １０ ”Ｃｍ−”台のＰ型拡散１！２９を
Ｐ型拡散Ｎ１２の基板としての端子引き出しに用いる濃
いＰ型拡数層３０と同時に形成する７これに加えてＰ型
拡散層１２内部にＮチャネルエンハンスメント型ＭＯ５
）−ランジスタ２４とＮチャネルデプレッション型ＭＯ
Ｓｈランジスタ２５を作成しこれらのゲート電極２８を
濃いＰ型拡散層２９に接続してグー１−電極材料である
りんドープポリシリコンを加工する。更にアルミニウム
配線でグー１１１極端子１４を形成すると共に各１−ラ
ンジスタの拡散Ｎおよび基板としての濃いＰ型拡散層３
０より端子を引き出しソース電極端子１５、ドレインＷ
極端子１７．１８、基板電極１６を形成する。２つのＭ
ＯＳ ｈランジスクのソース電極は接続して共）！ｌ
端子とする。Ｐチャネル型の時と同様に順方向電流の流
れる方向が互いに逆の２つのＰＮ接合ダイオード２６．
２７が形成される。
前述のＭＯ５Ｉ−ランジスタの数は１つの場合でも適用
できまた３つ以上の場合でもゲート電極、ソース電極お
よび基板Ｗ棒を共通端子として取り出すことで適用でき
る。
できまた３つ以上の場合でもゲート電極、ソース電極お
よび基板Ｗ棒を共通端子として取り出すことで適用でき
る。
Ｐ型半導体基板の場合にも前述の説明でＰとＮをすべて
入れ換えることにより同様な構成を実理できる。
入れ換えることにより同様な構成を実理できる。
［発明の効果］
本発明の半導体装置を半導体集積回路の製造の際の製造
工程の管理を行なう目的で設けるモニターとして用いれ
ば、製造工程中でゲート電極にたまる電荷の影響をほと
んどなくしてＭ工Ｓトランジスタの特性が測定できると
共にエンハンスメント型トランジスタとデプレッション
型トランジスタの特性もゲート電極の配線を共通にして
測定することができる。更にゲート電極、ソース電極、
基板電極の配線が共通端子として取り出せることから各
端子の面積が不用になり半導体基板上に占める面積が小
さ（なる、また相補型ＭＯＳ集積回路製造工程において
も何ら付加する工程がなく所望の構成を実現できるので
より安価な集積回路を提供できる。
工程の管理を行なう目的で設けるモニターとして用いれ
ば、製造工程中でゲート電極にたまる電荷の影響をほと
んどなくしてＭ工Ｓトランジスタの特性が測定できると
共にエンハンスメント型トランジスタとデプレッション
型トランジスタの特性もゲート電極の配線を共通にして
測定することができる。更にゲート電極、ソース電極、
基板電極の配線が共通端子として取り出せることから各
端子の面積が不用になり半導体基板上に占める面積が小
さ（なる、また相補型ＭＯＳ集積回路製造工程において
も何ら付加する工程がなく所望の構成を実現できるので
より安価な集積回路を提供できる。
第１図は本発明の半導体装置の例でＰチャネル型ＭＯ３
Ｉ−ランジスタを２つ並列に結線した時の回路図（ａ）
と平面図（ｂ）と深さ方向の構造を示す断面図（Ｃ）お
よびＮチャネル型トランジスタを２つ並列に結線した時
の回路図（ｄ）と平面図（ｅ）と深さ方向の構造を示す
断面図（ｆ）。 第２図は従来の半導体装置の例でＰチャネル型ＭＯＳト
ランジスタを２つ並列に結線した時の回路図（ａ）と平
面図（ｂ）と深さ方向の構造を示す断面図（Ｃ）および
Ｎチャネル型トランジスタを２つ並列に結線した時の回
路図（ｄ）と平面図（ｅ）と深さ方向の構造を示す断面
図（ｆ）。 第３図はもう一つの従来の半導体装置の例でＰチャネル
型ＭＯＳ）ランジスタを２つ並列に結線した時の回路図
（ａ）と平面図（ｂ）と深さ方向の構造を示す断面図（
Ｃ）およびＮチャネル型トランジスタを２つ並列に結線
した時の回路図（ｄ）と平面図（ｅ）と深さ方向の構造
を示す断面図（ｆ）。 Ｎ型半導体基板 Ｐ型拡散層 濃いＮ型拡散層 ゲート電極端子 ソース電極端子 基板電極端子 ドレイン電極端子 ドレイン電極端子 Ｐチャネルエンハンスメント型ＭＯ Ｓトランジスタ ２０・・・Ｐチャネルデプレッション型ＭＯＳトランジ
スタ ＰＮ接合ダイオード ＰＮ接合ダイオード 濃いＮ型拡散層 Ｎチャネルエンハンスメント型ＭＯ Ｓトランジスタ ２５・・・Ｎチャネルデプレッション型ＭＯＳトランジ
スタ ＰＮ接合ダイオード ＰＮ接合ダイオード ゲート電極 濃いＰ型拡散層 濃いＰ型拡散層 ＰＮ接合ダイオード ２６ ・ ２７ ・ ２Ｂ ・ ２９ ・ ３０ ・ ３ ｌ ・ ３２ ・ ３３ ・ ３４ ・ ・・ＰＮ接合ダイオード ・濃いＰ型拡散層 ・・濃いＮ型拡散層 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１５゛／−
スミ植ｉム引 第 一 図 第 霞 第 ■ 図 第 第 回 篤
Ｉ−ランジスタを２つ並列に結線した時の回路図（ａ）
と平面図（ｂ）と深さ方向の構造を示す断面図（Ｃ）お
よびＮチャネル型トランジスタを２つ並列に結線した時
の回路図（ｄ）と平面図（ｅ）と深さ方向の構造を示す
断面図（ｆ）。 第２図は従来の半導体装置の例でＰチャネル型ＭＯＳト
ランジスタを２つ並列に結線した時の回路図（ａ）と平
面図（ｂ）と深さ方向の構造を示す断面図（Ｃ）および
Ｎチャネル型トランジスタを２つ並列に結線した時の回
路図（ｄ）と平面図（ｅ）と深さ方向の構造を示す断面
図（ｆ）。 第３図はもう一つの従来の半導体装置の例でＰチャネル
型ＭＯＳ）ランジスタを２つ並列に結線した時の回路図
（ａ）と平面図（ｂ）と深さ方向の構造を示す断面図（
Ｃ）およびＮチャネル型トランジスタを２つ並列に結線
した時の回路図（ｄ）と平面図（ｅ）と深さ方向の構造
を示す断面図（ｆ）。 Ｎ型半導体基板 Ｐ型拡散層 濃いＮ型拡散層 ゲート電極端子 ソース電極端子 基板電極端子 ドレイン電極端子 ドレイン電極端子 Ｐチャネルエンハンスメント型ＭＯ Ｓトランジスタ ２０・・・Ｐチャネルデプレッション型ＭＯＳトランジ
スタ ＰＮ接合ダイオード ＰＮ接合ダイオード 濃いＮ型拡散層 Ｎチャネルエンハンスメント型ＭＯ Ｓトランジスタ ２５・・・Ｎチャネルデプレッション型ＭＯＳトランジ
スタ ＰＮ接合ダイオード ＰＮ接合ダイオード ゲート電極 濃いＰ型拡散層 濃いＰ型拡散層 ＰＮ接合ダイオード ２６ ・ ２７ ・ ２Ｂ ・ ２９ ・ ３０ ・ ３ ｌ ・ ３２ ・ ３３ ・ ３４ ・ ・・ＰＮ接合ダイオード ・濃いＰ型拡散層 ・・濃いＮ型拡散層 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１５゛／−
スミ植ｉム引 第 一 図 第 霞 第 ■ 図 第 第 回 篤
Claims (2)
- （１）半導体基板上に１つあるいは複数のＭＩＳトラン
ジスタを形成し、該ＭＩＳトランジスタのソース電極、
ドレイン電極、ゲート電極、基板電極より端子を引き出
した半導体装置において、ゲート電極と基板電極の間に
順方向電流の流れる方向が互いに逆の２つ以上のＰＮ接
合ダイオードを入れて両電極間を接続したことを特徴と
する半導体装置。 - （２）請求項１の複数のＭＩＳトランジスタにおいて、
ソース電極、ドレイン電極、ゲート電極、基板電極のう
ち同種の電極をゲート電極を含む少なくとも１種類以上
の同種の電極を接続し共通端子として取り出したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14806590A JPH0442946A (ja) | 1990-06-06 | 1990-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14806590A JPH0442946A (ja) | 1990-06-06 | 1990-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442946A true JPH0442946A (ja) | 1992-02-13 |
Family
ID=15444415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14806590A Pending JPH0442946A (ja) | 1990-06-06 | 1990-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442946A (ja) |
-
1990
- 1990-06-06 JP JP14806590A patent/JPH0442946A/ja active Pending
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