JPH0441530B2 - - Google Patents
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- Publication number
- JPH0441530B2 JPH0441530B2 JP22051683A JP22051683A JPH0441530B2 JP H0441530 B2 JPH0441530 B2 JP H0441530B2 JP 22051683 A JP22051683 A JP 22051683A JP 22051683 A JP22051683 A JP 22051683A JP H0441530 B2 JPH0441530 B2 JP H0441530B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate
- comparator
- clock pulse
- offset voltage
- Prior art date
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- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、電圧コンパレータのオフセツト電
圧を補正してオフセツト電圧の影響を除去できる
ようにしたコンパレータのオフセツト補正方法に
関する。
圧を補正してオフセツト電圧の影響を除去できる
ようにしたコンパレータのオフセツト補正方法に
関する。
（従来技術）
従来、電圧コンパレータやオペアンプ（オペレ
ーシヨンアンプ）には、オフセツト電圧が存在
し、Ａ／Ｄコンバータや信号の増巾に使用した場
合、特性を劣化させる原因の一つとなつていた。
特にCMOS形コンパレータやオペアンプでは50
〜200mVの比較的大きなオフセツト電圧が存在
するため、扱うアナログ電圧の最小値および分解
能などが、このオフセツト電圧によつて制限さ
れ、前記Ａ／Ｄコンバータや信号の比較に使用し
たとき、その特性を大きく劣化させていた。
ーシヨンアンプ）には、オフセツト電圧が存在
し、Ａ／Ｄコンバータや信号の増巾に使用した場
合、特性を劣化させる原因の一つとなつていた。
特にCMOS形コンパレータやオペアンプでは50
〜200mVの比較的大きなオフセツト電圧が存在
するため、扱うアナログ電圧の最小値および分解
能などが、このオフセツト電圧によつて制限さ
れ、前記Ａ／Ｄコンバータや信号の比較に使用し
たとき、その特性を大きく劣化させていた。
（発明の目的）
この発明の目的は、このようなオフセツト電圧
を補正し、結果的にオフセツト電圧の影響を除去
することができ、特に、積分形Ａ／Ｄコンパレー
タにおけるオペアンプやコンパレータに適用して
顕著な効果を発揮するコンパレータのオフセツト
補正方法を得るにある。
を補正し、結果的にオフセツト電圧の影響を除去
することができ、特に、積分形Ａ／Ｄコンパレー
タにおけるオペアンプやコンパレータに適用して
顕著な効果を発揮するコンパレータのオフセツト
補正方法を得るにある。
（発明の概要）
この発明の要点は、同じオフセツト電圧を持つ
コンパレータを二つ並列に、しかも極性を反転し
て接続し、出力を論理処理することによつてオフ
セツト電圧を補正することにある。
コンパレータを二つ並列に、しかも極性を反転し
て接続し、出力を論理処理することによつてオフ
セツト電圧を補正することにある。
（実施例）
以下、この発明のコンパレータのオフセツト補
正方法の実施例を図面に基づき説明する。第１図
はその実施例に適用されるコンパレータのオフセ
ツト補正装置である。
正方法の実施例を図面に基づき説明する。第１図
はその実施例に適用されるコンパレータのオフセ
ツト補正装置である。
この第１図において、入力端子１はコンパレー
タ（オペアンプでも差しつかえない）３の（−）
入力端とコンパレータ４の（＋）入力端に接続さ
れている。この入力端子１には入力を積分した電
圧VINが印加される。
タ（オペアンプでも差しつかえない）３の（−）
入力端とコンパレータ４の（＋）入力端に接続さ
れている。この入力端子１には入力を積分した電
圧VINが印加される。
一方の入力端子２はコンパレータ３の（＋）入
力端とコンパレータ４の（−）の入力端に接続さ
れている。この入力端子２には基準比較電圧VR
が印加される。
力端とコンパレータ４の（−）の入力端に接続さ
れている。この入力端子２には基準比較電圧VR
が印加される。
コンパレータ３，４の出力Ａ，Ｂは一致検出ゲ
ート（ENOR）５とANDゲート回路６にそれぞ
れ接続され、一致検出ゲート５とANDゲート回
路６の出力Ｃ，ＤはANDゲート７，９を含む
AND−ORゲート１１に入力される。
ート（ENOR）５とANDゲート回路６にそれぞ
れ接続され、一致検出ゲート５とANDゲート回
路６の出力Ｃ，ＤはANDゲート７，９を含む
AND−ORゲート１１に入力される。
ANDゲート７，９の他方の入力端はANDゲー
ト９側にクロツクパルス１０が、ANDゲート７
側にクロツクパルスを1/2分周する回路（例えば
フリップフロツプ）８を通したパルスが印加され
るようになつている。
ト９側にクロツクパルス１０が、ANDゲート７
側にクロツクパルスを1/2分周する回路（例えば
フリップフロツプ）８を通したパルスが印加され
るようになつている。
次に、この第１図および第２図の動作波形図を
併用してこの発明のコンパレータのオフセツト補
正方法について説明する。第２図は積分形Ａ／Ｄ
変換器としての動作波形の例であつて、基準比較
電圧VRとOVから直線的に上昇する入力積分波形
VINを示している。
併用してこの発明のコンパレータのオフセツト補
正方法について説明する。第２図は積分形Ａ／Ｄ
変換器としての動作波形の例であつて、基準比較
電圧VRとOVから直線的に上昇する入力積分波形
VINを示している。
電圧コンパレータの役目はこの基準比較電圧
VRと電圧VINを比較し、VRVINを正確に検出す
ることであり、オフセツト電圧が“零”であれ
ば、例えば、電圧コンパレータ３の出力Ａの波形
は第２図ｅのようになる。
VRと電圧VINを比較し、VRVINを正確に検出す
ることであり、オフセツト電圧が“零”であれ
ば、例えば、電圧コンパレータ３の出力Ａの波形
は第２図ｅのようになる。
しかし、実際にはオフセツト電圧（＋OFSあ
るいは−OFS）が存在するため、電圧コンパレ
ータ３の出力Ａは第２図ａあるいは第３図ａのよ
うになる。このとき電圧コンパレータ４の出力Ｂ
は極性が逆に接続されているため、第２図ｂある
いは第３図ｂのような波形となる。
るいは−OFS）が存在するため、電圧コンパレ
ータ３の出力Ａは第２図ａあるいは第３図ａのよ
うになる。このとき電圧コンパレータ４の出力Ｂ
は極性が逆に接続されているため、第２図ｂある
いは第３図ｂのような波形となる。
ここで、第２図は電圧コンパレータ３と４がプ
ラスのオフセツト電圧を持つ場合の出力波形であ
り、第３図はマイナスのオフセツト電圧を持つ場
合の出力波形を示したものである。第２図Ｃ、第
３図Ｃのように、一致検出ゲート５の出力Ｃは出
力Ａ，Ｂの波形（第２図ａ、第２図ｂあるいは第
３図ａ、第３図ｂ）の論理が一致しているとき
“Ｈ”となる。
ラスのオフセツト電圧を持つ場合の出力波形であ
り、第３図はマイナスのオフセツト電圧を持つ場
合の出力波形を示したものである。第２図Ｃ、第
３図Ｃのように、一致検出ゲート５の出力Ｃは出
力Ａ，Ｂの波形（第２図ａ、第２図ｂあるいは第
３図ａ、第３図ｂ）の論理が一致しているとき
“Ｈ”となる。
またANDゲート回路６の出力Ｄは第２図ａあ
るいは第３図ａが“Ｈ”、第２図ｂあるいは第３
図ｂが“Ｌ”のとき第２図ｄ、第３図ｄに示すよ
うに“Ｈ”となり、オフセツト電圧の（＋）、
（−）にかかわらず、第２図ｃ，ｄ、第３図ｃ、
第３図ｄの波形は同一となる。
るいは第３図ａが“Ｈ”、第２図ｂあるいは第３
図ｂが“Ｌ”のとき第２図ｄ、第３図ｄに示すよ
うに“Ｈ”となり、オフセツト電圧の（＋）、
（−）にかかわらず、第２図ｃ，ｄ、第３図ｃ、
第３図ｄの波形は同一となる。
AND−ORゲート１１は第２図ｄ、第３図ｄに
示す波形の期間にクロツクパルス１０をANDゲ
ート９を通して出力し、第２図ｃ、第３図ｃの波
形の期間にクロツクパルス１０の1/2の周期のパ
ルスをANDゲート７を通して出力する。
示す波形の期間にクロツクパルス１０をANDゲ
ート９を通して出力し、第２図ｃ、第３図ｃの波
形の期間にクロツクパルス１０の1/2の周期のパ
ルスをANDゲート７を通して出力する。
このため、出力されるパルス数は、オフセツト
電圧が“零”の場合の波形（第２図ｅ、第３図
ｅ）の期間にクロツクパルス数を出力する場合と
同じになる。
電圧が“零”の場合の波形（第２図ｅ、第３図
ｅ）の期間にクロツクパルス数を出力する場合と
同じになる。
したがつて、入力を積分した波形を基準比較電
圧と比較し、その間の時間に比例したパルスを出
力するような、電圧コンパレータの応用におい
て、オフセツト電圧の影響を補正することができ
る。
圧と比較し、その間の時間に比例したパルスを出
力するような、電圧コンパレータの応用におい
て、オフセツト電圧の影響を補正することができ
る。
なお、上記実施例の説明では、一致検出ゲート
５やANDゲートなどを個別のプログラムのよう
なソフトウエアによる論理を用いても差しつかえ
ないものである。
５やANDゲートなどを個別のプログラムのよう
なソフトウエアによる論理を用いても差しつかえ
ないものである。
（発明の効果）
以上説明したように、この発明のコンパレータ
のオフセツト補正方法によれば、同じオフセツト
電圧をもつコンパレータを二つ並列にかつ極性を
反転して接続し、その出力を一致検出ゲートと
ANDゲート回路に入力し、ANDゲートの出力期
間にクロツクパルスを通し、一致検出ゲートの出
力期間にクロツクパルスの２倍の周期のパルスを
通すようにしたので、電圧コンパレータのオフセ
ツト電圧の補正を行うことができ、したがつて、
オフセツト電圧による特性の劣化のないＡ／Ｄコ
ンバータや信号の比較が実現でき、特に、積分形
Ａ／Ｄコンバータにおけるオペアンプやコンバー
タに適用すると顕著な効果が得られる。
のオフセツト補正方法によれば、同じオフセツト
電圧をもつコンパレータを二つ並列にかつ極性を
反転して接続し、その出力を一致検出ゲートと
ANDゲート回路に入力し、ANDゲートの出力期
間にクロツクパルスを通し、一致検出ゲートの出
力期間にクロツクパルスの２倍の周期のパルスを
通すようにしたので、電圧コンパレータのオフセ
ツト電圧の補正を行うことができ、したがつて、
オフセツト電圧による特性の劣化のないＡ／Ｄコ
ンバータや信号の比較が実現でき、特に、積分形
Ａ／Ｄコンバータにおけるオペアンプやコンバー
タに適用すると顕著な効果が得られる。
第１図はこの発明のコンパレータのオフセツト
補正方法の一実施例に適用されるオフセツト補正
装置、第２図および第３図はこの発明のコンパレ
ータのオフセツト補正装置の動作波形図である。 ３，４……コンパレータ、５……一致検出ゲー
ト、６……ANDゲート回路、７，９……ANDゲ
ート、１１……AND−ORゲート。
補正方法の一実施例に適用されるオフセツト補正
装置、第２図および第３図はこの発明のコンパレ
ータのオフセツト補正装置の動作波形図である。 ３，４……コンパレータ、５……一致検出ゲー
ト、６……ANDゲート回路、７，９……ANDゲ
ート、１１……AND−ORゲート。
Claims (1)
- １ 二つのコンパレータを並列にしてかつ入力の
極性を互いに逆に接続し、この二つの電圧コンパ
レータの出力をそれぞれ一致検出ゲートとAND
ゲート回路に入力し、このANDゲート回路の出
力期間にクロツクパルスを通し、一致検出ゲート
の出力期間にクロツクパルスの２倍の周期のパル
スを通すことを特徴とするコンパレータのオフセ
ツト補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22051683A JPS60113514A (ja) | 1983-11-25 | 1983-11-25 | コンパレ−タのオフセツト補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22051683A JPS60113514A (ja) | 1983-11-25 | 1983-11-25 | コンパレ−タのオフセツト補正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113514A JPS60113514A (ja) | 1985-06-20 |
| JPH0441530B2 true JPH0441530B2 (ja) | 1992-07-08 |
Family
ID=16752239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22051683A Granted JPS60113514A (ja) | 1983-11-25 | 1983-11-25 | コンパレ−タのオフセツト補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113514A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19905053C2 (de) * | 1999-02-08 | 2003-05-08 | Infineon Technologies Ag | Komparatorschaltung |
| JP3747837B2 (ja) | 2001-10-30 | 2006-02-22 | 株式会社デンソー | レベル判定回路のしきい値電圧設定方法 |
| JP5481809B2 (ja) * | 2008-08-12 | 2014-04-23 | 富士通株式会社 | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
-
1983
- 1983-11-25 JP JP22051683A patent/JPS60113514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113514A (ja) | 1985-06-20 |
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