SU1483670A1

SU1483670A1 - Устройство стабилизации амплитуды видеосигнала

Info

Publication number: SU1483670A1
Application number: SU874206107A
Authority: SU
Inventors: Виталий Семенович Титов; Валерий Анатольевич Войтиков
Original assignee: Томский Институт Автоматизированных Систем Управления И Радиоэлектроники
Priority date: 1987-01-30
Filing date: 1987-01-30
Publication date: 1989-05-30

Abstract

Изобретение относитс к технике телевидени . Цель изобретени - повышение точности стабилизации путем повышени быстродействи . Устр-во содержит г-р 1 тактовых импульсов и согласующих импульсов 2=1-2-N, согласующий усилитель 4 фоточувствительной секции, датчик 5 изображени на приборе с зар довой св зью, видеоусилитель 6, датчик 7 рассогласовани на компараторах 8, 9, D-триггеры 10,11, делитель 12 частоты импульсов, счетчик 13 импульсов, RS-триггер 16, компаратор 17 кодов, формирователь 18 импульса конца строки или кадра, блок 19 отсчетов длины строки или кадра. Дл достижени цели введены элемент И-НЕ 3, сумматор-вычитатель 14 и регистр 15. 1 ил.

Description

ЫГТТ

и

Изобретение относитс к технике телевидени и может быть использовано дл стабилизации амплитуды видеосигнала .

Цель изобретени - повышение точности стабилизации путем повышени быстродействи .

На чертеже представлена электрическа структурна схема устройства стабилизации амплитуды видеосигнала.

Устройство стабилизации амплитуды видеосигнала содержит генератор 1 тактовых импульсов (ГТИ) и согласующих импульсов 2-1-2-п, элемент И-НЕ 3, согласующий усилитель 4 фоточувствительной секции, датчик 5 изображени на приборе с зар довой св зью (ПЗС), видеоусилитель 6, датчик 7 рассогласовани , содержащий компараторы 8 и 9, первый и второй D-триг- геры 10 и 11, делитель 12 частоты импульсов, счетчик 13 импульсов, сум матор-вычитатель 14, регистр 15, RS-триггер 16, компаратор 17 кодов, формирователь 18 импульса конца строки или кадра, блок 19 отсчетов длины строки или кадра.

Устройство стабилизации амплитуды видеосигнала работает следующим образом .

Если амплитуда видеосигнала в течение строки или кадра превысит заданное верхнее значение, срабатывают оба компаратора 8 и 9 датчика 7 рассогласовани . При этом на инверсном выходе первого D-триггера 10 по витс сигнал логического нул , а на пр мом выходе второго D-триггера 1 1 - сигнал логической единицы. Эти сигналы поступают соответственно на управл ющий вход регистра 15 через элемент И-НЕ 3, разреша запись информации в регистр 15 с выхода сумматора-вычислител 14. На управл ющий вход сумматора-вычислител 14 с инверсного выхода первого D-триггера 10 поступает сигнал логического нул , перевод его в режим суммировани содержимого регистра 15 и счетчика , 13, Код регистра 15 N- определ ет врем экспозиции текущего кадра а следовательно, и амплитуду видеосигнала .

Предварительна установка счетчика 13 в нулевое состо ние осуществл етс в момент совпадени кода блока 19 с кодом регистра 15 импульсов. Тактовые импульсы с выхода генератора 1 через делитель 12 поступают на вход счетчика 13. Следовательно, в конце строки или кадра код счетчика 13 будет равен

N

N{ - ЛЫ; ,

где NJ - значение текущего кода.

В конце строки или кадра передним фронтом импульса их конца осуществл етс запись результата суммировани Nj4l , содержимого регистра 15 N. и счетчика 13 dNf , а также сброс первого и второго D-триггеров 10 и 11 в исходное состо ние.

Если амплитуда видеосигнала в течение строки или кадра не превысит заданное нижнее значение, то не сработает ни один компаратор 8, 9 и первый и второй D-триггеры 10 и 11 останутс в исходном состо нии. При этом на инверсном выходе первого D-триггера 10 будет сигнал логической единицы, который, поступа на управл ющий вход сумматора-вычислител 14, установит его в режим вычитани . С выхода первого D-триггера 10 на управл ющий вход регистра 15 поступит сигнал единицы, разрешающий его работу. В конце строки или кадра с выхода сумматора-вычитател 14 на информационные входы регистра 15 поступит код, равный разности содержимого регистра 15 и счетчика 13

NUi

N, - ЙН.,

0

5

0

5

который передним фронтом импульса конца строки кадра запишетс в регистр 15,

Если амплитуда видеосигнала в течение строки или кадра будет находитьс внутри интервала между верхним и нижним заданными значени ми, то срабатывает только компаратор 9 датчика 7 рассогласовани . При этом на инверсном выходе первого D-триггера 10 и на пр мом выходе второго D-триггера 11 по в тс сигналы логической единицы, которые поступ т на управл ющий вход регистра 15 через элемент И-НЕ-Зй, запреща перезапись информации передним фронтом импульсов конца строки или кадра и код останетс неизменным.

Claims

Формула изобретени

Устройство стабилизации амплитуды видеосигнала, содержащее генератор

тактовых импульсов (ГТИ), n согласующих усилителей, последовательно соединенные датчик изображени на приборе с зар довой св зью (ПЗС), n входов которого через соответствующие согласующие усилители соединены с выходами ГТИ, видеоусилитель и датчик рассогласовани , первый и второй D-триггеры, последовательно соеди- ненные блок отсчетов длины строки или кадра, вход которого соединен с (п + 1)-м выходом ГТИ, и формирователь импульса конца строки или кадра выход которого соединен с R-входами первого и второго D-триггеров, С-вы- ходы которых соединены соответственно с первым и вторым выходами датчика рассогласовани , последовательно соединенные компаратор кодов,- первый вход которого соединен с вторым выходом блока отсчетов длины строки или кадра, RS-триггер, R-вход которого соединен с инверсным выходом формировател импульса конца строки или кадра, и согласующий усилитель фоточувствительной секции, выход которого соединен с управл ющим входом

фоточувствительной секции датчика изображени на ПЗС, последовательно соединенные делитель,частоты импульсов , вход которого объединен с входом блока отсчетов длины строки или кадра, и счетчик импульсов, вход установки в О которого соединен с выходом RS-триггера, отличающеес тем, что, с целью повышени точности стабилизации путем повышени быстродействи , введены последовательно соединенные сумматор- выцитатель, первый вход которого соединен с выходом счетчика импульсов, и регистр, выход которого соединен с вторыми входами компаратора кодов и сумматора-вычитател , а первый управл ющий вход соединен с пр мым выходом формировател импульса конца строки или кадра, а также элемент И-НЕ, первый вход которого объединен с управл ющим входом сумматора-вычитател и соединен с инверсным выходом первого D-триггера, второй вход соединен с пр мым выходом второго D-триггера,а выход соединен с вторым управл ющим входом регистра.