JPH04363713A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部電源と内蔵補助電
源を有するプログラマブルコントローラに於いて外部電
源が瞬時停電した場合及び、停電後復電した場合のシス
テム立上げ時間の短縮及び信頼性，保守性の向上に関す
る。

【０００２】

【従来の技術】従来、外部電源と記憶装置のプログラム
及びデータ保持用内蔵補助電源を有するプログラマブル
コントローラについては、外部電源復電時において、該
外部電源停電中に、該内蔵電源がスタティックＲＡＭ等
補助電源が必要な部品に対し正常に電源の供給を行って
いたか正確かつ高速に知る手段がなかった。そこで復電
時には該揮発性素子に対し全アドレスリードアクセスを
行い、パリティエラー等のエラーが発生しなければ該内
蔵電源が正常に動作していたものと判断し処理を行って
いた。

【０００３】また従来先頭アドレスの設定は、スイッチ
等ハード的な手段により設定されていた。

【０００４】

【発明が解決しようとする課題】上記従来技術は、瞬時
停電時、制御対象となる連続プロセスへの早期制御復帰
という点に配慮がされておらず、多数の記憶装置がある
場合は、全てのアドレスをリードアクセスしなければな
らず復電時のシステム起動に要する時間を多く費やして
いた。

【０００５】一例を挙げると、制御対象が連続プロセス
の場合、瞬時停電等により、該プログラマブルコントロ
ーラだけが復電処理を行っている場合、プロセスは動き
続けており、該処理時間が少なければ少ない程プロセス
における損害も減少する。

【０００６】また上記従来技術は、停電中の不具合検出
という点で十分な配慮がなされておらず、パリティーエ
ラーを検出した場合、補助電源の異常か記憶素子の異常
かの区別がつかない等不具合を検出できない場合や、検
出しても原因究明に手数がかかる等、信頼性・保守性の
面で充分ではなかった。

【０００７】一例を挙げると、該記憶素子に対し復電処
理時に全エリアリードを行いエラーが発生しなかったと
しても、該内蔵補助電源に異常があり該記憶素子が初期
状態になっている場合や、パリティエラー等にならない
破壊があった場合は検出されない。

【０００８】更に上記従来技術は、設備構築時間の短縮
について配慮されておらず、複数の記憶装置が実装され
るプログラマブルコントローラに於いて、全ての記憶装
置の先頭アドレスを設定する場合、数十・数百と分散さ
れたプログラマブルコントローラの記憶装置の先頭アド
レスを人手を介しスイッチ等、ハード的な手段で設定す
る必要があった。

【０００９】更に上記従来技術は、複数の記憶装置が実
装されるプログラマブルコントローラで、ある記憶装置
が異常の場合、異常箇所を早期に特定することについて
配慮されておらず記憶装置の先頭アドレスが人手による
スイッチ設定であるため、人手を介さないと異常の記憶
装置が特定できないという問題があった。

【００１０】本発明は、第一に外部電源と補助電源を内
蔵する記憶装置を備えたプログラマブルコントローラに
於いて、復電時間を大幅に短縮することを目的とする。

【００１１】第二に多数の分散した複数の記憶装置を備
えたプログラマブルコントローラを使用する設備を構築
する時間を大幅に短縮することを目的とする。

【００１２】第三に多数の分散した複数の記憶装置を備
えたプログラマブルコントローラを使用する設備に於い
て、異常の該記憶装置の特定時間を短縮することを目的
とする。

【００１３】

【課題を解決するための手段】上記の目的は、外部供給
電源と内蔵補助電源を有し、外部供給電源停電中に該内
蔵補助電源が異常となったことを知る手段を備えた１つ
または複数の記憶装置を有するプログラマブルコントロ
ーラにより達成される。また記憶装置に電圧変更記憶回
路と先頭アドレス記憶回路を同一電源にてデータを保持
し、更にこれらはハードリセット，ソフトセットできる
ことにより達成される。

【００１４】

【作用】プログラマブルコントローラの復電処理に於い
て、記憶したデータの保持が正常か異常かを判断する場
合、記憶装置の全アドレスを読み出しチェックする替わ
りに、補助電源の異常を検出する電圧変異記憶回路の示
す正常／異常を判断すれば、記憶装置のチェック時間は
大幅に短縮されシステム起動時間が短縮でき、プロセス
の損害が少なくてすむ。また、先頭アドレス記憶回路に
先頭アドレスをプログラムによりソフト設定し、記憶す
れば、人手によるスイッチ等、ハード設定が不要となり
設備を構築する時間を大幅に短縮できる。更に記憶装置
の故障等で装置交換の際、ユーザはいちいち先頭アドレ
スを意識する必要がなくなり、使い易くなる。そして分
散されたプログラマブルコントローラで複数の記憶装置
の内、異常のある記憶装置を特定する際、先頭アドレス
は、プログラムで判断できるので、瞬時に異常の記憶装
置を特定できる。

【００１５】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００１６】図２は本発明の一実施例に係るプログラマ
ブルコントローラを用いた部品加工プロセス制御システ
ムの構成図である。このシステムは、主にプロセッサと
記憶装置を持つプログラマブルコントローラ１と、該プ
ログラマブルコントローラ１に接続されるＰＩＯ７より
構成され、該ＰＩＯ７はプロセス制御を行っている。ス
タートスイッチ１７がオンされると、プロセッサ２はモ
ータ８をオンしてコンベア１０を駆動する。その上に載
った部品９が加工機５１のセンサ１４１の下部に致達す
るとモータ８をオフとし、コンベア１０を停止させ、加
工機５１による加工を開始させる。加工が完了すると加
工ずみの部品９をとり出し位置（例えば図の右端）へ送
るようにモータ８を起動する。加工機５２の制御も同様
にして行う。

【００１７】図１は、プログラマブルコントローラを構
成する外部供給電源３と内蔵補助電源４を有する記憶装
置６の詳細図である。記憶装置６は記憶素子部１４，電
圧変位記憶回路部５，先頭アドレス記憶回路部１５より
構成され、これらは外部供給電源３からの電源供給が停
止した場合は、該内蔵補助電源４よりデータを保持する
ための電源が共通に供給される仕組になっており、停電
後復電した時に正常動作する様になっている。

【００１８】ここで外部供給電源３が停電中、該内蔵補
助電源に電圧低下の異常が発生した場合、記憶素子部１
４と該先頭アドレス記憶回路部１５のデータは消失する
が、電圧変位記憶回路部１５には、内蔵補助電源４の電
圧が規定値より低下した旨が記憶されており、外部供給
電源３復電時に、電圧変位記憶回路部５の内容を読むだ
けで、外部電源３停電中に内蔵補助電源４に異常があっ
たことが検出できる仕組となっている。

【００１９】図３に、電圧変位記憶回路５の一実施例を
示す。本回路に於いて外部電源３と記憶装置内蔵補助電
源４からの電源供給は、ダイオード１６により接続され
電圧の関係により電圧の高い方がダイオード１６を介し
電源を供給する。これにより、外部電源３が停電した際
内蔵補助電源４より電源が供給される。次に、電圧変位
記憶回路５の説明を行う。本回路は電圧検出部１１とデ
ィレイ回路１２，ラッチ回路１３から構成される。ここ
で該電圧検出部１１は揮発性記憶素子のデータの保持が
正常に行える電圧の下限値に設定し、該ディレイ回路１
２は該電圧検出ＩＣの出力が論理レベル“Ｌ”に遷移し
た時は遅延せず、該出力が“Ｈ”に遷移した時、つまり
該外部電源復電時に電源とプロセッサからの出力が安定
する上限値以上に設定する。また該ラッチ回路は該ダイ
オードの出力より電源供給されるものとし、該ラッチ回
路のＱより出力される信号を、電圧変位記憶ビット（以
下ビットと称す）とする。

【００２０】次に該電圧変位回路の動作について説明す
る。

【００２１】該ビットは外部供給電源３正常時にプロセ
ッサ２の出力によりセットされ論理レベル“Ｈ”に遷移
する。そして、該外部電源が停電し内蔵補助電源４より
電源の供給が行われた後も該ビットは、前回のデータを
保持し続ける。これにより外部電源３が復電した時にも
、該ビットを読む事で外部電源３停電中に該内蔵補助電
源４が正常であった事を検出できる。

【００２２】逆に外部供給電源３が停電した際に該内蔵
補助電源４より正常に電源が供給されなかった時、電圧
検出部の出力は論理レベル“Ｌ”に遷移する為該ディレ
イ回路１２では遅延せずラッチ回路のクリアを行う。そ
して、外部供給電源３が復電すると電圧検出部の出力は
“Ｈ”となるが、ディレイ回路１２により遅延しラッチ
回路のＤに入力する電源と、Ｔに入力するプロセッサか
らの出力が安定するまで該ラッチ回路のクリア端子に“
Ｌ”を出力し続ける為、該ビットは“Ｌ”に遷移し内蔵
補助電源４に異常があったことを検出するものである。

【００２３】

【発明の効果】本発明によれば、記憶装置の全アドレス
をリードする替わりに電圧変異回路の示す正常／異常を
判断するだけなので例えば１０メガバイトの容量の記憶
装置をチェックする場合１アクセス当り１μｓかかると
すれば１回に２バイトアクセスするとして５百万回のア
クセスが必要であり、システムの起動時間は５秒かかる
が本発明によれば数回のアクセスでよく、システム起動
時間は、数μ秒でよくなり、起動時間の大幅な短縮が図
れる。また、記憶装置の先頭アドレスの設定はプログラ
ムによるソフト設定するだけでよくスイッチ等を人手で
行う必要がなくなり、設備構築時間を短縮できる。一回
の設定に１分とすれば１００台で１００分短縮できる。 更に先頭アドレスは先頭アドレス記憶回路されておりプ
ログラムにより自ら設定した先頭アドレスであるので、
記憶装置交換の際ユーザが先頭アドレスを意識しないで
すみ、保守性の向上が図れる。という効果がある。

【図面の簡単な説明】

【図１】プログラマブルコントローラの外部供給電源と
内部補助電源を有する記憶装置の詳細図である。

【図２】プログラマブルコントローラを用いたプロセス
制御システムの構成例を示す図である。

【図３】電圧変異記憶回路の一実施例を示す図である。

【符号の説明】

１…プログラマブルコントローラ、２…プロセッサ、３
…外部電源、４…補助電源、５…電圧変異記憶回路、６
…記憶装置、７…ＰＩＯ、８…モータ、９…部品、１０
…ベルトコンベア、１１…電圧検出部、１２…ディレイ
回路、１３…ラッチ回路、１４…記憶素子、１５…先頭
アドレス記憶回路、１６…ダイオード、１７…スタート
スイッチ、５１…加工機、１４１…センサ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】外部電源と内蔵補助電源を有し、該外部電
   源停電中に該内蔵補助電源が異常となったことを知る手
   段を備えた１つまたは複数の記憶装置を有することを特
   徴とするプログラマブルコントローラ。
2. 【請求項２】外部電源停電中に記憶装置のデータを保持
   するための内蔵補助電源と同一電源で該内蔵補助電源の
   状態を記憶することを特徴とする電圧変異記憶回路。
3. 【請求項３】外部電源停電中に記憶装置等揮発性素子の
   データの保持を行う内蔵補助電源に異常があったことを
   記憶する電圧変異記憶回路と先頭アドレス記憶回路を備
   えた記憶装置を特徴とするプログラマブルコントローラ
   。
4. 【請求項４】“３”に於いて、該記憶ビットを外部電源
   復電時に判定し、正常であれば記憶装置を初期化せず、
   異常であれば記憶装置の初期化を行うことを特徴とする
   記憶装置の制御方法。
5. 【請求項５】“３”に於いて、複数の該記憶装置に対し
   アドレスの割付けを行う時、電圧変異記憶回路の正常セ
   ットと同時に各記憶装置の先頭アドレスを設定すること
   を特徴とする記憶装置の制御方法。
6. 【請求項６】“３”に於いて、該記憶装置及び、電圧変
   異記憶回路と先頭アドレス記憶回路が同一電源にてデー
   タの保持を行うことを特徴とする記憶装置。
7. 【請求項７】“３”に於いて、電源異常時はハードセッ
   ト、電源正常時はソフトセットできることを特徴とする
   電圧変異記憶回路。
8. 【請求項８】“３”に於いて、電圧検出部とディレイ回
   路及びラッチ回路より構成したことを特徴とする電圧変
   異記憶回路。